CN110097900A - 具有选通信号发送器的集成电路装置和半导体装置 - Google Patents

具有选通信号发送器的集成电路装置和半导体装置 Download PDF

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CN110097900A CN201811072322.1A CN201811072322A CN110097900A CN 110097900 A CN110097900 A CN 110097900A CN 201811072322 A CN201811072322 A CN 201811072322A CN 110097900 A CN110097900 A CN 110097900A
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Abstract

提供了一种集成电路装置和半导体装置，所述集成电路装置包括：读取选通信号发送器，包括主输出驱动电路和牺牲输出驱动电路，牺牲输出驱动电路的输出端子电结合到主输出驱动电路的输出端子。读取选通信号发送器被配置为：(i)响应于一对周期性驱动信号，在读取时间间隔期间生成周期性激活的读取选通信号，所述一对周期性驱动信号的相位在读取时间间隔期间相对于彼此相差180°；(ii)响应于激活的牺牲控制信号，在非读取时间间隔期间以固定的逻辑电平生成禁用的读取选通信号。主输出驱动电路在读取时间间隔期间响应于所述一对周期性驱动信号，牺牲输出驱动电路在非读取时间间隔期间响应于激活的牺牲控制信号。

Description

具有选通信号发送器的集成电路装置和半导体装置
本申请要求于2018年1月31日提交的第10-2018-0012051号和2018年3月20日提交的第10-2018-0032341号韩国专利申请的权益，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
发明构思涉及一种半导体装置，更具体地，涉及一种通过降低负偏压温度不稳定性(NBTI)和正偏压温度不稳定性(PBTI)的影响来防止输出驱动电路劣化的发送器以及一种包括该发送器的半导体装置。
背景技术
由于半导体制造技术的发展，诸如金属氧化物半导体(MOS)晶体管的各种电路器件形成在半导体装置或集成电路(IC)中。IC用于消费电子设备并且需要在各种应用中表现出最佳的操作性能。IC需要满足可靠性要求以确保特定时间段的操作性能。
由于NBTI和PBTI可靠性要求，晶体管的阈值电压(Vth)会在操作期间偏移。晶体管的阈值电压的偏移会导致显著的性能劣化和电压灵敏度。
发明内容
发明构思提供了降低负偏压温度不稳定性(NBTI)和正偏压温度不稳定性(PBTI)的影响的输出驱动电路和发送器，还提供一种包括输出驱动电路和发送器的半导体装置。
根据发明构思的一方面，提供了一种集成电路装置，所述集成电路装置包括读取选通信号发送器，所述读取选通信号发送器包括主输出驱动电路和牺牲输出驱动电路，牺牲输出驱动电路的输出端子电结合到主输出驱动电路的输出端子，所述读取选通信号发送器被配置为：(i)响应于一对周期性驱动信号，在读取时间间隔期间生成周期性激活的读取选通信号，所述一对周期性驱动信号的相位在读取时间间隔期间相对于彼此相差180°；(ii)响应于激活的牺牲控制信号，在非读取时间间隔期间以固定的逻辑电平生成禁用的读取选通信号。
根据发明构思的一方面，提供了一种半导体装置，所述半导体装置包括发送与数据同步的读取选通信号的发送器。发送器包括：主输出驱动电路，在输出数据的读取操作期间输出被切换到读取选通信号的下降沿和上升沿的读取选通信号；以及牺牲输出驱动电路，在非读取操作期间输出具有逻辑高的读取选通信号。
根据发明构思的另一方面，提供了一种半导体装置，所述半导体装置包括发送与数据同步的读取选通信号的发送器。发送器包括：(i)主输出驱动电路，在输出数据的读取操作期间输出被切换到读取选通信号的上升沿和下降沿的读取选通信号；以及(ii)牺牲输出驱动电路，在非读取操作期间输出具有逻辑低的读取选通信号。
根据发明构思的又一方面，提供了一种半导体装置，所述半导体装置包括第一发送器和第二发送器，第一发送器发送与数据同步的读取选通信号，第二发送器发送与数据同步且与读取选通信号互补的互补的读取选通信号。第一发送器包括：第一主输出驱动电路，在输出数据的读取操作期间输出被切换到读取选通信号的上升沿和下降沿的读取选通信号；以及第一牺牲输出驱动电路，在非读取操作期间输出具有逻辑低的读取选通信号。第二发送器包括：第二主输出驱动电路，在读取操作期间输出被切换到互补的读取选通信号的下降沿和上升沿的互补的读取选通信号；以及第二牺牲输出驱动电路，在非读取操作期间输出具有逻辑高的互补的读取选通信号。
附图说明
通过下面结合附图的详细描述将更清楚地理解发明构思的实施例，在附图中：
图1是示意性示出根据发明构思的作为半导体装置的示例的存储器系统的框图；
图2是示出通过图1的存储器装置执行的读取操作的时序图；
图3是根据相关技术示出图1的发送互补的读取选通信号的发送器的电路图；
图4是根据相关技术示出图1的发送读取选通信号的发送器的电路图；
图5是根据图3和图4的发送器的操作示出一对读取选通信号的时序图；
图6和图7是示出根据发明构思的实施例的发送器的图；
图8和图9是示出根据发明构思的实施例的发送器的图；
图10是示出通过包括根据发明构思的实施例的发送器的存储器装置执行的读取操作的时序图；
图11是示出包括根据发明构思的实施例的发送器的存储器装置的框图；
图12是示出包括根据发明构思的实施例的发送器的存储器装置的图。
具体实施方式
现在将参照附图更充分地描述本发明，在附图中示出了本发明的优选的实施例。然而，本发明可以以许多不同的形式来实现，并且不应该被理解为受限于这里阐述的实施例。相反，提供这些实施例使得本公开将是彻底的和完整的，并将向本领域的技术人员充分地传达本发明的范围。同样的附图标记始终表示同样的元件。
将理解的是，尽管在这里可以使用术语第一、第二、第三等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语的限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，在不脱离本发明的教导的情况下，下面讨论的第一元件、第一组件、第一区域、第一层或第一部分可以被命名为第二元件、第二组件、第二区域、第二层或第二部分。
这里使用的术语仅为了描述特定实施例的目的，而不意图对本发明进行限制。如这里使用的，除非上下文另外明确指出，否则单数形式的“一个(种/者)”和“所述(该)”也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包含”、“包括”及其变型时，说明存在所述特征、步骤、操作、元件和/或组件，但不排除存在或附加一个或更多个其它特征、步骤、操作、元件、组件和/或它们的组。相反，当本说明书中使用术语“由……组成”时，列举所述特征、步骤、操作、元件和/或组件，并且排除附加的特征、步骤、操作、元件和/或组件。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员所通常理解的意思相同的意思。还将理解的是，除非这里明确这样定义，否则术语(诸如在通用的字典中定义的术语)应该被解释为具有与相关领域的上下文中它们的意思一致的意思，而将不以理想化或过于形式化的含义来解释。
图1是示意性示出根据发明构思的作为半导体装置的示例的存储器系统的框图。参照图1，存储器系统100可以包括存储器控制器110和存储器装置120。存储器系统100可以包括在个人计算机(PC)或移动电子装置中。移动电子装置可以实现为例如膝上型计算机、移动电话、智能电话、平板PC、个人数字助理(PDA)、企业数字助理(EDA)、数码相机、数码摄像机、便携式多媒体播放器(PMP)、个人或便携式导航装置(PND)、手持式游戏控制台、移动互联网装置(MID)、可穿戴计算机、物联网(IoT)装置、万物互联(IoE)装置或无人机。
存储器控制器110可以实现为片上系统(SoC)、应用处理器(AP)、移动AP、芯片组或一组芯片。存储器控制器110可以包括随机存取存储器(RAM)、中央处理单元(CPU)、图形处理单元(GPU)和/或调制解调器。在一些实施例中，存储器控制器110可以用作调制解调器和AP。
存储器装置120可以实现为易失性存储器装置。易失性存储器装置可以实现为RAM、动态RAM(DRAM)或静态RAM(SRAM)，但不限于此。例如，存储器装置120可以实现为宽输入/输出(I/O)DRAM或低功率双倍数据速率(LPDDR)DRAM等。
易失性存储器装置在断电时丢失存储的数据。相反，诸如磁性RAM(MRAM)的非易失性存储器装置即使在掉电后也可以保留存储的数据。因此，在不希望出现由于电源故障或掉电而丢失数据时，可以优先使用非易失性存储器装置。特别是，当存储器包括自旋转矩(STT)-MRAM时，除了DRAM的快速响应时间的优点之外，存储器还可以具有MRAM的非易失性的优点。STT-MRAM单元可以包括磁隧道结(MJT)器件和选择晶体管。MJT器件可以基本包括两个磁层(固定层和自由层)以及磁层之间的隧道层。固定层的磁化方向是固定的，自由层的磁化方向可以根据条件与固定层的磁化方向相同或相反。
根据实施例，存储器装置120可以实现为电可擦除可编程只读存储器(EEPROM)、闪存、MRAM、STT-MRAM、铁电RAM(FeRAM)、相变RAM(PRAM)、电阻式RAM(RRAM)、纳米管RRAM、聚合物RAM(PoRAM)、纳米浮栅存储器(NFGM)、全息存储器、分子电子存储器装置或绝缘体电阻变化存储器等。
存储器控制器110可以控制存储器装置120，使得可以响应于读取请求对存储在存储器装置120中的数据进行读取，并且可以响应于写入请求将数据写入存储器装置120。存储器控制器110可以通过将命令CMD和地址ADDR提供到存储器装置120来控制针对存储器装置120的写入操作或读取操作。另外，写入操作中输入的数据DQ和读取操作中输出的数据DQ可以在存储器控制器110和存储器装置120之间发送和接收。
存储器控制器110可以包括用于发送一对时钟信号CK_t和CK_c的发送器(TX)111和112，该对时钟信号CK_t和CK_c控制存储器装置120的数据输入/输出的时序。该对时钟信号CK_t和CK_c可以分别被配置为具有彼此互补的相位的差分信号。该对时钟信号CK_t和CK_c通常为具有与命令CMD和地址ADDR的传输速率相关的频率的时钟，其中，命令CMD和地址ADDR被施加以执行存储器装置120的数据输入/输出操作。
存储器控制器110可以包括用于发送命令CMD和/或地址ADDR的发送器113，命令CMD和/或地址ADDR可以经由信号线133施加到存储器装置120。存储器控制器110可以包括用于发送一对写入选通信号WDQS_t和WDQS_c的发送器114和115，该对写入选通信号WDQS_t和WDQS_c可以经由信号线134和135施加到存储器装置120。该对写入选通信号WDQS_t和WDQS_c可以被配置为具有彼此互补的相位的差分信号。该对写入选通信号WDQS_t和WDQS_c通常为与待写入存储器装置120以执行存储器装置120的写入操作的数据DQ相关的单向写入选通信号。
存储器控制器110还可以包括用于发送待写入存储器装置120的数据DQ的发送器116以及用于接收从存储器装置120读取的数据DQ的接收器(RX)117。在写入操作期间，待写入存储器装置120的数据DQ可以经由发送器116和信号线136施加到存储器装置120。可选择地，在读取操作期间，从存储器装置120读取的数据DQ可以经由信号线136和接收器117被存储器控制器110接收。为了简化附图，虽然在本实施例中描述了经由一条信号线136发送和接收一条数据DQ，但是可以通过多条信号线发送和接收多条数据DQ。例如，可以经由多条信号线136发送和接收8条、16条、32条、64条、96条或128条数据DQ。
存储器控制器110也可以包括所示的接收器118，接收器118被配置为接收一对读取选通信号RDQS_t和RDQS_c。这对读取选通信号RDQS_t和RDQS_c可以从存储器装置120输出并经由信号线138和139被存储器控制器110接收。该对读取选通信号RDQS_t和RDQS_c可以被配置为具有彼此互补的相位的差分信号。该对读取选通信号RDQS_t和RDQS_c是与在读取操作期间从存储器装置120读取的数据DQ相关的单向读取选通信号。
存储器装置120可以包括接收器121，接收器121接收通过存储器控制器110经由信号线131和132发送的一对时钟信号CK_t和CK_c。存储器装置120可以包括接收器123，接收器123接收通过存储器控制器110经由信号线133发送的命令CMD和/或地址ADDR。存储器装置120可以在时钟信号CK_t和互补的时钟信号CK_c的上升沿和下降沿锁存命令CMD和/或地址ADDR。
存储器装置120可以包括接收器124，接收器124接收通过存储器控制器110经由信号线134和135发送的写入选通信号WDQS_t和WDQS_c。存储器装置120可以包括接收器126，接收器126接收通过存储器控制器110经由信号线136发送的写入数据DQ。存储器装置120可以在写入选通信号WDQS_t和互补的写入选通信号WDQS_c的上升沿和下降沿锁存写入数据DQ。
存储器装置120可以包括发送器127，发送器127把根据存储器装置120的读取操作所读取的数据DQ经由信号线136发送到存储器控制器110。存储器装置120可以包括发送一对读取选通信号RDQS_t和RDQS_c的发送器128和129，该对读取选通信号RDQS_t和RDQS_c可以经由信号线138和139被发送到存储器控制器110。可以在读取选通信号RDQS_t和互补的读取选通信号RDQS_c的上升沿和下降沿发送读取数据DQ。
图2是示出通过图1的存储器装置120执行的读取操作的时序图。参照图1至图2，可以通过存储器装置120接收时钟信号CK_t和互补的时钟信号CK_c。从时间点T0起，接收时钟信号CK_t和互补的时钟信号CK_c。在时间点T0，可以通过存储器装置120接收与时钟信号CK_t的上升沿同步的读取命令READ、存储体地址BAx和列地址CAa。
在执行相应的读取操作之前，存储器装置120可以先执行激活操作。在接收时间点T0的读取命令READ之前，可以通过存储器装置120接收行激活命令ACTIVATE(或行激活命令ACT)、存储体地址BAx和行地址RA。在激活操作中，存储器装置120可以选择与存储体地址BAx对应的存储体，并且可以打开或激活与所选存储体中的行地址RA对应的行或字线。接下来，在时间点T0的读取操作期间，存储器装置120可以根据与读取命令READ一起施加的存储体地址BAx和列地址CAa，在与所选存储体中的被打开的行相连接的存储器单元之中，对与列地址CAa对应的存储器单元的数据进行读取。
在施加时间点T0的读取命令READ之后，在设定的读取延迟RL消逝的时间点T6，存储器装置120可以根据读取操作而输出读取数据DQ。例如，假设存储器装置120被设定为在读取延迟RL＝6和突发长度BL＝2的条件下进行操作。读取数据DQ可以被输出为与突发长度BL＝2的条件对应的2比特数据(Da，Da+1)。该2比特数据(Da，Da+1)可以与一对读取选通信号RDQS_t和RDQS_c的上升沿和下降沿同步地输出。这一对读取选通信号RDQS_t和RDQS_c可以与读取数据DQ一起输出。
根据实施例，可以把一对读取选通信号RDQS_t和RDQS_c定时在时间点T5，时间点T5比输出读取数据DQ的时间点T6早一对时钟信号CK_t和CK_c的1个时钟周期。这可以是用于满足介于一对时钟信号CK_t和CK_c的沿与一对读取选通信号RDQS_t和RDQS_c的沿之间的时序参数(例如，tDQSCK)的有利设计条件。tDQSCK用来描述一对读取选通信号RDQS_t和RDQS_c的上升沿和下降沿相对于一对时钟信号CK_t和CK_c的上升沿和下降的允许范围。
在存储器装置120的读取操作期间，一对读取选通信号RDQS_t和RDQS_c可以基于读取数据DQ而从时间点T6至时间点T8切换到其上升沿和下降沿。在除了从时间点T6至时间点T8的时间段的其余时间段内，即，在从时间点T0至时间点T6的时间段和在时间点T8之后的时间段中，可以看出，读取选通信号RDQS_t处于逻辑低状态，互补的读取选通信号RDQS_c处于逻辑高状态。
图3是根据相关技术示出图1的发送互补的读取选通信号RDQS_c的发送器129的电路图。
参照图3，发送器129可以包括输出驱动电路310，输出驱动电路310响应于第一驱动信号DRVa和第二驱动信号DRVb而发送互补的读取选通信号RDQS_c。输出驱动电路310可以包括串联连接在电源电压VDD与地电压VSS之间的p型金属氧化物半导体(PMOS)晶体管311和n型MOS(NMOS)晶体管312。第一驱动信号DRVa可以连接到PMOS晶体管311的栅极，第二驱动信号DRVb可以连接到NMOS晶体管312的栅极。PMOS晶体管311的漏极可以连接到NMOS晶体管312的漏极，互补的读取选通信号RDQS_c可以从连接节点N1输出。
第一驱动信号DRVa和第二驱动信号DRVb是由于与读取数据DQ的相关性而根据存储器装置120的读取操作在数据输出路径上生成的信号。如图2中从时间点T6至时间点T8所示，输出驱动电路310可以响应于第一驱动信号DRVa和第二驱动信号DRVb而输出被切换到其下降沿和上升沿的互补的读取选通信号RDQS_c。互补的读取选通信号RDQS_c与读取选通信号RDQS_t一起用于将读取数据DQ发送到存储器控制器110(图1)。
如图2中的从时间点T0至时间点T6的时间段和时间点T8之后的时间段内所示，输出驱动电路310可以在不输出读取数据DQ的时间段内输出处于逻辑高状态的互补的读取选通信号RDQS_c。这里，在输出驱动电路310中，PMOS晶体管311响应于具有逻辑低(L)的第一驱动信号DRVa而导通。
当PMOS晶体管311导通时，由于操作温度的升高，来自硅(Si)基底与栅极氧化膜(SiO2)之间的断开的硅-氢(Si-H)键的氢离子可以在硅基底和栅极氧化膜之间的界面处产生具有正(+)电荷的界面陷阱。因此，会出现负偏压温度不稳定性(NBTI)现象，并且会增大PMOS晶体管311的阈值电压(Vth)。阈值电压的这种偏移会随着温度的升高而增大，从而使NBTI现象恶化。
图4是根据相关技术示出图1的发送读取选通信号RDQS_t的发送器128的电路图。
参照图4，发送器128可以包括输出驱动电路410，输出驱动电路410响应于第三驱动信号DRVc和第四驱动信号DRVd而输出读取选通信号RDQS_t。输出驱动电路410可以包括串联地连接在电源电压VDD与地电压VSS之间的PMOS晶体管411和NMOS晶体管412。第三驱动信号DRVc可以连接到PMOS晶体管411的栅极，第四驱动信号DRVd可以连接到NMOS晶体管412的栅极。PMOS晶体管411的漏极可以连接到NMOS晶体管412的漏极，读取选通信号RDQS_t可以从连接节点N2输出。
第三驱动信号的DRVc和第四驱动信号DRVd是由于与读取数据DQ的相关性而根据存储器装置120的读取操作在数据输出路径上生成的信号。如图2中从时间点T6至时间点T8所示，输出驱动电路410可以响应于第三驱动信号DRVc和第四驱动信号DRVd而输出被切换到其上升沿和下降沿的读取选通信号RDQS_t。读取选通信号RDQS_t与互补的读取选通信号RDQS_c一起用于将读取数据DQ发送到存储器控制器110。
如图2中的从时间点T0至时间点T6的时间段和时间点T8之后的时间段内所示，输出驱动电路410可以在不输出读取数据DQ的时间段内输出处于逻辑低状态的读取选通信号RDQS_t。这里，在输出驱动电路410中，NMOS晶体管412响应于具有逻辑高(H)的第四驱动信号DRVd而导通。
当NMOS晶体管412导通时，由于操作温度的升高，在硅基底和栅极氧化膜之间的界面处会产生具有负(-)电荷的界面陷阱，从而会出现NMOS晶体管412的阈值电压(Vth)增大的正偏压温度不稳定性(PBTI)现象。
在图3和图4中，输出驱动电路310的PMOS晶体管311的阈值电压(Vth)和输出驱动电路410的NMOS晶体管412的阈值电压(Vth)会由于NBTI现象和/或PBTI现象而增大。因此，如图5中所示，存在占空比失真现象的问题，其中，一对读取选通信号RDQS_t和RDQS_c的逻辑高时段tH和逻辑低时段tL之间的占空比失真。根据发明构思的实施例，为了减少由于NBTI和/或PBTI现象引起的诸如占空比失真的劣化，提出了一种同时包括主输出驱动电路和牺牲输出驱动电路的发送器。
图6和图7是示出根据发明构思的实施例的发送器的图。图6是发送器129a的电路图，图7是发送器129a的操作时序图。参照图6，发送器129a包括主输出驱动电路610和牺牲输出驱动电路620。与图3的输出驱动电路310相同的主输出驱动电路610可以包括串联连接在电源电压VDD和地电压VSS之间的PMOS晶体管611和NMOS晶体管612。PMOS晶体管611可以被称为第一上拉驱动器，NMOS晶体管612可以被称为下拉驱动器。
第一驱动信号DRVa可以连接到PMOS晶体管611的栅极，第二驱动信号DRVb可以连接到NMOS晶体管612的栅极。第一驱动信号DRVa和第二驱动信号DRVb是由于与读取数据DQ的相关性而根据存储器装置120(图1)的读取操作在数据输出路径上生成的信号。PMOS晶体管611的漏极可以连接到NMOS晶体管612的漏极，互补的读取选通信号RDQS_c可以从连接节点NA输出。
如图7中所示，主输出驱动电路610可以在存储器装置120的读取数据DQ被输出的时间段P2内使能，并且可以响应于第一驱动信号DRVa和第二驱动信号DRVb而输出被切换到其下降沿和上升沿的互补的读取选通信号RDQS_c。这里，第一驱动信号DRVa和第二驱动信号DRVb被设置为切换成逻辑高和逻辑低，从而PMOS晶体管611和NMOS晶体管612可以选择性地导通或截止。
如图7中所示，主输出驱动电路610可以在不输出存储器装置120的读取数据DQ的时间段P1和P3内响应于第一驱动信号DRVa和第二驱动信号DRVb而禁用。这里，可以提供具有逻辑高的第一驱动信号DRVa，并且可以提供具有逻辑低的第二驱动信号DRVb，从而PMOS晶体管611和NMOS晶体管612可以截止。
牺牲输出驱动电路620可以包括连接在电源电压VDD和连接节点NA之间的PMOS晶体管621。PMOS晶体管621可以称为第二上拉驱动器。第一控制信号VCTM1可以连接到PMOS晶体管621的栅极。
如图7中所示，在主输出驱动电路610使能并且输出互补的读取选通信号RDQS_c的时间段P2内，牺牲输出驱动电路620可以响应于第一控制信号VCTM1而禁用。这里，可以提供具有逻辑高的第一控制信号VCTM1，从而PMOS晶体管621可以截止。
如图7中所示，在主输出驱动电路610禁用的时间段P1和P3内，牺牲输出驱动电路620可以响应于第一控制信号VCTM1而使能。这里，可以提供具有逻辑低的第一控制信号VCTM1，从而PMOS晶体管621可以导通。
在本实施例中，在不输出存储器装置120的读取数据DQ的时间段P1和P3内，主输出驱动电路610的PMOS晶体管611截止，牺牲输出驱动电路620的PMOS晶体管621导通，从而输出具有逻辑高的互补的读取选通信号RDQS_c。因此，可以防止主输出驱动电路610的截止的PMOS晶体管611中的NBTI现象。
图8和图9是示出根据发明构思的实施例的发送器的图。图8是发送器128a的电路图，图9是发送器128a的操作时序图。参照图8，发送器128a包括主输出驱动电路810和牺牲输出驱动电路820。与图4的输出驱动电路410相同的主输出驱动电路810可以包括串联连接在电源电压VDD和地电压VSS之间的PMOS晶体管811和NMOS晶体管812。PMOS晶体管811可以被称为上拉驱动器，NMOS晶体管812可以被称为第一下拉驱动器。
第三驱动信号DRVc可以连接到PMOS晶体管811的栅极，第四驱动信号DRVd可以连接到NMOS晶体管812的栅极。第三驱动信号DRVc和第四驱动信号DRVd是由于与读取数据DQ的相关性而根据存储器装置120(图1)的读取操作在数据输出路径上生成的信号。PMOS晶体管811的漏极可以连接到NMOS晶体管812的漏极，读取选通信号RDQS_t可以从连接节点NB输出。
第三驱动信号DRVc和第四驱动信号DRVd也可以与图6和图7的第一驱动信号DRVa和第二驱动信号DRVb相关。例如，在输出读取选通信号RDQS_t的时间段P2内，第三驱动信号DRVc和第四驱动信号DRVd的逻辑电平可以与第一驱动信号DRVa和第二驱动信号DRVb的逻辑电平相反。
如图9中所示，主输出驱动电路810可以在存储器装置120(图1)的读取数据DQ被输出的时间段P2内使能，并且可以响应于第三驱动信号DRVc和第四驱动信号DRVd而输出被切换到其上升沿和下降沿的读取选通信号RDQS_t。这里，第三驱动信号DRVc和第四驱动信号DRVd被设置为切换成逻辑高和逻辑低，从而PMOS晶体管811和NMOS晶体管812可以选择性地导通或截止。
如图9中所示，在存储器装置120的读取数据DQ不被输出的时间段P1和P3内，主输出驱动电路810可以响应于第三驱动信号DRVc和第四驱动信号DRVd而禁用。这里，可以提供具有逻辑高的第三驱动信号DRVc，并且可以提供具有逻辑低的第四驱动信号DRVd，从而PMOS晶体管811和NMOS晶体管812可以截止。
牺牲输出驱动电路820可以包括连接到连接节点NB和地电压VSS的NMOS晶体管821。NMOS晶体管821可以被称为第二下拉驱动器。第二控制信号VCTM2可以连接到NMOS晶体管821的栅极。
如图9中所示，在主输出驱动电路810使能并且输出读取选通信号RDQS_t的时间段P2内，牺牲输出驱动电路820可以响应于第二控制信号VCTM2而禁用。这里，可以提供具有逻辑低的第二控制信号VCTM2，从而NMOS晶体管821可以截止。
如图9中所示，在主输出驱动电路810禁用的时间段P1和P3内，牺牲输出驱动电路820可以响应于第二控制信号VCTM2而使能。这里，可以提供具有逻辑高的第二控制信号VCTM2，从而NMOS晶体管821可以导通。
在本实施例中，在不输出存储器装置120的读取数据DQ的时间段P1和P3内，主输出驱动电路810的NMOS晶体管812截止，牺牲输出驱动电路820的NMOS晶体管821导通，从而输出具有逻辑低的读取选通信号RDQS_t。因此，可以防止主输出驱动电路810的截止的NMOS晶体管812中的PBTI现象。
如上所述，在图6的发送器129a中，当不输出读取数据DQ时，牺牲输出驱动电路620的PMOS晶体管621进行操作，而不是主输出驱动电路610的PMOS晶体管611进行操作，从而可以输出具有逻辑高的互补的读取选通信号RDQS_c。在图8的发送器128a中，牺牲输出驱动电路820的NMOS晶体管821进行操作，而不是主输出驱动电路810的NMOS晶体管812进行操作，从而可以输出具有逻辑低的读取选通信号RDQS_t。因此，主输出驱动电路610的PMOS晶体管611和主输出驱动电路810的NMOS晶体管812具有稳定的阈值电压(Vth)而不受NBTI和PBTI的影响，从而如图7和图9中所示可以以稳定的占空比输出一对读取选通信号RDQS_t和RDQS_c。
因此，如图6至图7和图8至图9所示，集成电路存储器装置120可以包括读取选通信号发送器128a、129a，其中，读取选通信号发送器128a、129a可以包括主输出驱动电路610、810和牺牲输出驱动电路620、820，所述牺牲输出驱动电路620、820的输出端子电结合到所述主输出驱动电路610、810的输出端子。读取选通信号发送器128a、129a被配置为：响应于一对周期性驱动信号(DRVa，DRVb)、(DRVc，DRVd)，在读取时间间隔P2期间生成周期性激活的读取选通信号RDQS_c、RDQS_t，其中，所述一对周期性驱动信号(DRVa，DRVb)、(DRVc，DRVd)的相位在读取时间间隔P2期间相对于彼此相差180°。读取选通信号发送器128a、129a还被配置为响应于激活的牺牲控制信号(VCTM1，VCTM2)，在非读取时间间隔(P1，P3)期间以固定的逻辑电平生成禁用的读取选通信号(RDQS_c＝1，RDQS_t＝0)。
主输出驱动电路610、810在读取时间间隔P2期间响应于一对周期性驱动信号(DRVa，DRVb)、(DRVc，DRVd)，牺牲输出驱动电路620、820在非读取时间间隔(P1，P3)期间响应于激活的牺牲控制信号(VCTM1，VCTM2)。如图6和图8所示，牺牲输出驱动电路620、820包括具有在非读取时间间隔期间响应于激活的牺牲控制信号的栅极端子的MOS晶体管(621，821)。另外，主输出驱动电路610、810包括具有响应于一对周期性驱动信号中的第一周期性驱动信号(DRVa，DRVc)的栅极端子的PMOS上拉晶体管611、811以及具有响应于一对周期性驱动信号中的第二周期性驱动信号(DRVb，DRVd)的栅极端子的NMOS上拉晶体管612、812。另外，主输出驱动电路610、810的输出端子可以电短路到牺牲输出驱动电路620、820的输出端子。
图10是示出通过包括根据发明构思的实施例的发送器的存储器装置执行的读取操作的时序图。参照图10，如同参考图2描述的存储器装置120(图1)的读取操作的时序图，可以看出，从时间点T6到时间点T8，一对读取选通信号RDQS_t和RDQS_c基于读取数据DQ切换到其上升沿和下降沿，还可以看出，在其余时间段内，即，在从时间点T0到时间点T6的时间段内以及在时间点T8之后的时间段内，读取选通信号RDQS_t处于逻辑低状态，互补的读取选通信号RDQS_c处于逻辑高状态。
在从时间点T6到时间点T8的时间段内，即，当一对读取选通信号RDQS_t和RDQS_c切换时，图6的发送器129a的主输出驱动电路610以及图8的发送器128a的主输出驱动电路810使能。这里，图6的发送器129a的牺牲输出驱动电路620以及图8的发送器128a的牺牲输出驱动电路820禁用。
在从时间点T0到时间点T6的时间段内和时间点T8之后的时间段内，即，当读取选通信号RDQS_t处于逻辑低状态，互补的读取选通信号RDQS_c处于逻辑高状态时，图6的发送器129a的牺牲输出驱动电路620和图8的发送器128a的牺牲输出驱动电路820使能。这里，图6的发送器129a的主输出驱动电路610和图8的发送器128a的主输出驱动电路810禁用。
图11是示出包括根据发明构思的实施例的发送器的存储器装置的框图。
参照图11，存储器装置120a可以与图1中示出的存储器装置120相同。存储器装置120a可以包括存储器单元阵列1110、输入/输出(I/O)控制电路1120、接收器126以及发送器127、128a和129a。
存储器单元阵列1110可以包括与多条字线和多条位线连接的存储器单元，存储器单元可以划分为多个存储体和/或多个存储器块。在存储器单元阵列1110的区域中，可以布置用于访问存储器单元的行解码器、列解码器和感测放大器等。
I/O控制电路1120可以基于被施加到存储器装置120a的命令CMD和地址ADDR来控制写入操作和/或读取操作。在写入操作中，I/O控制电路1120可以向存储器单元阵列1110写入经由接收器126输入的写入数据DQ。在读取操作中，I/O控制电路1120经由发送器127输出从存储器单元阵列1110读取的数据DQ。
I/O控制电路1120可以包括控制信号生成电路1122，控制信号生成电路1122生成第一至第四驱动信号DRVa、DRVb、DRVc和DRVd以及第一控制信号VCTM1和第二控制信号VCTM2。控制信号生成电路1122可以基于读取命令READ生成第一至第四驱动信号DRVa、DRVb、DRVc和DRVd以及第一控制信号VCTM1和第二控制信号VCTM2。
第一驱动信号DRVa、第二驱动信号DRVb和第一控制信号VCTM1可以提供到发送器129a。如参照图6和图7描述的，发送器129a可以响应于第一驱动信号DRVa、第二驱动信号DRVb和第一控制信号VCTM1而输出互补的读取选通信号RDQS_c。发送器129a可以包括：主输出驱动电路610，在输出读取数据DQ的读取操作期间，输出被切换到其下降沿和上升沿的互补的读取选通信号RDQS_c；以及牺牲输出驱动电路620，在非读取操作期间输出具有逻辑高的互补的读取选通信号RDQS_c。主输出驱动电路610可以在非读取操作期间禁用，牺牲输出驱动电路620可以在读取操作期间禁用。
第三驱动信号DRVc、第四驱动信号DRVd和第二控制信号VCTM2可以提供到发送器128a。如参照图8和图9描述的，发送器128a可以响应于第三驱动信号DRVc、第四驱动信号DRVd和第二控制信号VCTM2而输出读取选通信号RDQS_t。发送器128a可以包括：主输出驱动电路810，在输出读取数据DQ的读取操作期间输出被切换到其上升沿和下降沿的读取选通信号RDQS_t；以及牺牲输出驱动电路820，在非读取操作期间输出具有逻辑低的读取选通信号RDQS_t。主输出驱动电路810可以在非读取操作期间禁用，牺牲输出驱动电路820可以在读取操作期间禁用。
图12是示出包括根据发明构思的实施例的发送器的存储器装置的图。
参照图12，存储器装置120b包括堆叠的多个存储器层1210、1220、1230和1240。存储器装置120b可以是提供多通道接口型宽输入/输出的高带宽存储器(HBM)。存储器层1210、1220、1230和1240可以构成被称为通道的多个独立接口。存储器层1210可以包括两个通道1211和1212，存储器层1220可以包括两个通道1221和1222，存储器层1230可以包括两个通道1231和1232，存储器层1240可以包括两个通道1241和1242。在本实施例中，提供了存储器装置120b通过堆叠四个存储器层1210、1220、1230和1240而包括八个通道的示例。根据实施例，可以在存储器装置120b中堆叠两个至八个存储器层。
存储器装置120b还可以包括位于堆叠的存储器层1210、1220、1230和1240下端的存储器缓冲器1250。存储器层1210、1220、1230和1240可以包括硅通孔(TSV)结构1260并且可以经由TSV结构1260电连接到存储器缓冲器1250。
存储器缓冲器1250可以包括从存储器控制器110(图1)接收命令、地址、时钟信号和数据的输入缓冲器(或接收器)，并且可以将接收的命令、地址、时钟信号和数据进行缓冲并提供到通道1211、1212、1221、1222、1231、1232、1241和1242。存储器缓冲器1250可以经由TSV结构1260为通道1211、1212、1221、1222、1231、1232、1241和1242提供信号分配的功能和数据输入/输出的功能。存储器缓冲器1250可以经由导电件(例如，形成在存储器装置120b的外表面上的凸起或焊球)与存储器控制器110通信。
通道1211、1212、1221、1222、1231、1232、1241和1242中的每个可以包括对于每个通道单独地操作的存储器单元阵列1010、控制存储器单元阵列1010的I/O控制电路1020以及输出一对读取选通信号RDQS_t和RDQS_c的发送器128a和129a。
发送器129a可以包括：主输出驱动电路610，在输出读取数据DQ的读取操作期间，输出被切换到其下降沿和上升沿的互补的读取选通信号RDQS_c；以及牺牲输出驱动电路620，在非读取操作期间输出具有逻辑高的互补的读取选通信号RDQS_c。主输出驱动电路610可以在非读取操作期间禁用，牺牲输出驱动电路620可以在读取操作期间禁用。
发送器128a可以包括：主输出驱动电路810，在输出读取数据DQ的读取操作期间，输出被切换到其上升沿和下降沿的读取选通信号RDQS_t；以及牺牲输出驱动电路820，在非读取操作期间输出具有逻辑低的读取选通信号RDQS_t。主输出驱动电路810可以在非读取操作期间禁用，牺牲输出驱动电路820可以在读取操作期间禁用。
在非读取操作期间，发送器129a和128a可以通过将牺牲输出驱动电路620和820使能，而不是将主输出驱动电路610和810使能，来分别输出具有逻辑高的互补的读取选通信号RDQS_c和具有逻辑低的读取选通信号RDQS_t。因此，主输出驱动电路610和810的PMOS晶体管和NMOS晶体管具有稳定的阈值电压而不受NBTI和PBTI的影响，从而可以在读取操作期间以稳定的占空比从主输出驱动电路810和610输出一对读取选通信号RDQS_t和RDQS_c。
尽管已经参考发明构思的实施例具体示出和描述了发明构思，但是将理解的是，在不脱离权利要求的精神和范围的情况下，这里可以在形式和细节上做出各种改变。

Claims (20)

1.一种集成电路装置，所述集成电路装置包括：
读取选通信号发送器，所述读取选通信号发送器包括主输出驱动电路和牺牲输出驱动电路，牺牲输出驱动电路的输出端子电结合到主输出驱动电路的输出端子，所述读取选通信号发送器被配置为：(i)响应于一对周期性驱动信号，在读取时间间隔期间生成周期性激活的读取选通信号，所述一对周期性驱动信号的相位在读取时间间隔期间相对于彼此相差180°；(ii)响应于激活的牺牲控制信号，在非读取时间间隔期间以固定的逻辑电平生成禁用的读取选通信号。
2.根据权利要求1所述的集成电路装置，其中，主输出驱动电路在读取时间间隔期间响应于所述一对周期性驱动信号；其中，牺牲输出驱动电路在非读取时间间隔期间响应于激活的牺牲控制信号。
3.根据权利要求2所述的集成电路装置，其中，周期性激活的读取选通信号在读取时间间隔期间被生成在主输出驱动电路的输出端子处；其中，禁用的读取选通信号在非读取时间间隔期间被生成在牺牲输出驱动电路的输出端子处。
4.根据权利要求3所述的集成电路装置，其中，主输出驱动电路的输出端子电短路到牺牲输出驱动电路的输出端子。
5.根据权利要求4所述的集成电路装置，其中，牺牲输出驱动电路包括金属氧化物半导体晶体管，所述金属氧化物半导体晶体管具有在非读取时间间隔期间响应于激活的牺牲控制信号的栅极端子。
6.根据权利要求4所述的集成电路装置，其中，牺牲输出驱动电路包括金属氧化物半导体晶体管，所述金属氧化物半导体晶体管具有在非读取时间间隔期间响应于激活的牺牲控制信号的栅极端子；其中，牺牲输出驱动电路的输出端子为金属氧化物半导体晶体管的漏极端子。
7.根据权利要求6所述的集成电路装置，其中，金属氧化物半导体晶体管选自于由p型金属氧化物半导体上拉晶体管和n型金属氧化物半导体下拉晶体管组成的组。
8.根据权利要求2所述的集成电路装置，其中，主输出驱动电路包括具有响应于所述一对周期性驱动信号的第一周期性驱动信号的栅极端子的p型金属氧化物半导体上拉晶体管以及具有响应于所述一对周期性驱动信号的第二周期性驱动信号的栅极端子的n型金属氧化物半导体下拉晶体管。
9.根据权利要求5所述的集成电路装置，其中，在读取时间间隔期间牺牲输出驱动电路被禁用并且金属氧化物半导体晶体管被设置为处于非导通状态。
10.根据权利要求6所述的集成电路装置，其中，在读取时间间隔期间牺牲输出驱动电路被禁用并且金属氧化物半导体晶体管被设置为处于非导通状态。
11.一种半导体装置，所述半导体装置包括发送与数据同步的读取选通信号的发送器，
其中，发送器包括：
主输出驱动电路，在输出数据的读取操作期间，输出被切换到读取选通信号的下降沿和上升沿的读取选通信号；
牺牲输出驱动电路，在非读取操作期间输出具有逻辑高的读取选通信号。
12.根据权利要求11所述的半导体装置，其中，主输出驱动电路在非读取操作期间禁用。
13.根据权利要求11所述的半导体装置，其中，牺牲输出驱动电路在读取操作期间禁用。
14.根据权利要求11所述的半导体装置，其中，主输出驱动电路包括：
第一p型金属氧化物半导体晶体管，响应于第一驱动信号以电源电压电平驱动读取选通信号；
n型金属氧化物半导体晶体管，响应于第二驱动信号以地电压电平驱动读取选通信号。
15.根据权利要求14所述的半导体装置，其中，牺牲输出驱动电路包括第二p型金属氧化物半导体晶体管，第二p型金属氧化物半导体晶体管响应于控制信号以电源电压电平驱动读取选通信号。
16.根据权利要求15所述的半导体装置，其中，在读取操作期间，第一驱动信号和第二驱动信号具有彼此互补的逻辑电平，控制信号具有逻辑高电平。
17.根据权利要求15所述的半导体装置，其中，在非读取操作期间，第一驱动信号具有逻辑高电平，第二驱动信号和控制信号具有逻辑低电平。
18.一种半导体装置，所述半导体装置包括发送与数据同步的读取选通信号的发送器，
其中，发送器包括：
主输出驱动电路，在输出数据的读取操作期间，输出被切换到读取选通信号的上升沿和下降沿的读取选通信号；
牺牲输出驱动电路，在非读取操作期间输出具有逻辑低的读取选通信号。
19.根据权利要求18所述的半导体装置，其中，主输出驱动电路在非读取操作期间禁用。
20.根据权利要求18所述的半导体装置，其中，牺牲输出驱动电路在读取操作期间禁用。
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