KR102485192B1 - 반도체 집적 회로 장치 - Google Patents

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Abstract

반도체 집적 회로 장치에 관한 기술로서, 본 실시예의 반도체 집적 회로 장치는, 입력 신호를 입력받아 반전시키도록 구성되며, PMOS 트랜지스터 및 NMOS 트랜지스터로서 구성되는 메인 인버터, 및 상기 입력 신호를 입력받도록 구성되고 상기 메인 인버터의 PMOS 트랜지스터의 동작 스타트 구간에서 선택적으로 구동되어 상기 PMOS 트랜지스터의 구동력을 보상하는 NBTI(negative bias temperature instability) 보상부를 포함한다.

Description

반도체 집적 회로 장치{Semiconductor Integrated Circuit}
본 발명은 반도체 집적 회로 장치에 관한 것으로, 보다 구체적으로는 NBTI(negative bias temperature instability) 보상 회로를 갖는 반도체 집적 회로 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치를 구성하는 PMOS 트랜지스터들의 게이트에 고 전계(high electric field)가 장시간 인가되면, 반도체 메모리 장치에서 사용하는 부 바이어스(negative bias)가 온도의 변화에 따라 불안정해진다. 이것을 NBTI(negative bias temperature instability) 현상이라고 한다. NBTI 현상이 발생하면 PMOS 트랜지스터의 문턱 전압(threshold voltage)이 증가하며 반도체 메모리 장치의 성능이 저하될 수 있다.
이에 따라, PMOS 트랜지스터가 적용되는 인버터와 같은 회로의 오류가 발생된다.
본 발명은 PMOS 트랜지스터의 NBTI로 인한 열화를 보상할 수 있는 반도체 집적 회로 장치를 제공하는 것이다.
상기한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는, 입력 신호를 입력받아 반전시키도록 구성되며 PMOS 트랜지스터 및 NMOS 트랜지스터로서 구성되는 메인 인버터, 및 상기 입력 신호를 입력받도록 구성되고 상기 메인 인버터의 PMOS 트랜지스터의 동작 스타트 구간에서 선택적으로 구동되어 상기 PMOS 트랜지스터의 구동력을 보상하는 NBTI(negative bias temperature instability) 보상부를 포함한다.
또한, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는, PMOS 트랜지스터를 포함하는 회로부, 및 상기 PMOS 트랜지스터를 포함하는 회로부와 병렬로 연결되며 상기 PMOS 트랜지스터의 구동 스타트 구간 동안 상기 PMOS 트랜지스터의 구동력을 보상하도록 동작되는 NBTI(negative bias temperature instability) 보상부를 포함한다.
또한, 본 발명의 일 실시예에 따른 반도체 시스템은, 메모리 콘트롤러, 상기 메모리 콘트롤러와 커뮤니케이션되는 메모리, 및 상기 메모리내에 구비되며 상기 메모리를 구성하는 PMOS 트랜지스터의 구동력을 보상하도록 설계된 NBTI 보상부를 포함한다. 상기 NBTI 보상부는 상기 PMOS 트랜지스터에 입력되는 입력 신호가 하이 레벨에서 로우 레벨로 천이되는 구간에서 구동되는 제 1 스위치부, 상기 제 1 스위치부와 연결되며 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 보조 인버터부, 상기 입력 신호가 안정된 하이 레벨 또는 안정된 로우 레벨인 경우 전원 전압을 상기 보조 인버터부의 입력단에 제공하는 PMOS 차단부, 및 상기 보조 인버터부의 출력 노드와 연결되며 상기 제 1 스위치부와 동일하게 동작되는 제 2 스위치부를 포함할 수 있다.
본 발명에 따르면, NBTI 스트레스로 인한 PMOS 트랜지스터의 구동력을 개선할 수 있도록, PMOS 트랜지스터의 구동 스타트 시점에서 PMOS 트랜지스터의 구동력을 보상하기 위해 구동되는 보조 PMOS 트랜지스터를 더 연결할 수 있다. 이에 따라, PMOS 트랜지스터의 스타트 시점의 구동력을 보상할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 개략적인 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 제어 신호 생성 회로를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 동작을 설명하기 위한 각 노드 별 타이밍도이다.
도 5는 본 발명의 개념적 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 개략적인 블록도이다.
먼저, 도 1을 참조하면, 반도체 집적 회로 장치는 메인 인버터(In_M) 및 NBTI 보상부(100)를 포함할 수 있다.
메인 인버터(In_M)은 PMOS 트랜지스터(PM) 및 NMOS 트랜지스터(NM)를 포함하는 일반적인 형태일 수 있다. 메인 인버터(In_M)는 입력 신호(IN)을 입력받아, 반전시키는 동작을 수행한다.
NBTI 보상부(100)는 상기 메인 인버터(In_M)와 병렬로 연결될 수 있다. NBTI 보상부(100) 역시 상기 입력 신호를 입력받도록 구성된다.
반도체 집적 회로 장치는 버퍼부(110)를 추가로 포함할 수 있다. 버퍼부(110)는 메인 인버터(In_M) 및 NBTI 보상부(100)의 출력 신호를 입력받아 버퍼링하여 출력하도록 구성된다.
도 2를 참조하여, 본 발명의 실시예에 따른 반도체 집적 회로 장치에 대해 보다 구체적으로 설명한다. 도 2에 도시된 바와 같이, NBTI 보상부(100)는 제 1 스위치(T1), PMOS 차단부(102), 보조 인버터(In_D) 및 제 2 스위치(T2)를 포함할 수 있다.
제 1 스위치(T1)는 제 1 제어 신호(M) 및 제 2 제어 신호(MB)에 응답하여, 입력 신호(IN)를 선택적으로 전달하도록 구성된다. 본 실시예의 제 1 스위치(T1)는 제 1 및 제 2 제어 신호(M, MB)에 응답하여 구동되는 트랜스퍼 게이트(transfer gate)일 수 있다. 잘 알려진 바와 같이, 트랜스퍼 게이트는 PMOS 트랜지스터 입력 및 NMOS 트랜지스터 입력을 가질 수 있고, PMOS 트랜지스터 입력에 제 1 제어 신호(M)가 제공되고, NMOS 트랜지스터 입력에 제 2 제어 신호(MB)가 제공될 수 있다.
여기서, 제 1 및 제 2 제어 신호(M, MB)는 도 3의 제어 신호 생성 회로(200)로부터 얻어질 수 있다. 도 3을 참조하면, 제어 신호 생성 회로(200)는 배타적 논리합 소자(XOR) 및 인버터(In_b)를 포함할 수 있다. 배타적 논리합 소자(XOR)는 입력 신호(IN) 및 입력 지연 신호(B)를 입력받는다. 배타적 논리합 소자(XOR)는 알려진 바와 같이, 입력 신호(IN) 및 입력 지연 신호(B)의 레벨이 동일할 때, 로우 레벨을 출력하고, 입력 신호(IN) 및 입력 지연 신호(B)의 레벨이 상이할 때, 하이 레벨을 출력하도록 구성될 수 있다. 상기 입력 지연 신호(B)는 입력 신호(IN)를 딜레이 회로(210)에 의해 소정 시간 반전 딜레이시킨 신호이다.
이때, 제 1 제어 신호(M)는 상기 배타적 논리합 소자(XOR)의 출력 신호가 되고, 상기 제 2 제어 신호(MB)는 인버터(In_b)에 의해 반전된 제 1 제어 신호(M)일 수 있다.
다시, 도 2를 참조하면, PMOS 차단부(102)는 제 2 제어 신호(MB)에 응답하여 전원 전압(VDD)을 상기 제 1 노드(V)에 제공하도록 구성된다. 본 실시예의 PMOS 차단부(102)는 예를 들어, PMOS 트랜지스터로 구성될 수 있다. 이와 같은 PMOS 차단부(102)는 제 2 제어 신호(MB)가 로우 레벨일 때 구동되어, 상기 전원 전압(VDD)을 제 1 노드(V)에 제공할 수 있다.
보조 인버터(In_D)는 메인 인버터(In_M)와 마찬가지로, NMOS 트랜지스터(nm) 및 PMOS 트랜지스터(pm)로 구성될 수 있다. 보조 인버터(In_D)는 메인 인버터(In_M)와 동일한 사이즈를 갖거나, 다른 사이즈를 가질 수 있다. 여기서, 도면 부호 "W"는 보조 인버터(In_D)의 출력 노드에 해당하는 제 2 노드를 지시한다.
제 2 스위치(T2) 역시 제 1 및 제 2 제어 신호(M, MB)에 응답하여 상기 제 2 노드(W)의 전압을 상기 버퍼부(110)에 제공할 수 있다. 상기 제 2 스위치(T2)는 상기 제 1 스위치(T1)와 동일한 트랜스퍼 게이트일 수 있다.
버퍼부(110)는 예를 들어, 인버터로 구성될 수 있다.
상기와 같은 구성을 갖는 반도체 집적 회로 장치의 동작에 대해 도 4를 참조하여 설명하도록 한다.
일반적으로, 인버터는 하이 레벨에서 로우 레벨로 반전되는 입력 신호(IN)를 인가받을 때, 그것을 구성하는 PMOS 트랜지스터(PM)가 구동되기 시작한다. 그런데, 앞서 설명한 바와 같이, NBTI 현상에 의해, PMOS 트랜지스터가 NMOS 트랜지스터 보다 상대적으로 더 열화될 수 있다. 이에 따라, 상기 입력 신호(IN)가 하이 레벨에서 로우 레벨로 반전되는 구간에서 PMOS 트랜지스터의 구동력이 현저히 저하될 수 있다.
본 실시예에서 메인 인버터(In_M)는 보조 인버터(In_D)와 실질적으로 병렬로 연결되고, 입력 신호(IN)가 하이 레벨에서 로우 레벨로 반전되는 구간에서 보조 인버터(In_D)의 PMOS 트랜지스터(pm)를 메인 인버터(In_M)의 PMOS 트랜지스터(PM)과 동시에 구동시킨다. 이에 따라, 메인 인버터(In_M)의 PMOS 트랜지스터(PM)의 구동력을 개선할 수 있다.
이에 대해 보다 자세히 설명하면, 입력 신호(IN)이 하이 레벨에서 로우 레벨로 천이되는 펄스 형태를 갖는다. 이때, 입력 지연 신호(B)는 반전 딜레이 회로부(210)에 의해, 로우 레벨에서 하이 레벨로 천이되는 펄스 형태를 갖는다.
제어 신호 발생 회로부(200)는 상기 입력 신호(IN)와 입력 지연 신호(B)의 배타적 논리합 연산에 의해, 제 1 제어 신호(M) 및 제 2 제어 신호(MB)를 생성한다. 이에 따라, 제 1 제어 신호(M)는 상기 입력 신호(IN)이 하이 레벨에서 로우 레벨로 천이되는 시점 및 상기 입력 지연 신호(B)의 로우에서 하이로 천이되는 시점에 대응되는 구간에서 로우 레벨로 인에이블되는 펄스 형태를 갖도록 생성된다. 또한, 제 2 제어 신호(MB)는 상기 제 1 제어 신호(M)과 반전된 펄스 형태를 갖도록 생성된다.
입력 신호(IN)가 하이 레벨 상태일 때(A1 구간), 메인 인버터(In_M)의 NMOS 트랜지스터(NM)가 구동된다. 한편, NBTI 보상부(100)의 제 1 스위치(T1)는 제 1 및 제 2 제어 신호(M,MB)에 의해 오픈되어, 상기 입력 신호(IN)가 보조 인버터(In_D)에 입력되는 것을 차단한다. 한편, PMOS 차단부(102)는 로우 레벨을 유지하는 제 2 제어 신호(MB)에 응답하여 턴온된다. 이에 따라, PMOS 차단부(102)의 출력 노드에 해당되는 제 1 노드(V)에 전원 전압(VDD)이 제공된다.
보조 인버터(In_D)는 제 1 노드(V) 전압인 전원 전압(VDD)을 제공받아, 보조 인버터(In_D)를 구성하는 NMOS 트랜지스터(nm)만이 구동된다. 이때, 제 1 및 제 2 제어 신호(M,MB)에 의해 제 2 스위치(T2)가 오픈되어, 보조 인버터(In_D)의 출력 신호에 해당되는 제 2 노드(W)의 전압은 제 3 노드(Z)에 전달되지 않는다.
이에 따라, 제 3 노드(Z)는 메인 인버터(In_M)의 출력 신호만을 전달받고, 버퍼부(110)는 상기 제 3 노드(Z)의 전압을 반전시켜, 출력 신호(OUT)로서 출력한다.
한편, 입력 신호(IN)가 하이 레벨에서 로우 레벨로 천이될 때, 다시 말해, 제 1 및 제 2 제어 신호(M,MB)가 펄싱될 때(A2 구간), 메인 인버터(In_M)의 NMOS 트랜지스터(NM)의 동작이 종료되고, PMOS 트랜지스터(PM)의 동작이 시작된다.
NBTI 보상부(100)의 제 1 스위치(T1)이 동작되어, 제 1 노드(V)에 상기 입력 신호(IN)가 전달된다. 제 2 제어 신호(MB)는 상기 구간(A2 구간)에서 하이 상태로 인에이블되기 때문에, PMOS 차단부(102)는 구동되지 않는다.
하이 레벨에서 로우 레벨로 천이되는 입력 신호(IN)가 보조 인버터(In_D)에 입력됨에 따라, 보조 인버터(In_D)의 PMOS 트랜지스터(pm)가 구동된다.
상기 보조 인버터(In_D)의 PMOS 트랜지스터(pm)는 제 1 스위치(T1) 및 PMOS 차단부(102)에 의해, 일반적인 동작시(예를 들어, 입력 신호가 하이 레벨이거나, 로우 레벨인 경우), 인위적으로 PMOS 트랜지스터(pm) 동작이 차단되도록 설계되었다. 그러므로, 보조 인버터(In_D)의 PMOS 트랜지스터(pm)는 메인 인버터(In_M)의 PMOS 트랜지스터(PM) 달리, NBTI 스트레스로 인한 열화가 덜하다.
제 2 스위치(T2) 역시 상기 제 1 및 제 2 제어 신호(M, MB)에 의해 구동되어, 보조 인버터(In_D)의 출력 전압은 제 3 노드(Z)에 전달된다.
메인 인버터(In_M)의 출력 전압 및 보조 인버터(In_D)의 출력 전압이 상기 제 3 노드(Z)에 모두 전달된다. 즉, 열화가 발생되지 않은 보조 인버터(In_D)의 PMOS 트랜지스터(pm)가 메인 인버터(In_M)의 PMOS 트랜지스터(PM) 구동과 동시에 구동되기 때문에, 메인 인버터(In_M)를 구성하는 PMOS 트랜지스터(PM)의 구동력을 보상할 수 있다.
제 3 노드(Z)의 전압은 버퍼부(110)를 거쳐 출력 신호(OUT)로서 출력된다.
입력 신호(IN)가 완전한 로우 레벨인 경우(A3 구간), 메인 인버터(In_M)의 PMOS 트랜지스터(PM)가 구동된다. NBTI 보상부(100)의 제 1 스위치(T1)는 제 1 및 제 2 제어 신호(M,MB)에 의해 오픈되어, 상기 입력 신호(IN)가 보조 인버터(In_D)에 입력되는 것이 차단된다. PMOS 차단부(102)는 로우 레벨을 유지하는 제 2 제어 신호(MB)에 응답하여 턴온된다. 이에 따라, PMOS 차단부(102)의 출력 노드에 해당되는 제 1 노드(V)에 전원 전압(VDD)가 제공된다.
보조 인버터(In_D)는 제 1 노드(V)의 전압인 전원 전압(VDD)이 입력되어, 보조 인버터(In_D)를 구성하는 NMOS 트랜지스터(nm)만이 구동된다. 이때, 제 1 및 제 2 제어 신호(M, MB)에 의해 제 2 스위치(T2)가 오픈되기 때문에, 보조 인버터(In_D)의 출력 신호에 해당되는 제 2 노드(W)의 전압은 제 3 노드(Z)에 전달되지 않는다.
이에 따라, 제 3 노드(Z)는 메인 인버터(In_M)의 출력 신호만을 전달받고, 버퍼부(110)는 상기 제 3 노드(Z)의 전압을 반전시켜, 출력 신호(OUT)로서 출력한다.
본 실시예에 따르면, NBTI 스트레스로 인한 PMOS 트랜지스터의 구동력을 개선할 수 있도록, PMOS 트랜지스터의 구동 스타트 시점에서 PMOS 트랜지스터의 구동력을 보상하기 위해 구동되는 보조 PMOS 트랜지스터를 더 연결할 수 있다. 이에 따라, PMOS 트랜지스터의 스타트 시점의 구동력을 보상할 수 있다.
한편, 보조 PMOS 트랜지스터는 그 밖의 동작 구간에서는 동작되지 않도록 설계되어, NBTI 열화를 최소화할 수 있다.
또한, 본 실시예에서는 PMOS 트랜지스터를 구비한 인버터를 예를 들어 설명하였지만, PMOS 트랜지스터를 구비한 회로들, 예컨대, 논리 게이트 등에 동일하게 적용할 수 있음은 물론이다.
도 5는 본 발명의 개념적 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 5를 참조하면, 메모리 시스템(1000)은 메모리 콘트롤러(2000) 및 메모리(3000)을 포함할 수 있다. 상기 메모리(3000)는 버스 라인(S)을 통해 상기 메모리 콘트롤러(2000)와 커뮤니케이션된다. 상기 버스 라인(S)은 어드레스, 데이터, 및 코맨드를 전송하는 버스일 수 있다.
상기 메모리(3000)는 상술한 NBTI 보상부(100)를 포함할 수 있다. 상기 NBTI 보상부(100)는 메모리(3000)를 구성하는 회로부 중 NBTI 스트레스로 인해 열화된 PMOS 트랜지스터의 구동 스타트 구간, 예컨대, 파워 업 구간 또는 노말 구간에 구동력을 보상할 수 있도록 동작될 수 있다. 이에 따라, PMOS 트랜지스터의 동작 오류를 개선할 수 있다.
NBTI 보상부(100)는 CMOS 회로가 있는 디바이스라면 적용될 수 있으므로, 상기 메모리(3000)는 DRAM,SRAM,SDRAM 등의 휘발성 반도체 메모리 뿐만 아니라 플래시 메모리 등의 불휘발성 반도체 메모리도 적용 가능하다.
이상에서와 같이 도면과 명세서를 통해 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
100 : NBTI 보상부 102 : PMOS 차단부
110 : 버퍼부

Claims (16)

  1. 입력 신호를 입력받아 반전시키도록 구성되며, PMOS 트랜지스터 및 NMOS 트랜지스터로서 구성되는 메인 인버터; 및
    상기 입력 신호를 입력받도록 구성되고, 상기 메인 인버터의 PMOS 트랜지스터의 동작 스타트 구간에서 선택적으로 구동되어, 상기 PMOS 트랜지스터의 구동력을 보상하는 NBTI(negative bias temperature instability) 보상부를 포함하며,
    상기 NBTI 보상부는,
    상기 입력 신호가 하이 레벨에서 로우 레벨로 천이되는 구간에서 구동되는 제 1 스위치부;
    상기 제 1 스위치부와 연결되며, PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 보조 인버터부;
    상기 입력 신호가 안정된 하이 레벨 또는 안정된 로우 레벨인 경우, 전원 전압을 상기 보조 인버터부의 입력단에 제공하는 PMOS 차단부; 및
    상기 보조 인버터부의 출력 노드와 연결되며, 상기 제 1 스위치부와 동일하게 동작되는 제 2 스위치부를 포함하는 반도체 집적 회로 장치.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 보조 인버터부의 PMOS 트랜지스터는 상기 입력 신호가 하이 레벨에서 로우 레벨로 천이되는 구간에서 선택적으로 구동되도록 설계되는 반도체 집적 회로 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 보조 인버터부의 NMOS 트랜지스터는 상기 보조 인버터부의 PMOS 트랜지스터의 동작 구간을 제외한 전 구간에서 동작되도록 설계되는 반도체 집적 회로 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 보조 인버터부의 PMOS 트랜지스터는 상기 제 1 스위치부 및 상기 PMOS 차단부에 의해 동작이 차단되는 반도체 집적 회로 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 보조 인버터부의 PMOS 트랜지스터는 상기 메인 인버터의 PMOS 트랜지스터와 동시에 구동되는 반도체 집적 회로 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 스위치부는 상기 보조 인버터부로 입력된 입력 신호를 차단하기 위한 제 1 제어 신호 및 제 2 제어 신호에 의해 오픈되는 반도체 집적 회로 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 메인 인버터 및 상기 NBTI 보상부의 출력 노드가 상호 연결되도록 구성되는 반도체 집적 회로 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 메인 인버터 및 상기 NBTI 보상부의 상기 출력 노드에 연결되는 버퍼부를 더 포함하는 반도체 집적 회로 장치.
  10. PMOS 트랜지스터를 포함하는 코어 회로부; 및
    상기 PMOS 트랜지스터를 포함하는 코어 회로부와 병렬로 연결되며, 상기 PMOS 트랜지스터의 구동 스타트 구간 동안 상기 PMOS 트랜지스터의 구동력을 보상하도록 동작되는 NBTI(negative bias temperature instability) 보상부를 포함하며,
    상기 NBTI 보상부는,
    입력 신호가 하이 레벨에서 로우 레벨로 천이되는 구간에서 구동되는 제 1 스위치부;
    상기 제 1 스위치부와 연결되며, PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 보조 인버터부;
    상기 입력 신호가 안정된 하이 레벨 또는 안정된 로우 레벨인 경우, 전원 전압을 상기 보조 인버터부의 입력단에 제공하는 PMOS 차단부; 및
    상기 보조 인버터부의 출력 노드와 연결되며, 상기 제 1 스위치부와 동일하게 동작되는 제 2 스위치부를 포함하는 반도체 집적 회로 장치.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 메모리 콘트롤러;
    상기 메모리 콘트롤러와 커뮤니케이션하는 메모리; 및
    상기 메모리내에 배치되고, 상기 메모리의 PMOS 구동력을 보상하도록 구성되고, 상기 메모리내의 PMOS 트랜지스터의 구동력을 보상하도록 구동되는 NBTI(negative bias temperature instability) 보상부를 포함하며,
    상기 NBTI 보상부는,
    입력 신호가 하이 레벨에서 로우 레벨로 천이되는 구간에서 구동되는 제 1 스위치부;
    상기 제 1 스위치부와 연결되며, PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 보조 인버터부;
    상기 입력 신호가 안정된 하이 레벨 또는 안정된 로우 레벨인 경우, 전원 전압을 상기 보조 인버터부의 입력단에 제공하는 PMOS 차단부; 및
    상기 보조 인버터부의 출력 노드와 연결되며, 상기 제 1 스위치부와 동일하게 동작되는 제 2 스위치부를 포함하는 반도체 집적 회로 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 메모리는 상기 NBTI 보상부와 병렬로 연결되는 메인 인버터를 더 포함하는 반도체 집적 회로 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 메인 인버터와 상기 NBTI 보상부의 출력과 연결되는 버퍼를 더 포함하는 반도체 집적 회로 장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102659651B1 (ko) * 2017-01-09 2024-04-22 삼성전자주식회사 비휘발성 메모리 장치의 고전압 스위치 회로 및 비휘발성 메모리 장치
US10411686B2 (en) * 2017-06-29 2019-09-10 SK Hynix Inc. Delay cell and circuit including the same
CN108461103A (zh) * 2018-01-30 2018-08-28 苏州大学 一种提高sram良率的补偿电路
US10726883B2 (en) 2018-01-31 2020-07-28 Samsung Electronics Co., Ltd. Integrated circuit devices having strobe signal transmitters with enhanced drive characteristics
CN108520767A (zh) * 2018-03-27 2018-09-11 苏州大学 基于串联晶体管型的改进的差分架构otp存储单元及存储器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030122572A1 (en) * 2002-01-02 2003-07-03 Broadcom Corporation Methods and systems for sensing and compensating for process, voltage, temperature, and load variations

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6177819B1 (en) * 1999-04-01 2001-01-23 Xilinx, Inc. Integrated circuit driver with adjustable trip point
US7702704B2 (en) 2004-02-12 2010-04-20 Hitachi Ulsi Systems Co., Ltd. Random number generating method and semiconductor integrated circuit device
US8659322B2 (en) * 2011-01-28 2014-02-25 Freescale Semiconductor, Inc. Memory having a latching sense amplifier resistant to negative bias temperature instability and method therefor
KR20140126146A (ko) * 2013-04-22 2014-10-30 삼성전자주식회사 음 바이어스 온도 불안정 보상 회로를 구비하는 반도체 장치 및 그에 따른 보상 방법
KR102122464B1 (ko) * 2013-11-29 2020-06-12 삼성전자 주식회사 셀프 리프레쉬 정보를 이용하여 부 바이어스 온도 불안정 현상을 방지하는 방법
KR20170068720A (ko) * 2015-12-09 2017-06-20 에스케이하이닉스 주식회사 인버터회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030122572A1 (en) * 2002-01-02 2003-07-03 Broadcom Corporation Methods and systems for sensing and compensating for process, voltage, temperature, and load variations

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