JP2010049770A - 半導体記憶装置、及びそれを用いたトリミング方法 - Google Patents

半導体記憶装置、及びそれを用いたトリミング方法 Download PDF

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Abstract

【課題】複数あるメモリセル全ての閾値電圧のばらつきを一括してトリミングする。
【解決手段】この半導体記憶装置は、第１インバータＩＮＶ１と第２インバータＩＮＶ２とをクロスカップル接続させて形成されるメモリセル２０と、第１電圧が供給される電源端子２１と、第２電圧を制御する第２電圧制御部２８とを備える。メモリセル２０のオフセット情報を読み出す場合には、電源端子２１に印加される電圧と第２電源端子２２に印加される電圧とを等しくした後、第１電源端子２１に印加される電圧を第１電位に、第２電源端子２２に印加される電圧を前記第２電位に復帰させる。インバータを構成するトランジスタにストレスを発生させる場合、第１電源端子２１と第２電源端子２２との間の電位差を、第１電位と第２電位との間の差よりも大きくする。
【選択図】図２

Description

本発明は、半導体記憶装置に係り、特にメモリセルの閾値電圧のばらつきをトリミングする装置及びそれを用いた閾値電圧のトリミング方法に関するものである。
近年、半導体記憶装置の集積度向上のためメモリセルやセンスアンプ等を形成するトランジスタのサイズが小型化されてきている。また、電源電圧の低下に伴いトランジスタの閾値電圧も低下している。これらにより、メモリセルやセンスアンプを構成するトランジスタの閾値電圧のばらつき（以下オフセット）が、動作に大きな影響を与えるようになってきている。
特にＳＲＡＭは、メモリセルを構成するトランジスタのオフセットにより、メモリセルのスタティックノイズマージン（以下ＳＮＭ）が低下してしまう。ＳＮＭが低いメモリセルは動作が不安定となるため、ノイズ等による微小電圧がビット線から印加されるとその微小電圧によりメモリセルに誤書き込み（ディスターブ）がされてしまう。
また、センスアンプを構成するトランジスタがオフセットを有すると、ビット線上の信号レベルがそのオフセット以上に増加するまでセンスアンプの作動が遅れてしまう。
上述の問題を解決する為に、半導体記憶装置の内部にオフセットをトリミングする手段を備え、メモリセルやセンスアンプを構成するトランジスタにそのトリミング量に適合した電圧を印加する方法（特許文献１）がある。しかし、その方法は、メモリセルやセンスアンプとは別にトリミング手段、及びトリミング量調整部を形成する必要があり、半導体記憶装置の面積を増大化させていた。更に、個別にトリミングする為、半導体記憶装置内全てのメモリセルやセンスアンプをトリミングするのに時間を要していた。
よって、従来の技術では、面積効率、及び使用効率の高いメモリセルのオフセットをトリミングすることが可能な半導体記憶装置を提供することは困難であった。
特開平１０−１６２５８５号公報
本発明は、複数あるメモリセル全ての閾値電圧のばらつきを一括してトリミングすることが可能な半導体記憶装置及びそれを用いたトリミング方法を提供することを目的とする。
本発明の一態様による半導体記憶装置は、第１トランジスタと第２トランジスタとが電流経路を直列に接続され形成される第１インバータと、第３トランジスタと第４トランジスタとが電流経路を直列に接続され形成される第２インバータと、をクロスカップル接続させて形成されるフリップフロップを含むメモリセルと、前記第１トランジスタのソース電極及び前記第３トランジスタのソース電極と接続され、通常動作時には第１電位が印加される第１電源端子と、前記第２トランジスタのソース電極及び前記第４トランジスタのソース電極と接続され、通常動作時には第２電位が印加される第２電源端子と、前記第１電源端子及び前記第２電源端子に印加される電圧を制御する制御回路とを備え、前記制御回路は、前記メモリセルのオフセット情報を読み出す場合には、前記第１電源端子に印加される電圧と前記第２電源端子に印加される電圧とを等しくした後、前記第１電源端子に印加される電圧を前記第１電位に、前記第２電源端子に印加される電圧を前記第２電位に復帰させ、前記第１インバータ又は前記第２インバータを構成する前記第１乃至第４トランジスタにストレスを発生させる場合、前記第１電源端子と前記第２電源端子との間の電位差を、前記第１電位と前記第２電位との間の差よりも大きくすることを特徴とする。
また、この発明の一態様によるメモリセルのトリミング方法は、第１トランジスタと第２トランジスタとが電流経路を直列に接続され形成される第１インバータと、第３トランジスタと第４トランジスタとが電流経路を直列に接続され形成される第２インバータと、をクロスカップル接続させて形成されるメモリセルのトリミング方法において、前記第１トランジスタのソース電極及び前記第３トランジスタのソース電極に印加される電圧を、前記第２トランジスタのソース電極及び前記第４トランジスタのソース電極に印加される電圧と等しくした後、前記第１トランジスタのソース電極及び前記第３トランジスタのソース電極に印加される電圧を第１電位に、前記第２トランジスタのソース電極及び前記第４トランジスタのソース電極に印加される電圧を前記第１電位より小さい第２電位に変化させて前記メモリセルのオフセット情報を読み出すステップと、前記第１トランジスタのソース電極及び前記第３トランジスタのソース電極に印加される電圧と前記第２トランジスタのソース電極及び前記第４トランジスタのソース電極に印加される電圧との間の電位差を、前記第１電位と前記第２電位との間の差よりも大きくすることにより前記第１乃至第４トランジスタにストレスを発生させるステップとを備えたことを特徴とする。
本発明によれば、複数あるメモリセル全ての閾値電圧のばらつきを一括してトリミングすることが可能な半導体記憶装置及びそれを用いたトリミング方法を提供することができる。
次に、本発明の実施の形態に係る半導体記憶装置を図面に基づいて説明する。
［本実施の形態の構造］
図１は、本発明の実施の形態に係る半導体記憶装置（以下ＳＲＡＭ）１０内に形成されるメモリセル２０を含む第１回路４０、センスアンプ５０、出力バッファ６０、及び書き込み回路７０の関係を示す概略図である。図２は、第１回路４０の内部構成を示す概略図である。図３は、メモリセル２０の回路図である。
図１に示すように、本実施の形態に係るＳＲＡＭ１０は、複数配設されるメモリセル２０から読み出されたデータをセンスアンプ５０にて比較増幅し、出力バッファ６０まで転送するものである。また、メモリセル２０にデータを書き込む際は、書き込み回路７０からデータが転送される。
図２に示すように、第１回路４０は、メモリセル２０、第１電源端子２１、及び第２電源端子２２を有する。なお、第１回路４０には、メモリセル制御部２３からの信号が供給され、更に外部電源２４、ソース電圧制御部２８が接続されている。なお、図２は、第１回路４０を代表的に示しているものであり、メモリセル制御部２３、外部電源２４、及びソース電圧制御部２８は、複数の第１回路４０に対し共通に設けられている。
メモリセル２０は、図３に示すように、インバータＩＮＶ１（第１インバータ）とインバータＩＮＶ２（第２インバータ）とをデータ記憶ノードＮ１０、Ｎ２０においてクロスカップル接続させて形成される。
データ記憶ノードＮ１０とビット線ＢＬ[ｎ]間にはトランスファートランジスタＴＴｒ１が形成される。トランスファートランジスタＴＴｒ１はノードＮ１０に蓄積されたデータをビット線ＢＬ[ｎ]に転送する（ｎは０以上の自然数）。
また、データ記憶ノードＮ２０とビット線／ＢＬ［ｎ］間にはトランスファートランジスタＴＴｒ２が形成される。トランスファートランジスタＴＴｒ２はノードＮ２０に蓄積されたデータをビット線／ＢＬ［ｎ］に転送する。
なお、トランスファートランジスタＴＴｒ１、ＴＴｒ２は、そのゲートをワード線ＷＬに接続されている。
インバータＩＮＶ１は、ｐＭＯＳトランジスタＰＴｒ１（第１トランジスタ）とｎＭＯＳトランジスタＮＴｒ１（第２トランジスタ）とが電流経路を直列に接続されて形成される。インバータＩＮＶ２は、ｐＭＯＳトランジスタＰＴｒ２（第３トランジスタ）とｎＭＯＳトランジスタＮＴｒ２（第４トランジスタ）とが電流経路を直列に接続されて形成される。インバータＩＮＶ１の入力端子はノードＮ２０に接続されており、インバータＩＮＶ２の入力端子はノードＮ１０に接続されている。
第１電源端子２１は、ｐＭＯＳトランジスタＰＴｒ１のソース、及びｐＭＯＳトランジスタＰＴｒ２に接続されており、複数の第１回路４０に対し共通に設けられた外部電源２４（第１電圧制御部）の出力端子と接続される。第２電源端子２２は、ｎＭＯＳトランジスタＮＴｒ１のソース、及びｎＭＯＳトランジスタＮＴｒ２のソースと接続されており、複数の第１回路４０に対し共通に設けられたソース電圧制御部２８の出力端子と接続されている。
外部電源２４はＳＲＡＭ１０の外部に形成され、出力端子が各メモリセル２０の第１電源端子２１と接続され、入力端子が各メモリセル２０内のｎＭＯＳトランジスタＮＴｒ１のソース及びｎＭＯＳトランジスタＮＴｒ２のソースと接続される。外部電源２４は、第１電源端子２１を介してメモリセル２０内のｐＭＯＳトランジスタＰＴｒ１のソース（第１主電極）及びｐＭＯＳトランジスタＰＴｒ２のソース（第１主電極）に印加される電圧ＶＰを制御する。
ソース電圧制御部２８（第２電圧制御部）は、ＳＲＡＭ１０の外部に形成され、出力端子が各メモリセル２０の第２電源端子２２を介して、各メモリセル２０内のｎＭＯＳトランジスタＮＴｒ１のソース（第１主電極）及びｎＭＯＳトランジスタＮＴｒ２のソース（第１主電極）と接続される。
そして、ソース電圧制御部２８は、メモリセル２０内のｎＭＯＳトランジスタＮＴｒ１のソース及びｎＭＯＳトランジスタＮＴｒ２のソースに印加される電圧ＶＳを制御する制御部として機能する。
外部電源２４、及びソース電圧制御部２８は、後述するように、メモリセル２０のオフセット情報を読み出す場合において、電圧ＶＰ、ＶＳを制御する。また、外部電源２４は、メモリセル２０のオフセットを修正する場合においても、電圧ＶＰを制御する。詳しくは後述する。
メモリセル制御部２３の入力端子は外部電源２４及びソース電圧制御部２８と接続され、出力端子は各メモリセル２０と接続される。
メモリセル制御部２３は、あるメモリセル２０を非動作状態とする場合、非動作信号ＮＯＰをそのメモリセル２０に出力する。図４に示すように、メモリセル制御部２３の出力端子は、例えば、ワード線選択信号ＷＬｓｅｌｅｃｔが入力される入力端子と共に、ＡＮＤ回路２５の入力端子に接続される。そして、ＡＮＤ回路２５の出力端子にはワード線ＷＬが接続され、ワード線ＷＬはメモリセル２０内のトランスファートランジスタＴＴｒ１、ＴＴｒ２と接続される。
図４に示すような構成であれば、ワード線ＷＬにメモリセル２０を読み出し／書き込み可能な動作状態にさせる“１”の信号が印加されても、メモリセル制御部２３から非動作信号ＮＯＰ“０”が出力されれば、ワード線ＷＬ[ｍ＋１]には“０”が出力される。よって、トランスファートランジスタＴＴｒ１、ＴＴｒ２はＯＮしない。以上より、メモリセル制御部２３はメモリセル２０を制御することが可能となる。
本実施の形態に係るＳＲＡＭ１０は、このような構成を有することにより、メモリセル２０のトリミング（より具体的には、メモリセル２０を構成するｎＭＯＳトランジスタＮＴｒ１、ＮＴｒ２の閾値電圧のばらつき（以下オフセット）、又はｐＭＯＳトランジスタＰＴｒ１、ＰＴｒ２のオフセットを修正すること）を一括して実行することが可能となっている。
［本実施の形態の動作］
前述したように、外部電源２４及びソース電圧制御部２８は、後述するように、メモリセル２０のオフセット情報を読み出す場合において、電圧ＶＰ及びＶＳを制御する。また、外部電源２４は、メモリセル２０のオフセットを修正する場合において、電圧ＶＰを制御する。具体的には、メモリセル２０のオフセット情報を読み出す場合において、外部電源２４及びソース電圧制御部２８は、電圧ＶＰ、ＶＳが所定期間だけ略等しくなるように電圧ＶＰ、ＶＳを制御する。また、オフセットの修正を実行する場合には、電圧ＶＰとＶＳとの差を、通常時（例えば１．０Ｖ）よりも大きい電圧、たとえば１．５Ｖとする。
図面を参照してこの動作を更に詳細に説明する。
本実施の形態のＳＲＡＭ１０において、メモリセル２０のオフセット情報を読み出し、そしてオフセットを修正する手順を、図５のフローチャートを参照して説明する。ＳＲＡＭ１０の電源投入後、電圧ＶＰ、ＶＳは、初期値（第１電位、第２電位）に設定される。
通常動作時には、電圧ＶＰ、ＶＳはこの初期値に維持されている。ここでは、一例として、ＶＰは電源電圧ＶＤＤ（第１電位）、ＶＳは０Ｖ（第２電位）とする。（｜ＶＰ−ＶＳ｜＝ＶＤＤ）。
次に、全てのワード線ＷＬの電圧を０Ｖとして、全てのメモリセル２０を非選択状態とする（ステップＳ１０２）。
次に、オフセット情報の読み出しのため、電圧ＶＰとＶＳが等しくなるよう制御がなされ（ステップＳ１０３）、所定期間経過後のステップＳ１０４では、電圧ＶＰ、ＶＳは初期状態の電圧（第１電位、第２電位）に戻される（ＶＰ＝ＶＤＤ、ＶＳ＝０Ｖ）。この動作により、メモリセル２０中のトランジスタＰＴｒ１、ＰＴｒ２、ＮＴｒ１、ＮＴｒ２のうち、閾値電圧の低いトランジスタのみがＯＮとなり、閾値電圧の高いトランジスタはＯＦＦを維持する。これにより、オフセット情報が取得される。なお、電圧ＶＰ，ＶＳの大きさを変化させる際は、電圧の変化時に発生するノイズを少なくするため、急峻に変化させず緩やかに変化させることが望ましい。
その後、ステップＳ１０５において、オフセットの修正のため、電圧ＶＰとＶＳとの間の差を、電源電圧ＶＤＤ（第１電位と第２電位との間の差）よりも十分に大きい値とする（｜ＶＰ−ＶＳ｜＞＞ＶＤＤ）。例えば、ＶＤＤが１．０Ｖであれば、｜ＶＰ−ＶＳ｜＝１．５Ｖとなるように、電圧ＶＰ、ＶＳを設定する。この動作が所定回数繰り返される（ステップＳ１０６）。
オフセット情報を読み出す場合の電圧ＶＰ、ＶＳの制御は、メモリセル２０の中のトランジスタＰＴｒ１、ＰＴｒ２、ＮＴｒ１、ＮＴｒ２のうち、どのトランジスタのオフセット情報を読み出すかによって異なる。以下、（１）ｎＭＯＳトランジスタＮＴｒ１及びＮＴｒ２のオフセット情報を読み出す場合、（２）ｐＭＯＳトランジスタＰＴｒ１及びＰＴｒ２のオフセット情報を読み出す場合、（３）すべてのトランジスタのオフセット情報を読み出す場合を順に説明する。
［（１）ｎＭＯＳトランジスタＮＴｒ１及びＮＴｒ２のオフセット情報を読み出す場合］
まず、図６のタイミングチャートを参照して、ｎＭＯＳトランジスタＮＴｒ１及びＮＴｒ２のオフセット情報を読み出す場合の動作を説明する。なお、ｎＭＯＳトランジスタＮＴｒ１の閾値電圧がｎＭＯＳトランジスタＮＴｒ２の閾値電圧よりも低く、これを修正する場合を例として説明を行う。
まず、時刻ｔ０において、電圧ＶＰ、ＶＳを、初期値のＶＰ＝ＶＤＤ１（１．０Ｖ）、ＶＳ＝０Ｖに設定する、その後、時刻ｔ１において、電圧ＶＰは電圧ＶＤＤ１（１．０Ｖ）に維持する一方、電圧ＶＳは、時刻ｔ１において電圧ＶＰに等しくされる（ＶＰ＝ＶＳ＝ＶＤＤ１＝１．０Ｖ）。その後、時刻ｔ２において電圧ＶＳは再び０Ｖに戻る。
電圧ＶＳの大きさが１．０Ｖから０Ｖに変化すると、閾値電圧の低い方のｎＭＯＳトランジスタＮＴｒのみＯＮする。それにより、ｎＭＯＳトランジスタＮＴｒ１のソース及びｎＭＯＳトランジスタＮＴｒ２のソースに電圧の大小（オフセット情報）が発生する。すなわち、ノードＮ１０にはデータ“０”が記憶され、ノードＮ２０にはデータ“１”が記憶される。
外部電源２４は、ｎＭＯＳトランジスタＮＴｒ１のソース及びｎＭＯＳトランジスタＮＴｒ２のソースに発生したオフセット情報を検知すると、時刻ｔ３においてｐＭＯＳトランジスタＰＴｒ１、ＰＴｒ２のソースに、電圧ＶＰとしてストレス発生電圧ＶＤＤ２（例えば１．５Ｖ）を供給する。電圧ＶＳはこの間０Ｖに維持される。
ｎＭＯＳトランジスタＮＴｒ１がｎＭＯＳトランジスタＮＴｒ２に比べ閾値電圧が低く、ｎＭＯＳトランジスタＮＴｒ１がＯＮする場合においては、ｐＭＯＳトランジスタＰｔｒ１はＯＦＦであり、一方ｐＭＯＳトランジスタＰｔｒ２はＯＮである。このため、ストレス発生電圧ＶＤＤ２は、ｐＭＯＳトランジスタＰＴｒ２を介してｎＭＯＳトランジスタＮＴｒ１のゲートにのみ印加され、ｎＭＯＳトランジスタＮＴｒ２のゲートには印加されない。ストレスを発生させるための電圧ＶＤＤ２（１．５Ｖ）を印加されたｎＭＯＳトランジスタＮＴｒ１のゲート絶縁膜は、ＢＴＩ（Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）により劣化される。この時刻ｔ１〜ｔ３の動作が、所定回数繰り返されることにより、ｎＭＯＳトランジスタＮＴｒ１の閾値電圧が高くなり、オフセットの調整がなされる。
ＢＴＩとは、トランジスタのゲート絶縁膜が、印加される電圧や周囲温度の影響により劣化し、トランジスタの動作が不安定になることを意味する。ＢＴＩがトランジスタに発生すると、例えば、トランジスタの駆動能力が下がり、閾値電圧が上がる。本実施の形態はその現象を用いてメモリセル２０内に形成されるトランジスタのオフセットを修正している。なお、本実施の形態では、閾値電圧の低い方のトランジスタのみに電圧ＶＤＤ２（１．５Ｖ）を印加しＢＴＩを発生させ、オフセットを修正している。
ｎＭＯＳトランジスタに発生するＢＴＩは、Ｐｏｓｉｔｉｖｅ ＢＴＩ（以下ＰＢＴＩ）と称し、ｐＭＯＳトランジスタに発生するＢＴＩは、Ｎｅｇａｔｉｖｅ ＢＴＩ（以下ＮＢＴＩ）と称する。
また、ＰＢＴＩは高誘電率ゲート絶縁膜を有した構造のｎＭＯＳトランジスタに発生しやすいため、本実施の形態に係るＳＲＡＭ１０を構成するｎＭＯＳトランジスタＮＴｒ１、ＮＴｒ２は、高誘電率ゲート絶縁膜を有した構造で形成されることが望ましい。なお、図１、図２にはビット線ＢＬが２本しか示されていないが、本実施の形態は、図１、図２に示されるビット線ＢＬや第１回路４０等の数に限定されるものではない。
［（２）ｐＭＯＳトランジスタＰＴｒ１及びＰＴｒ２のオフセット情報を読み出す場合］
次に、図７のタイミングチャートを参照して、ｎＭＯＳトランジスタＮＴｒ１及びＮＴｒ２のオフセット情報を読み出す場合の動作を説明する。なお、ｐＭＯＳトランジスタＰＴｒ１の閾値電圧がｐＭＯＳトランジスタＰＴｒ２の閾値電圧よりも低く、これを修正する場合を例として説明を行う。
この場合、時刻ｔ１とｔ２の間において、電圧ＶＰ＝ＶＳとする点は（１）と同様であるが、この場合は、電圧ＶＰをＶＤＤ１（１．０Ｖ）→０Ｖ→ＶＤＤ１と変化させ、電圧ＶＳは０Ｖに維持される点で、（１）の場合と異なっている。これにより、例えばｐＭＯＳトランジスタＰＴｒ１の閾値電圧がｐＭＯＳトランジスタＰＴｒ２の閾値電圧よりも小さい場合には、前者のみがＯＮとされ、後者はＯＦＦのままとなる。これにより、ノードＮ１０、Ｎ２０にオフセット情報が発生する。オフセット修正時の動作は（１）の場合と同様である。
［（３）すべてのトランジスタのオフセット情報を読み出す場合］
最後に、図８のタイミングチャートを参照して、メモリセル２０内の全てのトランジスタ（ｎＭＯＳトランジスタＮＴｒ１及びＮＴｒ２、ｐＭＯＳトランジスタＰＴｒ１及びＰＴｒ２）のオフセット情報を読み出す場合の動作を説明する。
この場合、時刻ｔ１とｔ２の間において、電圧ＶＰ＝ＶＳとする点は（１）（２）と同様であるが、この場合は、電圧ＶＰをＶＤＤ１（１．０Ｖ）→０．５Ｖ→０Ｖと変化させ、電圧ＶＳは０Ｖ→０．５Ｖ→０Ｖと変化させる点で、（１）（２）の場合と異なっている。これにより、ｐＭＯＳトランジスタＰＴｒ１、ＰＴｒ１のうち閾値電圧が低い方がＯＮとされ、他方はＯＦＦのままとなる。ｎＭＯＳトランジスタＮＴｒ１、ＮＴｒ２についても、閾値電圧の低い方がＯＮとされ、他方はＯＦＦのままとなる。これにより、オフセット情報がノードＮ１０，Ｎ２０に発生する。オフセットの修正の手順は、（１）の場合と同様である。
［本実施の形態に係るＳＲＡＭ１０の効果］
次に、本実施の形態に係る半導体記憶装置１０の効果について説明する。
本実施の形態に係る半導体記憶装置１０は、メモリセル２０に印加される電源を変化させることによってメモリセル２０内に形成されるトランジスタのオフセットをトリミングする構造のため、複数形成されるメモリセル２０のオフセットを一括してトリミングすることが可能である。
［その他］
以上、本発明の実施の形態を説明したが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、様々な変更、置換等が可能である。たとえば、上記の実施の形態では、メモリセル制御部２３はワード線ＷＬとＡＮＤ接続されたが、図９に示すようにクロック信号線ＣＬＫとＡＮＤ接続されてもよい。メモリセル制御部２３がメモリセル２０を非動作状態にすることが可能に接続されるものは本発明の範囲に含まれる。
この発明の一実施の形態のＳＲＡＭ１０の概略図である。 同ＳＲＡＭ内部の第１回路４０の概略図である。 同ＳＲＡＭ内部のメモリセル２０の回路図である。 同ＳＲＡＭ内部のメモリセル制御部２３の構成図である。 メモリセルのオフセット情報の読み出し及びオフセットの修正の手順を示すフローチャートである。 メモリセルのオフセット情報の読み出し及びオフセットの修正の際の動作を示すタイミングチャートである。 メモリセルのオフセット情報の読み出し及びオフセットの修正の際の動作を示すタイミングチャートである。 メモリセルのオフセット情報の読み出し及びオフセットの修正の際の動作を示すタイミングチャートである。 メモリセル制御部２３の他のパターンの構成図である。
符号の説明
１０…ＳＲＡＭ、２０…メモリセル、２１…電源端子、２８…ソース電圧制御部、２３…メモリセル制御部、２４…外部電源、２５…ＡＮＤ回路、４０…第１回路、５０…センスアンプ、６０…出力バッファ、７０…書き込み回路。

Claims (5)

  1. 第１トランジスタと第２トランジスタとが電流経路を直列に接続され形成される第１インバータと、第３トランジスタと第４トランジスタとが電流経路を直列に接続され形成される第２インバータと、をクロスカップル接続させて形成されるフリップフロップを含むメモリセルと、
    前記第１トランジスタのソース電極及び前記第３トランジスタのソース電極と接続され、通常動作時には第１電位が印加される第１電源端子と、
    前記第２トランジスタのソース電極及び前記第４トランジスタのソース電極と接続され、通常動作時には第２電位が印加される第２電源端子と、
    前記第１電源端子及び前記第２電源端子に印加される電圧を制御する制御回路と
    を備え、
    前記制御回路は、
    前記メモリセルのオフセット情報を読み出す場合には、
    前記第１電源端子に印加される電圧と前記第２電源端子に印加される電圧とを等しくした後、前記第１電源端子に印加される電圧を前記第１電位に、前記第２電源端子に印加される電圧を前記第２電位に復帰させ、
    前記第１インバータ又は前記第２インバータを構成する前記第１乃至第４トランジスタにストレスを発生させる場合には、
    前記第１電源端子と前記第２電源端子との間の電位差を、前記第１電位と前記第２電位との間の差よりも大きくする
    ことを特徴とする半導体記憶装置。
  2. 前記第２トランジスタ及び前記第４トランジスタは、
    高誘電率ゲート絶縁膜を有する
    ことを特徴とする請求項１記載の半導体記憶装置。
  3. 前記第２及び第４トランジスタのオフセット情報を読み出す場合には、前記第１電源端子に印加される電圧を第１電位に維持しつつ、前記第２電源端子に印加される電圧を前記第２電位から前記第１電位に所定期間切り替えることを特徴とする請求項１記載の半導体記憶装置。
  4. 前記第１及び第３トランジスタのオフセット情報を読み出す場合には、前記第２電源端子に印加される電圧を第２電位に維持しつつ、前記第１電源端子に印加される電圧を前記第１電位から前記第２電位に所定期間切り替えることを特徴とする請求項１記載の半導体記憶装置。
  5. 第１トランジスタと第２トランジスタとが電流経路を直列に接続され形成される第１インバータと、第３トランジスタと第４トランジスタとが電流経路を直列に接続され形成される第２インバータと、をクロスカップル接続させて形成されるメモリセルのトリミング方法において、
    前記第１トランジスタのソース電極及び前記第３トランジスタのソース電極に印加される電圧を、前記第２トランジスタのソース電極及び前記第４トランジスタのソース電極に印加される電圧と等しくした後、前記第１トランジスタのソース電極及び前記第３トランジスタのソース電極に印加される電圧を第１電位に、前記第２トランジスタのソース電極及び前記第４トランジスタのソース電極に印加される電圧を前記第１電位より小さい第２電位に変化させて前記メモリセルのオフセット情報を読み出すステップと、
    前記第１トランジスタのソース電極及び前記第３トランジスタのソース電極に印加される電圧と前記第２トランジスタのソース電極及び前記第４トランジスタのソース電極に印加される電圧との間の電位差を、前記第１電位と前記第２電位との間の差よりも大きくすることにより前記第１乃至第４トランジスタにストレスを発生させるステップと
    を備えたことを特徴とする半導体記憶装置内のメモリセルのトリミング方法。
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