JP2010049770A - 半導体記憶装置、及びそれを用いたトリミング方法 - Google Patents
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Abstract
【解決手段】この半導体記憶装置は、第1インバータINV1と第2インバータINV2とをクロスカップル接続させて形成されるメモリセル20と、第1電圧が供給される電源端子21と、第2電圧を制御する第2電圧制御部28とを備える。メモリセル20のオフセット情報を読み出す場合には、電源端子21に印加される電圧と第2電源端子22に印加される電圧とを等しくした後、第1電源端子21に印加される電圧を第1電位に、第2電源端子22に印加される電圧を前記第2電位に復帰させる。インバータを構成するトランジスタにストレスを発生させる場合、第1電源端子21と第2電源端子22との間の電位差を、第1電位と第2電位との間の差よりも大きくする。
【選択図】図2
Description
図1は、本発明の実施の形態に係る半導体記憶装置(以下SRAM)10内に形成されるメモリセル20を含む第1回路40、センスアンプ50、出力バッファ60、及び書き込み回路70の関係を示す概略図である。図2は、第1回路40の内部構成を示す概略図である。図3は、メモリセル20の回路図である。
前述したように、外部電源24及びソース電圧制御部28は、後述するように、メモリセル20のオフセット情報を読み出す場合において、電圧VP及びVSを制御する。また、外部電源24は、メモリセル20のオフセットを修正する場合において、電圧VPを制御する。具体的には、メモリセル20のオフセット情報を読み出す場合において、外部電源24及びソース電圧制御部28は、電圧VP、VSが所定期間だけ略等しくなるように電圧VP、VSを制御する。また、オフセットの修正を実行する場合には、電圧VPとVSとの差を、通常時(例えば1.0V)よりも大きい電圧、たとえば1.5Vとする。
通常動作時には、電圧VP、VSはこの初期値に維持されている。ここでは、一例として、VPは電源電圧VDD(第1電位)、VSは0V(第2電位)とする。(|VP−VS|=VDD)。
まず、図6のタイミングチャートを参照して、nMOSトランジスタNTr1及びNTr2のオフセット情報を読み出す場合の動作を説明する。なお、nMOSトランジスタNTr1の閾値電圧がnMOSトランジスタNTr2の閾値電圧よりも低く、これを修正する場合を例として説明を行う。
次に、図7のタイミングチャートを参照して、nMOSトランジスタNTr1及びNTr2のオフセット情報を読み出す場合の動作を説明する。なお、pMOSトランジスタPTr1の閾値電圧がpMOSトランジスタPTr2の閾値電圧よりも低く、これを修正する場合を例として説明を行う。
最後に、図8のタイミングチャートを参照して、メモリセル20内の全てのトランジスタ(nMOSトランジスタNTr1及びNTr2、pMOSトランジスタPTr1及びPTr2)のオフセット情報を読み出す場合の動作を説明する。
次に、本実施の形態に係る半導体記憶装置10の効果について説明する。
以上、本発明の実施の形態を説明したが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、様々な変更、置換等が可能である。たとえば、上記の実施の形態では、メモリセル制御部23はワード線WLとAND接続されたが、図9に示すようにクロック信号線CLKとAND接続されてもよい。メモリセル制御部23がメモリセル20を非動作状態にすることが可能に接続されるものは本発明の範囲に含まれる。
Claims (5)
- 第1トランジスタと第2トランジスタとが電流経路を直列に接続され形成される第1インバータと、第3トランジスタと第4トランジスタとが電流経路を直列に接続され形成される第2インバータと、をクロスカップル接続させて形成されるフリップフロップを含むメモリセルと、
前記第1トランジスタのソース電極及び前記第3トランジスタのソース電極と接続され、通常動作時には第1電位が印加される第1電源端子と、
前記第2トランジスタのソース電極及び前記第4トランジスタのソース電極と接続され、通常動作時には第2電位が印加される第2電源端子と、
前記第1電源端子及び前記第2電源端子に印加される電圧を制御する制御回路と
を備え、
前記制御回路は、
前記メモリセルのオフセット情報を読み出す場合には、
前記第1電源端子に印加される電圧と前記第2電源端子に印加される電圧とを等しくした後、前記第1電源端子に印加される電圧を前記第1電位に、前記第2電源端子に印加される電圧を前記第2電位に復帰させ、
前記第1インバータ又は前記第2インバータを構成する前記第1乃至第4トランジスタにストレスを発生させる場合には、
前記第1電源端子と前記第2電源端子との間の電位差を、前記第1電位と前記第2電位との間の差よりも大きくする
ことを特徴とする半導体記憶装置。 - 前記第2トランジスタ及び前記第4トランジスタは、
高誘電率ゲート絶縁膜を有する
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記第2及び第4トランジスタのオフセット情報を読み出す場合には、前記第1電源端子に印加される電圧を第1電位に維持しつつ、前記第2電源端子に印加される電圧を前記第2電位から前記第1電位に所定期間切り替えることを特徴とする請求項1記載の半導体記憶装置。
- 前記第1及び第3トランジスタのオフセット情報を読み出す場合には、前記第2電源端子に印加される電圧を第2電位に維持しつつ、前記第1電源端子に印加される電圧を前記第1電位から前記第2電位に所定期間切り替えることを特徴とする請求項1記載の半導体記憶装置。
- 第1トランジスタと第2トランジスタとが電流経路を直列に接続され形成される第1インバータと、第3トランジスタと第4トランジスタとが電流経路を直列に接続され形成される第2インバータと、をクロスカップル接続させて形成されるメモリセルのトリミング方法において、
前記第1トランジスタのソース電極及び前記第3トランジスタのソース電極に印加される電圧を、前記第2トランジスタのソース電極及び前記第4トランジスタのソース電極に印加される電圧と等しくした後、前記第1トランジスタのソース電極及び前記第3トランジスタのソース電極に印加される電圧を第1電位に、前記第2トランジスタのソース電極及び前記第4トランジスタのソース電極に印加される電圧を前記第1電位より小さい第2電位に変化させて前記メモリセルのオフセット情報を読み出すステップと、
前記第1トランジスタのソース電極及び前記第3トランジスタのソース電極に印加される電圧と前記第2トランジスタのソース電極及び前記第4トランジスタのソース電極に印加される電圧との間の電位差を、前記第1電位と前記第2電位との間の差よりも大きくすることにより前記第1乃至第4トランジスタにストレスを発生させるステップと
を備えたことを特徴とする半導体記憶装置内のメモリセルのトリミング方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008215014A JP4908471B2 (ja) | 2008-08-25 | 2008-08-25 | 半導体記憶装置、及びそれを用いたトリミング方法 |
US12/539,883 US8018757B2 (en) | 2008-08-25 | 2009-08-12 | Semiconductor memory device and trimming method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008215014A JP4908471B2 (ja) | 2008-08-25 | 2008-08-25 | 半導体記憶装置、及びそれを用いたトリミング方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010049770A true JP2010049770A (ja) | 2010-03-04 |
JP4908471B2 JP4908471B2 (ja) | 2012-04-04 |
Family
ID=41696246
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008215014A Expired - Fee Related JP4908471B2 (ja) | 2008-08-25 | 2008-08-25 | 半導体記憶装置、及びそれを用いたトリミング方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8018757B2 (ja) |
JP (1) | JP4908471B2 (ja) |
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US6584026B2 (en) | 2000-06-28 | 2003-06-24 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit capable of adjusting input offset voltage |
JP4727796B2 (ja) * | 2000-09-04 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
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JP4965883B2 (ja) | 2006-04-07 | 2012-07-04 | 株式会社東芝 | 半導体集積回路装置および半導体集積回路装置のトリミング方法 |
-
2008
- 2008-08-25 JP JP2008215014A patent/JP4908471B2/ja not_active Expired - Fee Related
-
2009
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Also Published As
Publication number | Publication date |
---|---|
JP4908471B2 (ja) | 2012-04-04 |
US8018757B2 (en) | 2011-09-13 |
US20100046279A1 (en) | 2010-02-25 |
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A977 | Report on retrieval |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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