KR101559746B1 - Ｓｒａｍ용 워드라인 전압 조절기 - Google Patents

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KR101559746B1 KR1020140048141A KR20140048141A KR101559746B1 KR 101559746 B1 KR101559746 B1 KR 101559746B1 KR 1020140048141 A KR1020140048141 A KR 1020140048141A KR 20140048141 A KR20140048141 A KR 20140048141A KR 101559746 B1 KR101559746 B1 KR 101559746B1
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Abstract

풀다운(pull-down) 트랜지스터 및 풀업(pull-up) 트랜지스터를 포함하는 SRAM 셀에 인가되는 워드라인 전압을 생성하는 워드라인 전압 조절기가 제공된다. 리드 상태 전압 생성부는 풀다운 트랜지스터와 동일한 설계상의 파라미터를 갖는 제1 트랜지스터 및 상기 제1 트랜지스터에 직렬로 연결된 제2 트랜지스터를 포함하고, 상기 워드라인 전압에 따라 전압을 분배하여 리드 상태 전압을 출력한다. 라이트 상태 전압 생성부는 상기 풀업 트랜지스터와 동일한 설계상의 파라미터를 갖는 제3 트랜지스터 및 상기 제3 트랜지스터에 직렬로 연결된 제4 트랜지스터를 포함하고, 상기 워드라인 전압에 따라 전압을 분배하여 라이트 상태 전압을 출력한다. 차동 증폭기는 상기 리드 상태 전압 및 상기 라이트 상태 전압의 차이를 증폭하여 상기 워드라인 전압으로 출력한다.

Description

ＳＲＡＭ용 워드라인 전압 조절기{WORDLINE VOLTAGE REGULATOR USED FOR SRAM}
본 발명은 SRAM용 워드라인 전압 조절기에 관한 것으로, 특히 SRAM의 리드 마진 및 라이트 마진을 동시에 확보할 수 있는 최적의 워드라인 전압을 생성하는 워드라인 전압 조절기에 관한 것이다.
SRAM은 동작 속도가 빠른 특성을 갖고 있어 캐시 메모리 등에 널리 사용되고 있으며, 각종 프로세서의 기능을 구현하는데 필수적인 디지털 회로 중의 하나이다.
SRAM은 저장 매체의 일종이므로, 데이터 판독시에는 저장되어 있던 데이터가 파괴되지 않아야 하고(리드 안정성), 데이터 기입시에는 저장되어 있던 데이터를 원하는 데이터로 정확하게 변경할 수 있어야 한다(라이트 신뢰성).
즉, SRAM에 있어서, 리드 안정성을 나타내는 리드 마진(read margin) 및 라이트 신뢰성을 나타내는 라이트 마진(write margin)은 모두 일정 수준 이상으로 유지될 필요가 있다.
그러나, 후술하는 바와 같이, 일반적으로 양자 간에는 트레이드오프(trade-off) 관계가 있다.
도 1은 통상적인 6T SRAM 셀을 도시하는 회로도이다.
도 1을 참조하면, 통상적인 6T SRAM 셀(이하, "SRAM 셀"이라 한다)은 그 좌측에 풀업(pull-up) 트랜지스터(PUL), 풀다운(pull-down) 트랜지스터(PDL), 패스게이트 트랜지스터(PGL) 및 저장 노드(QL)를 포함하고, 그 우측에 풀업 트랜지스터(PUR), 풀다운 트랜지스터(PDR), 패스게이트 트랜지스터(PGR) 및 저장 노드(QR)를 포함한다.
패스게이트 트랜지스터(PGR, PGL)의 게이트에는 워드라인이 연결되고, 패스게이트 트랜지스터(PGR, PGL)의 소스에는 서로 반대의 논리값을 갖는 비트라인이 각각 연결된다.
SRAM 셀의 좌측 회로과 우측 회로는 그 구성이 동일하다. 이하에서는 편의상 SRAM 셀의 좌측 회로를 구성하는 풀업 트랜지스터(PUL), 풀다운 트랜지스터(PDL) 및 패스게이트 트랜지스터(PGL)에 관해서만 설명하지만, SRAM 셀의 우측 회로를 구성하는 풀업 트랜지스터(PUR), 풀다운 트랜지스터(PDR) 및 패스게이트 트랜지스터(PGR)에 관해서도 동일한 설명이 적용된다.
풀업 트랜지스터(PUL)의 드레인은 풀다운 트랜지스터(PDL)의 드레인 및 패스게이트 트랜지스터(PGL)의 드레인에 연결되어, 데이터 비트를 저장하는 저장 노드(QL)를 형성한다.
저장 노드(QL)의 데이터 비트를 판독할 때에는 워드라인(WL)에 논리 하이(logical high)에 대응하는 워드라인 전압 VWL을 인가하여 패스게이트 트랜지스터(PGL)를 턴온(turn-on)시켜 저장 노드(QL)를 비트라인(BL)에 연결한다. 종래에는 워드라인 전압 VWL으로서 SRAM의 전원 전압 VDD, 예를 들어 1.1V를 인가하였다.
이 때, 저장 노드(QL)에 저장된 데이터 비트의 값이 "1"이면 비트라인(BL)으로부터 패스게이트 트랜지스터(PGL)로 전류가 흐르지 않고, 저장 노드(QL)에 저장된 데이터 비트의 값이 "0"이면 전류가 비트라인(BL)으로부터 패스게이트 트랜지스터(PGL) 및 풀다운 트랜지스터(PDL)를 거쳐 그라운드로 흐른다. SRAM 셀에서는 이러한 전류의 차이에 기초하여 데이터 비트의 값을 "1" 또는 "0"으로 판독할 수 있다.
또한, 저장 노드(QL)에 데이터 비트를 기입할 때에는 워드라인(WL)에 워드라인 전압 VWL을 인가하여 패스게이트 트랜지스터(PGL)를 턴온시키고, 기입할 데이터 비트에 대응하는 전압(전원 전압 VDD 또는 그라운드 전압)을 비트라인(BL)에 인가한다. 즉, 저장 노드(QL)에 기입할 데이터 비트의 값이 "1"이면 비트라인(BL)에 전원 전압 VDD를 인가하고, 저장 노드(QL)에 기입할 데이터 비트의 값이 "0"이면 비트라인(BL)에 그라운드 전압을 인가한다. 이와 같이, SRAM 셀에서는 비트라인에 각각 상이한 전압을 인가하여 "1" 또는 "0"의 값을 기입할 수 있다.
SRAM의 리드 동작이 안정적으로 수행되려면, 저장 노드(QL)의 데이터 비트를 판독하기 위하여 워드라인에 워드라인 전압 VWL을 인가했을 때에 저장 노드(QL)의 전압 레벨이 변하지 않아야 한다. 또한, SRAM의 라이트 동작이 높은 신뢰성으로 수행되려면, 저장 노드(QL)에 저장된 데이터 비트를 바꾸기 위하여 워드라인(WL) 및 비트라인(BL)에 각각 워드라인 전압 VWL 및 기입할 데이터 비트에 대응하는 전압(전원 전압 VDD 또는 그라운드 전압)을 인가하면 저장 노드(QL)의 전압 레벨이 그에 따라 변경되어야 한다.
SRAM의 리드 안정성 및 라이트 신뢰성은 패스게이트 트랜지스터(PGL)의 턴온 상태에 따라 달라지며, 패스게이트 트랜지스터(PGL)의 턴온 상태는 워드라인 전압 VWL에 따라 달라진다. 즉, 워드라인 전압 VWL이 증가할수록 패스게이트 트랜지스터(PGL)는 더 많이 턴온된다.
이와 관련하여, 비특허문헌 1은 워드라인 전압 VWL을 전원 전압 VDD보다 높여서 라이트 신뢰성을 향상시키는 기술을 개시한다. 그러나, 위 기술에 의하면 라이트 신뢰성은 향상되는 대신 리드 안정성이 저하된다는 문제점이 있다.
일반적으로, 워드라인 전압 VWL이 높을수록 라이트 마진은 향상되지만 리드 마진은 저하되며, 워드라인 전압 VWL이 낮을수록 라드 마진은 향상되지만 라이트 마진은 저하되는 경향이 있다.
따라서, 일정 수준 이상의 리드 안정성 및 라이트 신뢰성을 동시에 확보하기 위해서는, 리드 마진과 라이트 마진이 같아지도록 워드라인 전압 VWL을 적절하게 조절할 필요가 있다. 이하, 본 명세서에서는 리드 마진과 라이트 마진이 같아지는 워드라인 전압 VWL의 값을 "최적 워드라인 전압"이라고 한다.
한편, SRAM 셀을 구성하는 각각의 트랜지스터의 실제의 파라미터는 제조 공정 상의 랜덤한 변수들에 의하여 설계상의 파라미터와 달라진다. 따라서, 이와 같은 랜덤한 파라미터 상의 오차가 존재하더라도 그에 의한 영향 없이 최적 워드라인 전압을 생성하여 SRAM 셀에 공급할 수 있는 기술이 요청된다.
M. E. Sinangil, H. Mair, A. P. Chandrakasan, "A 28nm high-density 6T SRAM with optimized peripheral-assist circuits for operation down to 0.6V," IEEE International Solid-State Circuits Conference, USA, pp. 260-262, February 2011.
본 발명은 SRAM의 리드 마진과 라이트 마진을 일치시키는 최적 워드라인 전압을 생성할 뿐 아니라, 특히 SRAM을 구성하는 각각의 트랜지스터의 파라미터에 제조 공정에서 기인하는 랜덤한 오차가 발생하더라도 그에 의한 영향 없이 최적 워드라인 전압을 생성할 수 있는 워드라인 전압 조절기를 제공하는 것을 그 목적으로 한다.
본 발명의 한 관점에 의하면, 풀다운(pull-down) 트랜지스터 및 풀업(pull-up) 트랜지스터를 포함하는 SRAM 셀에 인가되는 워드라인 전압을 생성하는 워드라인 전압 조절기에 있어서, 상기 풀다운 트랜지스터와 동일한 설계상의 파라미터를 갖는 제1 트랜지스터 및 상기 제1 트랜지스터에 직렬로 연결된 제2 트랜지스터를 포함하고, 상기 워드라인 전압에 따라 전압을 분배하여 리드 상태 전압을 출력하는 리드 상태 전압 생성부; 상기 풀업 트랜지스터와 동일한 설계상의 파라미터를 갖는 제3 트랜지스터 및 상기 제3 트랜지스터에 직렬로 연결된 제4 트랜지스터를 포함하고, 상기 워드라인 전압에 따라 전압을 분배하여 라이트 상태 전압을 출력하는 라이트 상태 전압 생성부; 및 상기 리드 상태 전압 및 상기 라이트 상태 전압의 차이를 증폭하여 상기 워드라인 전압으로 출력하는 차동 증폭기를 포함하는 것을 특징으로 하는 워드라인 전압 조절기가 제공된다.
바람직하게는, 상기 워드라인 전압은 상기 제2 트랜지스터의 게이트 및 상기 제4 트랜지스터의 게이트에 각각 인가되고, 상기 리드 상태 전압 및 상기 라이트 상태 전압은 상기 제2 트랜지스터의 턴온(turn-on) 상태 및 상기 제4 트랜지스터의 턴온 상태에 따라 변화한다.
바람직하게는, 상기 제1 트랜지스터는 상기 풀다운 트랜지스터와 동일한 설계상의 파라미터를 갖는 NMOS 트랜지스터를 포함하고, 상기 NMOS 트랜지스터의 게이트에는 전원 전압이 인가된다.
바람직하게는, 상기 제3 트랜지스터는 상기 풀업 트랜지스터와 동일한 설계상의 파라미터를 갖는 PMOS 트랜지스터를 포함하고, 상기 PMOS 트랜지스터의 게이트에는 그라운드 전압이 인가된다.
바람직하게는, 상기 리드 상태 전압 및 상기 라이트 상태 전압은 각각 상기 제1 트랜지스터의 드레인 전압 및 상기 제3 트랜지스터의 드레인 전압이다.
바람직하게는, 상기 NMOS 트랜지스터의 소스에는 그라운드 전압이 인가되고, 상기 NMOS 트랜지스터의 드레인은 상기 제2 트랜지스터의 드레인 및 상기 차동 증폭기의 반전 입력 단자에 연결된다.
바람직하게는, 상기 제2 트랜지스터의 소스에는 상기 전원 전압이 인가되고, 상기 제2 트랜지스터의 게이트는 상기 차동 증폭기의 출력 단자에 연결된다.
바람직하게는, 상기 PMOS 트랜지스터의 소스에는 전원 전압이 인가되고, 상기 PMOS 트랜지스터의 드레인은 상기 제4 트랜지스터의 드레인 및 상기 차동 증폭기의 비반전 입력 단자에 연결된다.
바람직하게는, 상기 제4 트랜지스터의 소스에는 상기 그라운드 전압이 인가되고, 상기 제4 트랜지스터의 게이트는 상기 차동 증폭기의 출력 단자에 연결된다.
바람직하게는, 상기 차동 증폭기는 연산 증폭기를 포함한다.
바람직하게는, 상기 제1 트랜지스터의 게이트 및 상기 제3 트랜지스터의 게이트에는 각각 상기 제1 트랜지스터 및 상기 제3 트랜지스터를 완전히 턴온(fully turn-on)시키는 전압이 인가된다.
바람직하게는, 상기 제2 트랜지스터 및 상기 제4 트랜지스터의 설계상의 파라미터는 상기 SRAM 셀에 포함된 패스게이트 트랜지스터의 설계상의 파라미터와 각각 동일하다.
본 발명의 다른 관점에 의하면, 풀다운 트랜지스터 및 풀업 트랜지스터를 포함하는 SRAM 셀에 인가되는 워드라인 전압을 생성하는 워드라인 전압 조절기에 있어서, 제1 내지 제n 리드 상태 전압 및 제1 내지 제n 라이트 상태 전압을 각각 출력하는 제1 내지 제n 상태 전압 생성부; 및 상기 제1 내지 제n 리드 상태 전압이 인가되는 반전 입력 단자의 전압 및 상기 제1 내지 제n 라이트 상태 전압이 인가되는 비반전 입력 단자의 전압의 차이를 증폭하여 상기 워드라인 전압으로 출력하는 차동 증폭기를 포함하고, 제m 상태 전압 생성부는 상기 풀다운 트랜지스터와 동일한 설계상의 파라미터를 갖는 제1 트랜지스터 및 상기 제1 트랜지스터에 직렬로 연결된 제2 트랜지스터를 포함하고, 상기 워드라인 전압에 따라 전압을 분배하여 제m 리드 상태 전압을 출력하는 리드 상태 전압 생성부; 및 상기 풀업 트랜지스터와 동일한 설계상의 파라미터를 갖는 제3 트랜지스터 및 상기 제3 트랜지스터에 직렬로 연결된 제4 트랜지스터를 포함하고, 상기 워드라인 전압에 따라 전압을 분배하여 제m 라이트 상태 전압을 출력하는 라이트 상태 전압 생성부를 포함하는 것을 특징으로 하는 워드라인 전압 조절기(단, n은 임의의 자연수, m은 1≤m≤n을 만족하는 임의의 자연수)가 제공된다.
바람직하게는, 상기 워드라인 전압은 상기 제2 트랜지스터의 게이트 및 상기 제4 트랜지스터의 게이트에 각각 인가되고, 상기 제1 내지 제n 리드 상태 전압 및 상기 제1 내지 제n 라이트 상태 전압은 상기 제2 트랜지스터의 턴온 상태 및 상기 제4 트랜지스터의 턴온 상태에 따라 변화한다.
바람직하게는, 상기 제1 트랜지스터의 상기 풀다운 트랜지스터와 동일한 설계상의 파라미터를 갖는 NMOS 트랜지스터를 포함하고, 상기 NMOS 트랜지스터의 게이트에는 전원 전압이 인가된다.
바람직하게는, 상기 제3 트랜지스터의 상기 풀업 트랜지스터와 동일한 설계상의 파라미터를 갖는 PMOS 트랜지스터를 포함하고, 상기 PMOS 트랜지스터의 게이트에는 그라운드 전압이 인가된다.
바람직하게는, 상기 제1 내지 제n 리드 상태 전압 각각은 상기 제1 트랜지스터의 드레인 전압이고, 상기 제1 내지 제n 라이트 상태 전압 각각은 상기 제3 트랜지스터의 드레인 전압이다.
바람직하게는, 상기 제2 트랜지스터 및 상기 제4 트랜지스터의 설계상의 파라미터는 상기 SRAM 셀에 포함된 패스게이트 트랜지스터의 설계상의 파라미터와 각각 동일하다.
바람직하게는, 상기 NMOS 트랜지스터의 소스는 그라운드에 연결되고, 상기 NMOS 트랜지스터의 드레인은 상기 제2 트랜지스터의 드레인 및 상기 차동 증폭기의 반전 입력 단자에 연결된다.
바람직하게는, 상기 제2 트랜지스터의 소스에는 상기 전원 전압이 인가되고, 상기 제2 트랜지스터의 게이트는 상기 차동 증폭기의 출력 단자에 연결된다.
바람직하게는, 상기 PMOS 트랜지스터의 소스에는 상기 전원 전압이 인가되고, 상기 PMOS 트랜지스터의 드레인은 상기 제4 트랜지스터의 드레인 및 상기 차동 증폭기의 비반전 입력 단자에 연결된다.
바람직하게는, 상기 제4 트랜지스터의 소스에는 상기 그라운드 전압이 인가되고, 상기 제4 트랜지스터의 게이트는 상기 차동 증폭기의 출력 단자에 연결된다.
바람직하게는, 상기 차동 증폭기는 연산 증폭기를 포함한다.
바람직하게는, 상기 제1 트랜지스터의 게이트 및 상기 제3 트랜지스터의 게이트에는 각각 상기 제1 트랜지스터 및 상기 제3 트랜지스터를 완전히 턴온시키는 전압이 인가된다.
본 발명에 따른 워드라인 전압 조절기에 의하면, SRAM을 구성하는 각각의 트랜지스터의 파라미터에 제조 공정상 랜덤한 오차가 발생하더라도 그에 의한 영향 없이 최적 워드라인 전압을 생성할 수 있고, 이를 용이하게 SRAM 셀의 워드라인에 인가할 수 있다.
따라서, SRAM 셀의 리드 안정성 및 라이트 신뢰성을 동시에 확보할 수 있다. 특히, 주어진 전원 전압 VDD 하에서 일정 수준 이상의 리드 안정성 및 라이트 신뢰성을 모두 확보할 수 있으므로, SRAM이 작동 가능한 최저 전원 전압의 값을 낮출 수 있다.
도 1은 통상적인 6T SRAM 셀을 도시하는 회로도이다.
도 2는 본 발명의 제1 실시예에 따른 워드라인 전압 조절기를 도시하는 회로도이다.
도 3은 본 발명의 제2 실시예에 따른 워드라인 전압 조절기를 도시하는 회로도이다.
도 4는 SRAM 셀의 리드 마진 및 라이트 마진을 워드라인 전압에 대하여 도시한 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 2는 본 발명의 제1 실시예에 따른 워드라인 전압 조절기를 도시하는 회로도이다.
도 2를 참조하면, 제1 실시예에 따른 워드라인 전압 조절기는 리드 상태 전압 생성부(100), 라이트 상태 전압 생성부(200) 및 차동 증폭기(300)를 포함하고, 워드라인 전압 VWL을 SRAM 어레이(20)로 출력한다.
SRAM 어레이(20)는 M개의 SRAM 셀(10-1, 10-2, … 10-M)을 포함한다(단, M은 자연수). 각각의 SRAM 셀(10-1, 10-2, … 10-M)의 구성은 도 1에 도시된 SRAM 셀의 그것과 동일할 수 있다.
리드 상태 전압 생성부(100)는 SRAM 셀(10-1, 10-2, … 10-M)의 풀다운 트랜지스터(PDL)와 동일한 설계상의 파라미터를 갖는 제1 트랜지스터(TR1) 및 SRAM 셀(10-1, 10-2, … 10-M)의 패스게이트 트랜지스터(PGL)와 동일한 설계상의 파라미터를 갖고 제1 트랜지스터(TR1)에 직렬로 연결된 제2 트랜지스터(TR2)를 포함한다.
제1 트랜지스터(TR1)는 NMOS 트랜지스터인 것이 바람직하고, 그 소스에는 그라운드 전압이 인가되고, 그 드레인은 차동 증폭기(300)의 반전 입력 단자 및 제2 트랜지스터(TR2)의 드레인에 연결되며, 그 게이트에는 전원 전압 VDD가 인가된다.
제2 트랜지스터(TR2)는 NMOS 트랜지스터인 것이 바람직하고, 그 소스에는 전원 전압 VDD가 인가되고, 그 드레인은 차동 증폭기(300)의 반전 입력 단자 및 제2 트랜지스터(TR2)의 드레인에 연결되며, 그 게이트에는 워드라인 전압 VWL이 인가된다.
위와 같은 구성에 의하여, 리드 상태 전압 Vread은 제1 트랜지스터(TR1)의 드레인 전압(또는 제2 트랜지스터(TR2)의 드레인 전압)과 동일하다. 리드 상태 전압 Vread은 SRAM 셀(10-1, 10-2, … 10-M)에 있어서 풀다운 트랜지스터(PDL)가 완전히 턴온된 경우의 저장 노드(QL)의 전압에 해당한다.
리드 상태 전압 생성부(100)는 워드라인 전압 VWL에 따라 전압을 분배하여 리드 상태 전압 Vread를 출력하는 전압 분배기(voltage divider)로서 기능한다.
구체적으로, 리드 상태 전압 생성부(100)에서 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)의 직렬 연결에는 전체적으로 전원 전압 VDD이 인가되며, 그 중에서 제1 트랜지스터(TR1)에 인가되는 전압(소스-드레인 간 전압) 및 제2 트랜지스터(TR2)에 인가되는 전압(소스-드레인 간 전압)의 크기는 워드라인 전압 VWL에 따라 변화한다.
워드라인 전압 VWL은 제2 트랜지스터(TR2)의 게이트에 인가되며, 제2 트랜지스터(TR2)의 턴온 상태는 워드라인 전압 VWL의 크기에 따라 달라진다. 즉, 워드라인 전압 VWL이 클수록 제2 트랜지스터(TR2)는 더 많이 턴온된다.
라이트 상태 전압 생성부(200)는 SRAM 셀(10-1, 10-2, … 10-M)의 풀업 트랜지스터(PUL)와 동일한 설계상의 파라미터를 갖는 제3 트랜지스터(TR3) 및 SRAM 셀(10-1, 10-2, … 10-M)의 패스게이트 트랜지스터(PGL)와 동일한 설계상의 파라미터를 갖고 제3 트랜지스터(TR3)에 직렬로 연결된 제4 트랜지스터(TR2)를 포함한다.
제3 트랜지스터(TR3)는 PMOS 트랜지스터인 것이 바람직하고, 그 소스에는 전원 전압 VDD가 인가되고, 그 드레인은 차동 증폭기(300)의 반전 입력 단자 및 제4 트랜지스터(TR4)의 드레인에 연결되며, 그 게이트에는 그라운드 전압이 인가된다.
제4 트랜지스터(TR4)는 NMOS 트랜지스터인 것이 바람직하고, 그 소스에는 그라운드 전압이 인가되고, 그 드레인은 차동 증폭기(300)의 반전 입력 단자 및 제3 트랜지스터(TR3)의 드레인에 연결되며, 그 게이트에는 워드라인 전압 VWL이 인가된다.
위와 같은 구성에 의하여, 라이트 상태 전압 Vwrite은 제3 트랜지스터(TR3)의 드레인 전압(또는 제4 트랜지스터(TR4)의 드레인 전압)과 동일하다. 라이트 상태 전압 Vwrite은 SRAM 셀(10-1, 10-2, … 10-M)에 있어서 풀업 트랜지스터(PUL)가 완전히 턴온된 경우의 저장 노드(QL)의 전압에 해당한다.
라이트 상태 전압 생성부(200)는 워드라인 전압 VWL에 따라 전압을 분배하여 라이트 상태 전압 Vwrite를 출력하는 전압 분배기로서 기능한다.
구체적으로, 라이트 상태 전압 생성부(200)에서 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)의 직렬 연결에는 전체적으로 전원 전압 VDD이 인가되며, 그 중에서 제3 트랜지스터(TR3)에 인가되는 전압(소스-드레인 간 전압)의 및 제4 트랜지스터(TR4)에 인가되는 전압(소스-드레인 간 전압)의 크기는 워드라인 전압 VWL에 따라 변화한다.
워드라인 전압 VWL은 제4 트랜지스터(TR4)의 게이트에 인가되며, 제4 트랜지스터(TR4)의 턴온 상태는 워드라인 전압 VWL의 크기에 따라 달라진다. 즉, 워드라인 전압 VWL이 클수록 제4 트랜지스터(TR4)는 더 많이 턴온된다.
차동 증폭기(300)는 예를 들어 연산 증폭기(OP)로 구성되고, 그 반전 입력 단자 및 비반전 입력 단자에는 각각 리드 상태 전압 Vread 및 라이트 상태 전압 Vwrite이 입력된다. 차동 증폭기(300)는 리드 상태 전압 Vread 및 라이트 상태 전압 Vwrite의 차이를 증폭하여 워드라인 전압 VWL으로 출력한다.
차동 증폭기(300)로부터 출력된 워드라인 전압 VWL은 리드 상태 전압 생성부(100)의 제2 트랜지스터(TR2)의 게이트 및 라이트 상태 전압 생성부(200)의 제4 트랜지스터(TR4)의 게이트에 각각 피드백된다(네거티브 피드백).
이러한 네거티브 피드백에 의하여, 제2 트랜지스터(TR2) 및 제4 트랜지스터(TR4)의 턴온 상태는 리드 상태 전압 Vread 및 라이트 상태 전압 Vwrite의 차이를 감소시키는 방향으로 변한다. 피드백이 충분히 반복되어 워드라인 전압 조절기가 정상 상태(steady state)에 도달하면, 리드 상태 전압 Vread 및 라이트 상태 전압 Vwrite은 같아진다.
리드 상태 전압 Vread 및 라이트 상태 전압 Vwrite이 같아진 상태에서의 워드라인 전압 VWL이 SRAM에 인가될 경우, SRAM의 리드 마진 및 라이트 마진은 일치하게 된다. 즉, 정상 상태에서 워드라인 전압 조절기가 출력하는 워드라인 전압 VWL은 최적 워드라인 전압에 해당한다.
바람직하게는, 리드 상태 전압 생성부(100) 및 라이트 상태 전압 생성부(200)는 SRAM과 동일한 반도체 기판 상의 동일한 층 및 근접한 위치에 형성된다.
이에 의하여, 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)의 파라미터들이 각각 SRAM 내의 풀다운 트랜지스터(PDL), 패스게이트 트랜지스터(PGL), 풀업 트랜지스터(PUL), 패스게이트 트랜지스터(PGL)의 실제의 파라미터들과 실질적으로 일치하도록 리드 상태 전압 생성부(100) 및 라이트 상태 전압 생성부(200)의 회로를 제조할 수 있다.
따라서, 제조 공정상의 랜덤한 변수들에 의한 트랜지스터 파라미터들의 오차의 영향이 차단되어, 그와 같은 오차가 존재하더라도 워드라인 전압 조절기는 최적 워드라인 전압을 생성할 수 있다.
도 3은 본 발명의 제2 실시예에 따른 워드라인 전압 조절기를 도시하는 회로도이다.
제2 실시예에 따른 워드라인 전압 조절기의 구성은 리드 상태 전압 생성부 및 라이트 상태 전압 생성부가 각각 n개라는 점 이외에는 제1 실시예에 따른 워드라인 전압 조절기의 구성과 동일하다(단, n은 자연수). 따라서, 제1 실시예와 동일한 구성요소에는 제1 실시예와 동일한 부호를 부여하고, 그에 대한 상세한 설명은 생략한다.
도 3을 참조하면, 제2 실시예에 따른 워드라인 전압 조절기는 제1 내지 제n 상태 전압 생성부(400-1~400-n) 및 차동 증폭기(300)를 포함하고, 워드라인 전압 VWL을 SRAM 어레이(20)로 출력한다.
제1 내지 제n 상태 전압 생성부(400-1~400-n)는 각각 제1 내지 제n 리드 상태 전압 생성부(100-1~100-n) 및 제1 내지 제n 라이트 상태 전압 생성부(200-1~200-n)를 포함한다. n=16인 것이 가장 바람직하지만, 본 발명이 그에 한정되지는 않는다.
제1 내지 제n 리드 상태 전압 생성부(100-1~100-n) 각각은 제1 실시예의 리드 상태 전압 생성부(100)와 그 구성 및 기능이 동일하고, 제1 내지 제n 라이트 상태 전압 생성부(200-1~200-n) 각각은 제1 실시예의 라이트 상태 전압 생성부(200)와 그 구성 및 기능이 동일하다.
즉, 제1 내지 제n 리드 상태 전압 생성부(100-1~100-n) 각각은 제1 트랜지스터(TR1) 및 그에 직렬로 연결된 제2 트랜지스터(TR2)를 포함하고, 제1 내지 제n 라이트 상태 전압 생성부(200-1~200-n) 각각은 제3 트랜지스터(TR3) 및 그에 직렬로 연결된 제4 트랜지스터(TR4)를 포함한다.
제1 내지 제n 리드 상태 전압 생성부(100-1~100-n)는 제1 내지 제n 리드 상태 전압을 각각 출력하고, 제1 내지 제n 라이트 상태 전압 생성부(200-1~ 200-n)는 제1 내지 제n 라이트 상태 전압을 각각 출력한다.
제1 내지 제n 리드 상태 전압이 출력되는 각각의 단자들은 서로 연결되어 차동 증폭기(300)의 반전 입력 단자에 입력되고, 제1 내지 제n 라이트 상태 전압이 출력되는 각각의 단자들은 서로 연결되어 차동 증폭기(300)의 비반전 입력 단자에 입력된다.
차동 증폭기(300)는 제1 내지 제n 리드 상태 전압이 인가되는 반전 입력 단자의 전압 및 제1 내지 제n 라이트 상태 전압이 인가되는 비반전 입력 단자의 전압의 차이를 증폭하여 워드라인 전압 VWL으로 출력한다.
제2 실시예에서도 제1 실시예와 마찬가지로, 정상 상태에서 워드라인 전압 조절기가 출력하는 워드라인 전압 VWL은 최적 워드라인 전압에 해당한다. 그에 더하여, 제2 실시예에서는 복수의 리드 상태 전압 생성부 및 복수의 라이트 상태 전압 생성부에 의하여 리드 상태 전압 및 라이트 상태 전압이 각각 생성되므로, 최적 워드라인 전압을 더 안정적으로 또한 더 효과적으로 생성할 수 있다.
도 4는 SRAM 셀의 리드 마진 및 라이트 마진을 워드라인 전압에 대하여 도시한 그래프이다.
도 4에서 BLRM(Bit-Line Read Margin) 및 BLWM(Bit-Line Write Margin)은 SRAM 셀의 리드 마진 및 라이트 마진을 각각 측정하는 지표이다.
도 4를 참조하면, 종래와 같이 워드라인 전압 VWL으로서 전원 전압 VDD를 인가하면 SRAM 셀의 라이트 마진 및 리드 마진 중 어느 하나(도 4에 도시된 예에서는 리드 마진)가 불균형적으로 악화된다.
그에 비하여, 워드라인 전압 VWL으로서 본 발명에 따른 워드라인 전압 조절기가 생성한 최적 워드라인 전압 VWL, OPT을 인가하면 SRAM 셀의 리드 마진 및 라이트 마진이 일치한다. 따라서, SRAM 셀의 리드 안정성 및 라이트 신뢰성을 동시에 확보할 수 있다.
10-1~10-M : SRAM 셀 20 : SRAM 어레이
100 : 리드 상태 전압 생성부 200 : 라이트 상태 전압 생성부
300 : 차동 증폭기 OP : 연산 증폭기
TR1 : 제1 트랜지스터 TR2 : 제2 트랜지스터
TR3 : 제3 트랜지스터 TR4 : 제4 트랜지스터
100-1~100-n : 제1 내지 제n 리드 상태 전압 생성부
200-1~200-n : 제1 내지 제n 라이트 상태 전압 생성부
400-1~400-n : 제1 내지 제n 상태 전압 생성부

Claims (24)

  1. 풀다운(pull-down) 트랜지스터 및 풀업(pull-up) 트랜지스터를 포함하는 SRAM 셀에 인가되는 워드라인 전압을 생성하는 워드라인 전압 조절기에 있어서,
    상기 풀다운 트랜지스터와 동일한 설계상의 파라미터를 갖는 제1 트랜지스터 및 상기 제1 트랜지스터에 직렬로 연결된 제2 트랜지스터를 포함하고, 상기 워드라인 전압에 따라 전압을 분배하여 리드 상태 전압을 출력하는 리드 상태 전압 생성부;
    상기 풀업 트랜지스터와 동일한 설계상의 파라미터를 갖는 제3 트랜지스터 및 상기 제3 트랜지스터에 직렬로 연결된 제4 트랜지스터를 포함하고, 상기 워드라인 전압에 따라 전압을 분배하여 라이트 상태 전압을 출력하는 라이트 상태 전압 생성부; 및
    상기 리드 상태 전압 및 상기 라이트 상태 전압의 차이를 증폭하여 상기 워드라인 전압으로 출력하는 차동 증폭기
    를 포함하는 것을 특징으로 하는 워드라인 전압 조절기.
  2. 제1항에 있어서,
    상기 워드라인 전압은 상기 제2 트랜지스터의 게이트 및 상기 제4 트랜지스터의 게이트에 각각 인가되고, 상기 리드 상태 전압 및 상기 라이트 상태 전압은 상기 제2 트랜지스터의 턴온(turn-on) 상태 및 상기 제4 트랜지스터의 턴온 상태에 따라 변화하는 것을 특징으로 하는 워드라인 전압 조절기.
  3. 제2항에 있어서,
    상기 제1 트랜지스터는 상기 풀다운 트랜지스터와 동일한 설계상의 파라미터를 갖는 NMOS 트랜지스터를 포함하고, 상기 NMOS 트랜지스터의 게이트에는 전원 전압이 인가되는 것을 특징으로 하는 워드라인 전압 조절기.
  4. 제2항에 있어서,
    상기 제3 트랜지스터는 상기 풀업 트랜지스터와 동일한 설계상의 파라미터를 갖는 PMOS 트랜지스터를 포함하고, 상기 PMOS 트랜지스터의 게이트에는 그라운드 전압이 인가되는 것을 특징으로 하는 워드라인 전압 조절기.
  5. 제2항에 있어서,
    상기 리드 상태 전압 및 상기 라이트 상태 전압은 각각 상기 제1 트랜지스터의 드레인 전압 및 상기 제3 트랜지스터의 드레인 전압인 것을 특징으로 하는 워드라인 전압 조절기.
  6. 제3항에 있어서,
    상기 NMOS 트랜지스터의 소스에는 그라운드 전압이 인가되고, 상기 NMOS 트랜지스터의 드레인은 상기 제2 트랜지스터의 드레인 및 상기 차동 증폭기의 반전 입력 단자에 연결되는 것을 특징으로 하는 워드라인 전압 조절기.
  7. 제6항에 있어서,
    상기 제2 트랜지스터의 소스에는 상기 전원 전압이 인가되고, 상기 제2 트랜지스터의 게이트는 상기 차동 증폭기의 출력 단자에 연결되는 것을 특징으로 하는 워드라인 전압 조절기.
  8. 제4항에 있어서,
    상기 PMOS 트랜지스터의 소스에는 전원 전압이 인가되고, 상기 PMOS 트랜지스터의 드레인은 상기 제4 트랜지스터의 드레인 및 상기 차동 증폭기의 비반전 입력 단자에 연결되는 것을 특징으로 하는 워드라인 전압 조절기.
  9. 제8항에 있어서,
    상기 제4 트랜지스터의 소스에는 상기 그라운드 전압이 인가되고, 상기 제4 트랜지스터의 게이트는 상기 차동 증폭기의 출력 단자에 연결되는 것을 특징으로 하는 워드라인 전압 조절기.
  10. 제1항에 있어서,
    상기 차동 증폭기는 연산 증폭기를 포함하는 것을 특징으로 하는 워드라인 전압 조절기.
  11. 제1항에 있어서,
    상기 제1 트랜지스터의 게이트 및 상기 제3 트랜지스터의 게이트에는 각각 상기 제1 트랜지스터 및 상기 제3 트랜지스터를 완전히 턴온(fully turn-on)시키는 전압이 인가되는 것을 특징으로 하는 워드라인 전압 조절기.
  12. 제1항에 있어서,
    상기 제2 트랜지스터 및 상기 제4 트랜지스터의 설계상의 파라미터는 상기 SRAM 셀에 포함된 패스게이트 트랜지스터의 설계상의 파라미터와 각각 동일한 것을 특징으로 하는 워드라인 전압 조절기.
  13. 풀다운 트랜지스터 및 풀업 트랜지스터를 포함하는 SRAM 셀에 인가되는 워드라인 전압을 생성하는 워드라인 전압 조절기에 있어서,
    제1 내지 제n 리드 상태 전압 및 제1 내지 제n 라이트 상태 전압을 각각 출력하는 제1 내지 제n 상태 전압 생성부; 및
    상기 제1 내지 제n 리드 상태 전압이 인가되는 반전 입력 단자의 전압 및 상기 제1 내지 제n 라이트 상태 전압이 인가되는 비반전 입력 단자의 전압의 차이를 증폭하여 상기 워드라인 전압으로 출력하는 차동 증폭기
    를 포함하고,
    제m 상태 전압 생성부는
    상기 풀다운 트랜지스터와 동일한 설계상의 파라미터를 갖는 제1 트랜지스터 및 상기 제1 트랜지스터에 직렬로 연결된 제2 트랜지스터를 포함하고, 상기 워드라인 전압에 따라 전압을 분배하여 제m 리드 상태 전압을 출력하는 리드 상태 전압 생성부; 및
    상기 풀업 트랜지스터와 동일한 설계상의 파라미터를 갖는 제3 트랜지스터 및 상기 제3 트랜지스터에 직렬로 연결된 제4 트랜지스터를 포함하고, 상기 워드라인 전압에 따라 전압을 분배하여 제m 라이트 상태 전압을 출력하는 라이트 상태 전압 생성부
    를 포함하는 것을 특징으로 하는 워드라인 전압 조절기(단, n은 임의의 자연수, m은 1≤m≤n을 만족하는 임의의 자연수).
  14. 제13항에 있어서,
    상기 워드라인 전압은 상기 제2 트랜지스터의 게이트 및 상기 제4 트랜지스터의 게이트에 각각 인가되고, 상기 제1 내지 제n 리드 상태 전압 및 상기 제1 내지 제n 라이트 상태 전압은 상기 제2 트랜지스터의 턴온 상태 및 상기 제4 트랜지스터의 턴온 상태에 따라 변화하는 것을 특징으로 하는 워드라인 전압 조절기.
  15. 제14항에 있어서,
    상기 제1 트랜지스터의 상기 풀다운 트랜지스터와 동일한 설계상의 파라미터를 갖는 NMOS 트랜지스터를 포함하고, 상기 NMOS 트랜지스터의 게이트에는 전원 전압이 인가되는 것을 특징으로 하는 워드라인 전압 조절기.
  16. 제14항에 있어서,
    상기 제3 트랜지스터의 상기 풀업 트랜지스터와 동일한 설계상의 파라미터를 갖는 PMOS 트랜지스터를 포함하고, 상기 PMOS 트랜지스터의 게이트에는 그라운드 전압이 인가되는 것을 특징으로 하는 워드라인 전압 조절기.
  17. 제14항에 있어서,
    상기 제1 내지 제n 리드 상태 전압 각각은 상기 제1 트랜지스터의 드레인 전압이고, 상기 제1 내지 제n 라이트 상태 전압 각각은 상기 제3 트랜지스터의 드레인 전압인 것을 특징으로 하는 워드라인 전압 조절기.
  18. 제13항에 있어서,
    상기 제2 트랜지스터 및 상기 제4 트랜지스터의 설계상의 파라미터는 상기 SRAM 셀에 포함된 패스게이트 트랜지스터의 설계상의 파라미터와 각각 동일한 것을 특징으로 하는 워드라인 전압 조절기.
  19. 제15항에 있어서,
    상기 NMOS 트랜지스터의 소스는 그라운드에 연결되고, 상기 NMOS 트랜지스터의 드레인은 상기 제2 트랜지스터의 드레인 및 상기 차동 증폭기의 반전 입력 단자에 연결되는 것을 특징으로 하는 워드라인 전압 조절기.
  20. 제19항에 있어서,
    상기 제2 트랜지스터의 소스에는 상기 전원 전압이 인가되고, 상기 제2 트랜지스터의 게이트는 상기 차동 증폭기의 출력 단자에 연결되는 것을 특징으로 하는 워드라인 전압 조절기.
  21. 제16항에 있어서,
    상기 PMOS 트랜지스터의 소스에는 전원 전압이 인가되고, 상기 PMOS 트랜지스터의 드레인은 상기 제4 트랜지스터의 드레인 및 상기 차동 증폭기의 비반전 입력 단자에 연결되는 것을 특징으로 하는 워드라인 전압 조절기.
  22. 제21항에 있어서,
    상기 제4 트랜지스터의 소스에는 상기 그라운드 전압이 인가되고, 상기 제4 트랜지스터의 게이트는 상기 차동 증폭기의 출력 단자에 연결되는 것을 특징으로 하는 워드라인 전압 조절기.
  23. 제13항에 있어서,
    상기 차동 증폭기는 연산 증폭기를 포함하는 것을 특징으로 하는 워드라인 전압 조절기.
  24. 제13항에 있어서,
    상기 제1 트랜지스터의 게이트 및 상기 제3 트랜지스터의 게이트에는 각각 상기 제1 트랜지스터 및 상기 제3 트랜지스터를 완전히 턴온시키는 전압이 인가되는 것을 특징으로 하는 워드라인 전압 조절기.
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