JP2010182739A - 半導体装置 - Google Patents

Abstract

【課題】オーバーシュート、アンダーシュート耐性を備え、低電圧動作時においても半導体装置の内部電源電圧の測定を正確に行うこと。
【解決手段】本発明の一態様に係る半導体装置１００は、内部電位を発生する内部電源回路Ｈ０１と、内部電位を出力するとともに、外部との信号の入出力をするための外部端子パッドＰＡＤと、テストモード信号を発生するテストモード信号発生部と、内部電源回路Ｈ０１の出力と外部端子パッドＰＡＤとの間に設けられ、テストモード信号で制御されるＣＭＯＳトランスファ回路ＴＲＡＮ１、ＴＲＡＮ２と、ＣＭＯＳトランスファ回路ＴＲＡＮ１、ＴＲＡＮ２間に接続され、電位変動を抑制するクランプ素子ＰＭＯＳトランジスタＰ１、クランプ素子ＮＭＯＳトランジスタＮ１と、クランプ素子とＣＭＯＳトランスファ回路ＴＲＡＮ１との間に設けられた遅延素子Ｒとを備える。
【選択図】図１

Description

本発明は半導体装置に関し、特に、内部電源電圧の測定回路を備える半導体装置に関する。

近年、半導体装置の電源電圧回路が複雑化し、１つのチップで、降圧電圧、昇圧電圧、負電圧、電源電圧の１／２のハーフＶＣＣなど複数の内部電源電圧が用いられている。また、微細化に伴いデバイスの耐圧が低くなっていることから、低電圧化が進んでいる。デバイス内部で異なる電圧が発生されると、デバイスを破壊したり、特性を悪化させたりするため、内部電源電圧の精度の向上が求められている。

精度の高い電位を得るためには、内部電位を測定する必要がある。ウエハ上での測定においては測定コストを削減するために、パラレル測定化が進んでいる。しかし、試験装置のテストピンが不足しているため、外部ピンと共用でき、低電圧で高精度な測定が可能な、内部電源電圧の測定回路の必要性が高まってきている。

モールド樹脂封入されたチップの内部電位をチップの外に取り出して測定するには、外部端子と内部電位を出力する端子を共用する必要がある。このように端子を共用した場合、外部ピンに電源電圧以上のオーバーシュートやＧＮＤ以下のアンダーシュートが入っても内部電位に影響を及ぼさない対処が重要な課題になってきている。

図６に、特許文献１に記載のスイッチ回路の回路構成を示す。図６に示すように、特許文献１に記載のスイッチ回路は、ｎチャネルＭＯＳトランジスタＴ１とｐチャネルＭＯＳトランジスタＴ２とが直列に接続された構成となっている。外部端子１１４は、ｎチャネルＭＯＳトランジスタＴ１のドレインと接続されている。ｎチャネルＭＯＳトランジスタＴ１とｐチャネルＭＯＳトランジスタＴ２のソース同士が接続され、ｐチャネルＭＯＳトランジスタＴ２のドレインと内部電源回路とが接続されている。

ｎチャネルＭＯＳトランジスタＴ１のゲートには、テストモード指定信号、例えば図６中のＳ１が入力される。ｐチャネルＭＯＳトランジスタＴ２のゲートには、テストモード指定信号Ｓ１をインバータ１１６で反転したものが入力される。従って、図６に示すスイッチ回路は、テストモード指定信号Ｓ１がＨＩＧＨの場合にオン状態となり、ＬＯＷの場合にオフ状態となる。

ここで、図７を用いて、スイッチに外部端子１１４から入力される電圧に対するカットオフ特性について説明する。図７は、図６のスイッチ回路のｎチャネルＭＯＳトランジスタＴ１及びｐチャネルＭＯＳトランジスタＴ２に相当する部分の断面を示す図である。図７に示す例では、ｐ型Ｓｉ基板を用いた場合について図示している。

図７に示すように、ｎチャネルＭＯＳトランジスタはｐウェル内に、ｐチャネルＭＯＳトランジスタはｎウェル内に形成されている。通常、ｐウェルは、ＧＮＤ電位ＶＳＳ或いは基板バイアスＶＢＢにバイアスされている。また、ｎウェルは、外部電源電圧ｅｘｔ．ＶＣＣにバイアスされている。

従って、テストモード指定信号Ｓ１がＨＩＧＨ（＝ｅｘｔ．ＶＣＣ）になると、ｎチャネルＭＯＳトランジスタのゲート直下にはｎ型反転層が形成され導通する。また、ｐチャネルＭＯＳトランジスタのゲートにはＬＯＷ（＝０Ｖ）が印加され、直下にはｐ型反転層が形成されて導通状態となる。

ここで、外部端子１１４の電位がＶＣＣを超えて正にオーバーシュートすると、ｎチャネルＭＯＳトランジスタのゲート電位はＶＣＣであるので、ｎチャネルＭＯＳトランジスタのドレイン近傍でｎ型反転層が消失し、導通状態がカットオフされる。一方で、外部端子１１４の電位が０Ｖを下回って負にアンダーシュートすると、ｐチャネルＭＯＳトランジスタのゲート電位は０Ｖであるので、ｐチャネルＭＯＳトランジスタのソース近傍でｐ型反転層が消失し、導通状態がカットオフされる。

以上のように図６のスイッチ回路では、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとが直列に接続されているので、外部端子１１４の電位が正にオーバーシュートした場合も、負にアンダーシュートした場合も、導通状態がカットオフされる。結果、内部電源回路に接続されている内部回路に直接オーバーシュート或いはアンダーシュートした電圧が印加されることがなく、内部の記憶情報等が破壊されるのを防ぐことが可能である。

特許第３５８３４８２号公報

図６に示す半導体装置では、トランスファ回路を構成しているトランジスタの閾値（以下ＶＴと称する）が影響するため、内部電位をチップ外部へ正確に出力することができないという問題が生じてくる。

図６に示す回路において、ｎチャネルＭＯＳ（以下ＮＭＯＳと称する）の閾値をＶＴＮとする。内部電源電圧が（ＶＣＣ−ＶＴＮ）より高い場合は、ＮＭＯＳのトランスファ回路がオフしてしまい、外部端子１１４に正確な内部電源電圧を出力することが出来ない。また、ｐチャネルＭＯＳ（以下ＰＭＯＳと称する）の閾値をＶＴＰとする。内部電源電圧がＶＴＰより低い場合は、ＰＭＯＳのトランスファ回路がオフしてしまい外部端子１１４に正確な電圧を出力することができない。

よって、図６に示す半導体装置で測定可能な内部電源電圧は、トランスファ回路を構成するトランジスタのＶＴＰ〜（ＶＣＣ−ＶＴＮ）の電圧となる。例えば、電源電圧１．３Ｖで、トランスファ回路を構成するトランジスタＰＭＯＳ、ＮＭＯＳのＶＴがともに０．５Ｖとすると、測定可能な内部電源電圧は０．５Ｖ〜０．８Ｖとなる。また、ＶＴの温度依存性やＳＵＢ依存性などを考慮するとさらに測定可能な電圧の範囲は狭くなる。

図５に、低電圧動作例として電源電圧１．３Ｖで温度を可変したシミュレーション波形図を示す。シミュレーション結果によると、外部端子１１４へ出力可能な電圧は、電源電圧１．３Ｖに対し、温度が１２５℃では０．５Ｖ〜０．８Ｖまでとなり、温度が２５℃では０．６Ｖ〜０．７Ｖへさらに狭まり、温度が−４５℃では出力できていない。

上述したシミュレーション結果に示すように、従来の回路構成では低電圧動作時、トランスファ回路のＶＴの影響を受けるため、内部電源電圧の測定範囲を狭めることになり、期待する記憶装置の内部電源電圧の測定が出来なくなる。

本発明の一態様に係る半導体装置は、内部電位を発生する内部電源回路と、前記内部電位を出力するとともに、外部との信号の入出力をするための共用外部端子と、テストモード信号を発生するテストモード信号発生部と、前記内部電源回路の出力と前記共用外部端子との間に設けられ、前記テストモード信号で制御される第１及び第２ＣＭＯＳトランスファ回路と、前記第１及び第２ＣＭＯＳトランスファ回路間に接続され、電位変動を抑制するクランプ素子と、前記クランプ素子と前記第１ＣＭＯＳトランスファ回路との間に設けられた遅延素子とを備えるものである。

内部電源回路の出力と共用外部端子との間、第１及び第２ＣＭＯＳトランスファ回路を設けることにより、低電圧動作時においても内部電源の電位測定を正確に測定することができる。また、第１及び第２ＣＭＯＳトランスファ回路間にクランプ回路を設け、クランプ素子と第１ＣＭＯＳトランスファ回路との間に遅延素子設けることにより、共用外部端子からのオーバーシュート、アンダーシュートの影響を受けない内部電源の測定回路を実現することができる。

本発明によれば、オーバーシュート、アンダーシュート耐性を備え、低電圧動作時においても半導体装置の内部電源電圧の測定を正確に行うことができる半導体装置を提供することができる。

実施の形態１に係る半導体装置の構成を示す回路図である。 実施の形態１に係る半導体装置の動作を説明するためのタイミングチャートである。 実施の形態１に係る半導体装置の動作を説明するためのタイミングチャートである。 実施の形態２に係る半導体装置の構成を示す回路図である。 実施の形態２に係る半導体装置の動作を説明するためのタイミングチャートである。 実施の形態２に係る半導体装置の動作を説明するためのタイミングチャートである。 特許文献１に記載の半導体装置の問題点を説明するためのシミュレーション波形図である。 特許文献１に記載の半導体装置の構成を示す回路図である。 図６に示す半導体装置のレイアウト断面図である。

以下、本発明の実施の形態に係る半導体装置について、図を用いて説明する。なお、各図において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

実施の形態１．
本発明の実施の形態１に係る半導体装置の構成について、図１を参照して説明する。図１は、本実施の形態に係る半導体装置１００の構成を示す回路図である。図１に示すように、半導体装置１００は、内部電源回路Ｈ０１、入力保護部Ｈ０２、測定回路部Ｈ０３Ａ、出力回路部Ｈ０４、外部端子パッドＰＡＤを備えている。

半導体装置１００は、入出力ピンと、内部電源回路Ｈ０１の電位をモニタする外部端子パッドＰＡＤとを共用化した例である。すなわち、外部端子パッドＰＡＤは、内部電源回路Ｈ０１の内部電位を出力するとともに、外部との信号の入出力を行う共用外部端子である。出力回路部Ｈ０４の出力は、外部端子パッドＰＡＤに接続されている。出力回路部Ｈ０４と外部端子パッドＰＡＤとの間の接続点には、入力保護部Ｈ０２が接続されている。この接続点には、測定回路部Ｈ０３Ａを介して、内部電源回路Ｈ０１が接続されている。

測定回路部Ｈ０３Ａは、インバータ回路ＩＮＶ１、ＣＭＯＳトランスファ回路ＴＲＡＮ１、クランプ素子ＰＭＯＳトランジスタＰ１、クランプ素子ＮＭＯＳトランジスタＮ１、遅延素子Ｒを備えている。インバータ回路ＩＮＶ１には、図示しないテストモード信号発生部からのテストモード信号ＴＥが入力される。ＣＭＯＳトランスファ回路ＴＲＡＮ１は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを並列に接続した構成を有している。ＣＭＯＳトランスファ回路ＴＲＡＮ１の一方は内部電源回路Ｈ０１の出力である内部接点Ａ１に接続され、他方は内部接点Ａ２に接続されている。

遅延素子Ｒの一方は内部接点Ａ２に接続され、他方は内部接点Ａ３に接続されている。遅延素子Ｒとしては、例えば抵抗素子を用いることができる。ＣＭＯＳトランスファ回路ＴＲＡＮ２の一方は内部接点Ａ３に接続され、他方は外部端子パッドＰＡＤに接続されている。従って、内部電源回路Ｈ０１の出力と外部端子パッドＰＡＤとの間に、ＣＭＯＳトランスファ回路ＴＲＡＮ１、ＴＲＡＮ２とが設けられる。また、ＣＭＯＳトランスファ回路ＴＲＡＮ１、ＴＲＡＮ２間には、遅延素子Ｒが設けられる。

ＣＭＯＳトランスファ回路ＴＲＡＮ１とＣＭＯＳトランスファ回路ＴＲＡＮ２との間には、電位変動を抑制するクランプ素子が設けられている。本実施の形態においては、クランプ素子ＰＭＯＳトランジスタＰ１とクランプ素子ＮＭＯＳトランジスタＮ１が設けられている。クランプ素子ＮＭＯＳトランジスタＮ１のドレインは内部接点Ａ３に接続され、ゲート及びソースはＧＮＤ電位に接続されている。クランプ素子ＰＭＯＳトランジスタＰ１のドレインは内部接点Ａ３に接続され、ゲート及びソースは、電源に接続されている。

ＣＭＯＳトランスファ回路ＴＲＡＮ１、ＴＲＡＮ２のＮＭＯＳトランジスタのゲートには、テストモード信号ＴＥが入力される。また、ＣＭＯＳトランスファ回路ＴＲＡＮ１、ＴＲＡＮ２のＰＭＯＳトランジスタのゲートは、インバータ回路ＩＮＶ１の出力に接続されている。ＣＭＯＳトランスファ回路ＴＲＡＮ１、ＴＲＡＮ２は、テストモード信号ＴＥにより制御される。

クランプ素子ＰＭＯＳトランジスタＰ１とクランプ素子ＮＭＯＳトランジスタＮ１は、ＣＭＯＳトランスファ回路ＴＲＡＮ１、ＴＲＡＮ２のＶＴよりも低いＶＴのトランジスタで構成されている。なお、ここでは、クランプ素子として、トランジスタを用いた例を示したが、ダイオードを用いることも可能である。

また、半導体装置１００は、入力保護部Ｈ０２と出力回路部Ｈ０４を備えている。外部端子パッドＰＡＤを共用していることから、外部端子パッドＰＡＤは、出力回路部Ｈ０４からのデータ信号ＤＡＴＡを出力する。出力回路部Ｈ０４は、インバータ回路ＩＮＶ２、ＮＡＮＤ回路ＮＡＮＤ１、ＮＯＲ回路ＮＯＲ１、ＰＭＯＳ出力トランジスタＰ２、ＮＭＯＳ出力トランジスタＮ２を備えている。

インバータ回路ＩＮＶ２には、テストモード信号ＴＥが入力される。ＮＡＮＤ回路ＮＡＮＤ１には、インバータ回路ＩＮＶ２の出力と、データ信号ＤＡＴＡとが入力される。ＰＭＯＳ出力トランジスタＰ２のゲートには、ＮＡＮＤ回路ＮＡＮＤ１の出力が接続されている。

ＮＯＲ回路ＮＯＲ１には、テストモード信号ＴＥとデータ信号ＤＡＴＡと入力される。ＮＭＯＳ出力トランジスタＮ２のゲートには、ＮＯＲ回路ＮＯＲ１の出力が接続されている。ＰＭＯＳ出力トランジスタＰ２のドレインとＮＭＯＳ出力トランジスタＮ２のドレインとが接続されている。

ＰＭＯＳ出力トランジスタＰ２のソースは電源に接続されている。ＮＭＯＳ出力トランジスタＮ２のソースはＧＮＤ電位に接続されている。以下、クランプ素子ＰＭＯＳトランジスタＰ１のＶＴをＶＴＰ１、クランプ素子ＮＭＯＳトランジスタＮ１をＶＴＮ１と称する。

図６に記載の半導体装置では、ＰＭＯＳトランジスタのＶＴをＶＴＰ、ＮＭＯＳトランジスタのＶＴをＶＴＮ、測定範囲をＶＳとすると、ＶＳの範囲を測定できる最低動作の電圧ＶＬは次の式（１）で示される。
ＶＬ＝ＶＴＰ＋ＶＴＮ＋ＶＳ・・・（１）

また、出力可能な電位はＶＴＰ〜（ＶＣＣ−ＶＴＮ）の範囲である。例えば、ＶＴＰ＝０．６Ｖ、ＶＴＮ＝０．６Ｖ、ＶＳ＝０．６Ｖとすると、最低動作電圧ＶＬはＶＬ＝０．６＋０．６＋０．６＝１．８Ｖとなり、出力可能電位は０．６Ｖ〜１．２Ｖとなる。

これに対し、本実施の形態に係る半導体装置では、最低動作電圧ＶＬ１は次の式（２）で示される。
ＶＬ１＝ＶＴＰ１＋ＶＴＮ１・・・（２）
例えば、ＶＴＰ１＝０．６Ｖ、ＶＴＮ１＝０．６Ｖとすると最低動作電圧ＶＬ１は、ＶＬ１＝１．２Ｖで、０Ｖ〜ＶＣＣの間の電位を出力可能である。
このように、低電圧動作時の内部電源の電位測定においても同様に正確な電位測定を実現することが可能である。

次に、半導体装置１００の動作について、図２Ａ、２Ｂを参照して説明する。図２Ａ、２Ｂは、半導体装置１００の動作を説明するためのタイミングチャートである。内部電源電圧の測定回路部Ｈ０３Ａにおいて、テストモード信号ＴＥがＨＩＧＨの時には、ＣＭＯＳトランスファ回路ＴＲＡＮ１とＣＭＯＳトランスファ回路ＴＲＡＮ２が共にＯＮとなる。

また、出力回路部Ｈ０３Ａ内のクランプ素子ＰＭＯＳトランジスタＰ１とクランプ素子ＮＭＯＳトランジスタＮ１がＯＦＦする。このため、外部端子パッドＰＡＤには内部接点Ａ３の電位が出力される。内部接点Ａ３の電位を測定することで、内部電源回路Ｈ０１の電圧を測定することになる。

テストモード信号ＴＥがＬＯＷの時は、ＣＭＯＳトランスファ回路ＴＲＡＮ１、ＴＲＡＮ２ともにＯＦＦとなる。このため、出力回路部Ｈ０４からのデータが外部端子パッドＰＡＤへ出力される。尚、出力回路部Ｈ０４については公知の事例であり、ここでの動作説明は省略する。

本実施の形態では、低電圧動作で内部電源電圧を測定するため、ＣＭＯＳトランスファ回路ＴＲＡＮ１、ＴＲＡＮ２を内部電源電圧の測定回路部Ｈ０３Ａへ採用している。外部端子パッドＰＡＤに電源電圧以上のオーバーシュート、アンダーシュートが入った場合の被測定点への影響を防ぐことが必要不可欠である。そこで、図２Ａ、２Ｂのタイミングチャートを参照して動作を説明する。

まず、オーバーシュートの影響を阻止する動作を図２Ａにて説明する。ｔｍ０では、テストモード信号ＴＥがＬＯＷの状態である。ｔｍ１において、オーバーシュートの波形が外部端子パッドＰＡＤに入ってくると、ＣＭＯＳトランスファ回路ＴＲＡＮ２のＰＭＯＳトランジスタがＯＮして、外部端子パッドＰＡＤの電位を内部接点Ａ３に伝える。ｔｍ２になると、クランプ素子ＰＭＯＳトランジスタＰ１がＯＮして、内部接点Ａ３の電位をＶＣＣ＋ＶＴＰ１以上にならないようにする。

ｔｍ３になると、内部接点Ａ２の電位も内部接点Ａ３と同じ電位になる。ＣＭＯＳトランスファ回路ＴＲＡＮ１はクランプ素子ＰＭＯＳトランジスタＰ１よりもＶＴが高いので、ｔｍ４においてもＣＭＯＳトランスファ回路ＴＲＡＮ１はオフ状態を保つ。よって、内部接点Ａ１、すなわち、内部電源回路Ｈ０１には、電源以上のオーバーシュートの影響が伝わらない。これにより、内部電源回路Ｈ０１の電圧を保つことができる。

なお、図２Ａのｔｍ０からｔｍ１に示すように、外部端子パッドＰＡＤへ急峻なオーバーシュートの波形が入った場合は、ｔｍ１からｔｍ２かけて一旦、内部接点Ａ３はＶＣＣ＋ＶＴＰ１以上の電圧になる場合がある。しかし、内部接点Ａ３と内部接点Ａ２との間に遅延を目的とした遅延素子Ｒが設けられている。このため、内部接点Ａ２の電位上昇には時間がかかる。

これにより、内部接点Ａ２がＶＣＣ＋ＶＴＰ１以上の電位になる前にクランプ素子ＰＭＯＳトランジスタＰ１がＯＮとなり、ｔｍ４にて内部接点Ａ３の電位をＶＣＣ＋ＶＴＰ１に固定することができる。よって、ＣＭＯＳトランスファ回路ＴＲＡＮ１はＯＦＦ状態を保ち、外部端子パッドＰＡＤの急峻なオーバーシュートの影響を内部接点Ａ１に伝えないようにすることができる。これにより、内部電源回路Ｈ０１の電圧を保つことができる。

次に、外部端子パッドＰＡＤにＧＮＤ以下のアンダーシュートが入った場合の影響を阻止する動作を図２Ｂにて説明する。クランプ素子ＮＭＯＳトランジスタＮ１が、クランプ素子ＰＭＯＳトランジスタＰ１と同様な機能を有する。すなわち、クランプ素子ＮＭＯＳトランジスタＮ１がＯＮして、内部接点Ａ３の電位をＶＣＣ―ＶＴＮ１以下にならないようにする。

ＣＭＯＳトランスファ回路ＴＲＡＮ１はクランプ素子ＮＭＯＳトランジスタＮ１よりもＶＴが高いので、ｔｍ４においてもＣＭＯＳトランスファ回路ＴＲＡＮ１はオフ状態を保つ。このため、内部電源電圧の測定回路部Ｈ０３Ａの内部接点Ａ１にはＧＮＤ電位以下のアンダーシュートの影響が伝わらない。よって、内部電源回路Ｈ０１の電圧を保つことができる。

また、図２Ｂのｔｍ１からｔｍ２に示すように外部端子パッドＰＡＤへ急峻なアンダーシュートが入力された場合、遅延素子Ｒが上記と同様な働きをする。このため、クランプ素子ＮＭＯＳトランジスタＮ１により、電位はｔｍ３からｔｍ４にかけてＧＮＤ―ＶＴＮ１へ固定される。ＣＭＯＳトランスファ回路ＴＲＡＮ１はオフ状態を保ち、内部接点Ａ１に外部端子パッドＰＡＤの急峻なアンダーシュートの影響を伝えない。よって、内部電源回路Ｈ０１の電圧を保つことができる。

このように、クランプ回路を設けることにより、外部端子のオーバーシュート、アンダーシュートの影響を受けない内部電源の測定回路を実現することができる。

以上説明したように、本実施の形態では、測定対象である内部電位接点と外部端子の間にテストモード信号にて制御される２個のＣＭＯＳトランスファ回路ＴＲＡＮ１、ＴＲＡＮ２を設けている。ＣＭＯＳトランスファ回路ＴＲＡＮ１の一方は被測定点に接続され、他方は遅延素子Ｒに接続されている。遅延素子Ｒのもう一方は、ＣＭＯＳトランスファ回路ＴＲＡＮ２に接続されている。

また、ＣＭＯＳトランスファ回路ＴＲＡＮ２のもう一方には、外部端子が接続されている。遅延素子ＲとＣＭＯＳトランスファ回路ＴＲＡＮ２との接点には、クランプ素子として、Ｐチャンネル及びＮチャンネルトランジスタが接続されている。クランプ素子は、ＣＭＯＳトランスファ回路を構成するトランジスタよりＶＴが低いトランジスタからなる。

これにより、本発明ではオーバーシュート、アンダーシュート耐性を備え、測定したい電位の最低動作電圧を改善することができる。さらに、測定可能な内部電位の範囲も拡大することが可能となる。

実施の形態２．
本発明の実施の形態２に係る半導体装置の構成について、図３を参照して説明する。図３は、本実施の形態に係る半導体装置２００の構成を示す回路図である。図２に示すように、半導体装置２００は、内部電源回路Ｈ０１、入力保護部Ｈ０２、測定回路部Ｈ０３Ｂ、出力回路部Ｈ０４、外部端子パッドＰＡＤを備えている。本実施の形態において、実施の形態１と異なる点は、内部電源電圧の測定回路部Ｈ０３Ｂの構成である。

測定回路部Ｈ０３Ｂは、低電圧で内部電位が測定できなくなるという問題に対して、ＣＭＯＳトランスファ回路を使用すること解決する。また、測定回路部Ｈ０３Ｂは、実施の形態１よりも少ない素子で、外部端子パッドＰＡＤから受けるオーバーシュート、アンダーシュートによる被測定点への影響を阻止する。

図３に示すように、本実施の形態では、実施の形態１のクランプ素子ＰＭＯＳトランジスタＰ１、クランプ素子ＮＭＯＳトランジスタＮ１に代えて、クランプ素子ＮＭＯＳトランジスタＮＭが設けられている。クランプ素子ＮＭＯＳトランジスタＮＭは、外部端子パッドＰＡＤから受けるアンダーシュート、オーバーシュートによる被測定点が影響を受けることを阻止するものである。

クランプ素子ＮＭＯＳトランジスタＮＭのドレインは測定回路部Ｈ０３Ｂの内部接点Ａ３が接続されている。また、クランプ素子ＮＭＯＳトランジスタＮＭのゲートは測定時にＨＩＧＨとなるテストモード信号ＴＥが接続され、ソースはＧＮＤに接続されている。また、ＮＭＯＳトランジスタＮＭのＶＴ（以下ＶＴＮＭと称する）は、ＣＭＯＳトランスファ回路ＴＲＡＮ１とＴＲＡＮ２を構成しているＮＭＯＳトランジスタのＶＴよりも低い。

図６の半導体装置の最低動作電圧は、ＰＭＯＳトランジスタのＶＴをＶＴＰ、ＮＭＯＳトランジスタのＶＴをＶＴＮ、測定範囲をＶＳとすると、ＶＳを測定できる最低動作の電圧ＶＬは次の式（３）で示される。
ＶＬ＝ＶＴＰ＋ＶＴＮ＋ＶＳ・・・（３）

また、出力可能な電位はＶＴＰ〜（ＶＣＣ−ＶＴＮ）の範囲である。例えば、ＶＴＰ＝０．６Ｖ、ＶＴＮ＝０．６Ｖ、ＶＳ＝０．６Ｖとすると、最低動作電圧ＶＬはＶＬ＝０．６＋０．６＋０．６＝１．８Ｖとなり、出力可能電位は０．６Ｖ〜１．２Ｖとなる。

これに対し、本発明の回路は最低動作電圧ＶＬ１は次の式（４）で示される。
ＶＬ１＝ＶＴＰ１＋ＶＴＮ１・・・（４）
ＶＴＰ＝０．６Ｖ、ＶＴＮ＝０．６Ｖとすると最低動作電圧ＶＬ１はＶＬ１＝１．２Ｖで、０Ｖ〜ＶＣＣの間の電位を出力可能である。

次に、図４Ａ、４Ｂを参照して動作について説明する。図４Ａ、４Ｂは、本実施の形態に係る半導体装置２００の動作を説明するためのタイミングチャートである。半導体装置２００の動作と半導体装置１００の動作との違いは、通常動作時にＣＭＯＳトランスファ回路ＴＲＡＮ１とＣＭＯＳトランスファ回路ＴＲＡＮ２とがともにオフしているとき、出力回路部Ｈ０４からデータが出力される際に生じるオーバーシュート、アンダーシュートの影響を伝えないことである。

オーバーシュートの影響を阻止する動作を、図４Ａを参照して説明する。ｔｍ０では、テストモード信号ＴＥがＬＯＷの状態であるとする。ｔｍ１で外部端子パッドＰＡＤにＶＣＣ以上のオーバーシュート電圧が印加された場合、ＣＭＯＳトランスファ回路ＴＲＡＮ２のＰＭＯＳトランジスタはＶＣＣ＋ＶＴＰ以上でＯＮとなり、内部接点Ａ３には外部端子パッドＰＡＤから電荷が流れ込もうとする。しかし、クランプ素子ＮＭＯＳトランジスタＮＭがＯＮとなるため、ｔｍ２で内部接点Ａ３はクランプ素子ＮＭＯＳトランジスタＮＭを通じてＧＮＤ電位に引き抜かれる。

また、急峻なオーバーシュートが生じた場合でも、遅延素子Ｒがあるので内部接点Ａ２の電位上昇に遅延が生じ、内部接点Ａ２の電位もＧＮＤ電位に引き抜かれるため、内部接点Ａ１の電位変動は生じない。よって、ｔｍ０からｔｍ４に示すように内部接点Ａ１は、オーバーシュートの影響を受けることなく内部電源回路Ｈ０１の電圧を保つことができる。

次に、アンダーシュートの影響を阻止する動作を図４Ｂにて説明する。ｔｍ０でテストモード信号ＴＥがＬＯＷであるとする。ｔｍ１でＧＮＤ電位以下のアンダーシュート電圧が印加された場合、内部接点Ａ３は一旦ＧＮＤ―ＶＴＮＭ電位になろうとする。しかし、クランプ素子ＮＭＯＳトランジスタＮＭはＯＮ状態となり、内部接点Ａ３に電荷が供給されてＧＮＤ電位を保つ。このため、内部接点Ａ１の電位変動は無い。よって、ｔｍ０からｔｍ４に示すように内部接点Ａ１は、アンダーシュートの影響を受けることなく内部電源回路Ｈ０１の電圧を保つことができる。

また、急峻なアンダーシュートが生じた場合でも、遅延素子Ｒがあるので内部接点Ａ２の電位降下には遅延が生じ、内部接点Ａ２の電位の低下は抑えられる。さらに、ＣＭＯＳトランスファ回路ＴＲＡＮ１のＮＭＯＳトランジスタのＶＴはＶＴＮＭより高い設定となっているので内部接点Ａ１の電位変動は無い。よって、ｔｍ０からｔｍ４に示すように内部接点Ａ１は、内部電源回路Ｈ０１の電圧を保つことができる。

このように、本実施の形態では、ＣＭＯＳトランスファ回路を使用することにより、低電圧での動作時に内部の電位測定ができなくなるという問題を解決することができる。また、被測定点と出力端子との間にテストモード信号ＴＥで制御されるＣＭＯＳトランスファ回路ＴＲＡＮ１、ＴＲＡＮ２を接続し、そしてＣＭＯＳトランスファ回路間にクランプ素子ＮＭＯＳトランジスタＮＭを設けた。また、ＣＭＯＳトランスファ回路ＴＲＡＮ１、ＴＲＡＮ２を構成するトランジスタよりＶＴの低いクランプ素子ＮＭＯＳトランジスタＮＭを用いた。

これにより、被測定点が出力端子からのオーバーシュート若しくはアンダーシュートの影響を受けるという問題を解消することができる。さらに、被測定点に近い側のＣＭＯＳトランスファ回路ＴＲＡＮ１とクランプ素子ＮＭＯＳトランジスタＮＭ間に遅延素子Ｒを設けることにより、電位変動のスピードを遅くした。これにより、急峻なオーバーシュート若しくはアンダーシュートが発生したときでも、被測定点が受ける影響を抑制することができる。

以上説明したように、本発明ではオーバーシュート、アンダーシュート耐性を有し、従来例より、測定したい電位の最低動作電圧が改善することができる。さらに、測定可能な内部電位の範囲も拡大することが可能となる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１００ 半導体装置
２００ 半導体装置
ＴＥ テストモード信号
ＤＡＴＡ データ信号
ＰＡＤ 外部端子パッド
Ｐ１ クランプ素子ＰＭＯＳトランジスタ
Ｎ１ クランプ素子ＮＭＯＳトランジスタ
ＮＭ クランプ素子ＮＭＯＳトランジスタ
Ｐ２ ＰＭＯＳ出力トランジスタ
Ｎ２ ＮＭＯＳ出力トランジスタ
ＴＲＡＮ１ ＣＭＯＳトランスファ回路
ＴＲＡＮ２ ＣＭＯＳトランスファ回路
Ａ１ 内部接点
Ａ２ 内部接点
Ａ３ 内部接点
Ｒ 遅延素子
Ｈ０１ 内部電源回路
Ｈ０２ 入力保護部
Ｈ０３Ａ 測定回路部
Ｈ０３Ｂ 測定回路部
Ｈ０４ 出力回路部
ＩＮＶ１ インバータ回路
ＩＮＶ２ インバータ回路
ＮＡＮＤ１ ＮＡＮＤ回路
ＮＯＲ１ ＮＯＲ回路

Claims (5)

1. 内部電位を発生する内部電源回路と、
   前記内部電位を出力するとともに、外部との信号の入出力をするための共用外部端子と、
   テストモード信号を発生するテストモード信号発生部と、
   前記内部電源回路の出力と前記共用外部端子との間に設けられ、前記テストモード信号で制御される第１及び第２ＣＭＯＳトランスファ回路と、
   前記第１及び第２ＣＭＯＳトランスファ回路間に接続され、電位変動を抑制するクランプ素子と、
   前記クランプ素子と前記第１ＣＭＯＳトランスファ回路との間に設けられた遅延素子と、
   を備える半導体装置。
2. 前記クランプ素子は、前記第１及び第２のＣＭＯＳトランスファ回路を構成するトランジスタの閾値よりも低いトランジスタ又はダイオードから構成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記クランプ回路は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを含む請求項１又は２に記載の半導体装置。
4. 前記ＰＭＯＳトランジスタは、ゲート及びソースが電源電位に接続され、ドレインが前記第１及び第２のＣＭＯＳトランスファ回路間に接続されており、
   前記ＮＭＯＳトランジスタは、ゲート及びソースがＧＮＤ電位に接続され、ドレインが前記第１及び第２のＣＭＯＳトランスファ回路間に接続されている請求項３に記載の半導体装置。
5. 前記クランプ回路は、ＮＭＯＳトランジスタから構成され、
   前記ＮＭＯＳトランジスタのゲートには前記テストモード信号が供給され、ドレインが前記第１及び第２のＣＭＯＳトランスファ回路間に接続され、ソースがＧＮＤ電位に接続されていることを特徴とする請求項１又は２に記載の半導体装置。

Images