JP4994228B2

JP4994228B2 - 時間依存性絶縁破壊を測定するためのシステムおよび方法

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Publication number: JP4994228B2
Application number: JP2007516853A
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Inventors: 伸吾鈴木
Original assignee: インテレクチュアルベンチャーファンディングエルエルシー
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Description

関連出願の相互参照

本明細書は、参照することにより本明細書に組み込まれる「ＡｄｅｖｉｃｅＡｇｅＤｅｔｅｒｍｉｎａｔｉｏｎｃｉｒｃｕｉｔ」と題される、ＳｈｉｎｇｏＳｕｚｕｋｉによって２００３年１１月１２日に出願された米国特許出願番号第１０／７１２，８４７号明細書、「ＳｙｓｔｅｍａｎｄＭｅｔｈｏｄｆｏｒＭｅａｓｕｒｉｎｇＴｒａｎｓｉｓｔｏｒＬｅａｋａｇｅＣｕｒｒｅｎｔｗｉｔｈａＲｉｎｇＯｓｃｉｌｌａｔｏｒｗｉｔｈＢａｃｋｂｉａｓＣｏｎｔｒｏｌｓ」と題される、ＳｈｉｎｇｏＳｕｚｕｋｉによって２００３年９月２６日に出願された米国特許出願番号第１０／６７２，７９３号明細書、及び「ＡＳｙｓｔｅｍａｎｄＭｅｔｈｏｄｆｏｒＭｅａｓｕｒｉｎｇＴｒａｎｓｉｓｔｏｒＬｅａｋａｇｅＣｕｒｒｅｎｔｗｉｔｈａＲｉｎｇＯｓｃｉｌｌａｔｏｒ」と題される、ＳｈｉｎｇｏＳｕｚｕｋｉによって２００２年４月１６日に出願された米国特許出願番号第１０／１２４，１５２号明細書の一部継続出願である。

本明細書は、リング発振器を用いて時間依存性絶縁破壊（経時的絶縁膜破壊）を測定するシステム及び方法を説明している。従来の集積回路には多数の信頼性及び劣化の問題がある。ディープサブミクロン（ＤＳＭ）設計において、ホットキャリア注入（ＨＣＩ）、時間依存性絶縁破壊（ＴＤＤＢ）、負バイアス温度不安定性（ＮＢＴＩ）等の問題がますます集積回路の性能に影響を及ぼしている。

集積回路の性能および信頼性を高めるためには、電源電圧、動作周波数、バックバイアス（例えば、閾値電圧）等の多様な動作パラメータを調整することができる。しかしながら、通常、性能と集積回路の寿命の間にはトレードオフがある。性能の改善を達成するために動作パラメータを調整すると、通常、時間依存性絶縁破壊（ＴＤＤＢ）等のストレスが高まる。集積回路におけるＴＤＤＢが測定できるのであれば、性能と寿命のトレードオフをより正確に均衡させることができる。

従って、本発明の実施形態は、集積回路、電子デバイス等における時間依存性絶縁破壊（ＴＤＤＢ）を測定する方法及びシステムを対象としている。一実施形態では、集積回路は、第１リング発振器モジュールに結合されている第１被試験体（ＤＵＴ）モジュールと、第２リング発振器モジュールに結合されている第２ＤＵＴモジュールとを含む。第１モードの間、第１ＤＵＴの誘電体層にストレスが加えられ、前記第１誘電体層における時間依存性絶縁破壊を生じさせる。第２ＤＵＴの誘電体層は、基準として維持される。第２モードの間、第１リング発振器モジュールの動作周波数は、ストレスが加えられた誘電体層のゲート漏れ電流の関数である。第２モードの間、第２リング発振器モジュールの動作周波数は、基準誘電体層のゲート漏れ電流の関数である。集積回路は、第１リング発振器モジュールと第２リング発振器モジュールの動作周波数間の差の関数として出力信号を発生させるコンパレータモジュールも含んでよい。

本発明の別の実施形態では、時間依存性絶縁破壊を測定する方法は、通常動作モードの間に第１ＤＵＴモジュールの第１誘電体層にストレスを加えることを含む。通常動作モードの間、第２ＤＵＴモジュールの第２誘電体層は、基準として維持される。試験モードの間、第１誘電体層は第１ゲート漏れ源として第１リング発振器モジュールに結合されている。試験モードの間、第２誘電体層は第２ゲート漏れ源として第２リング発振器モジュールに結合されている。試験モードの間、出力信号が、第１リング発振器モジュールと第２リング発振器モジュールの動作周波数間の差の関数として生成される。

さらに別の実施形態では、時間依存性絶縁破壊を測定するシステムは、差動増幅器と、イネーブルスイッチと、インバータの組と、ＭＯＳＦＥＴと、を備えている。インバータの組は、前記差動増幅器の出力と第１入力との間のフィードバックループに直列に結合されている。前記ＭＯＳＦＥＴは、ゲート−ゲート酸化膜−ソース/ドレイン構造に配置されるゲートと、ゲート酸化膜と、ソースと、ドレインと、を有している。ＭＯＳＦＥＴのゲート酸化膜は、通常動作モードの間（例えば、リング発振器がディスエーブルされる時）、時間依存性絶縁破壊にさらされる。ゲート−ゲート酸化膜−ソース/ドレイン構造は、試験モードの間（例えば、リング発振器がイネーブルされる時）、第１ゲート漏れ源として差動増幅器の第１入力に結合されている。

本発明の実施形態は、有利なことにリング発振器を用いて時間依存性絶縁破壊を測定するシステムと方法を提供する。関連する集積回路、電子デバイス等の年齢は、有利なことに時間依存性絶縁破壊の測定から推定されることができる。時間依存性絶縁破壊の測定は、有利なことにデバイス性能と寿命のトレードオフを調整するために用いられる。

本発明の実施形態は、添付図面中の図において制限としてではなく例証として説明されており、図面において類似する参照数字が類似する要素を指している。
本発明の一実施形態に従って、集積回路内の時間依存性絶縁破壊（ＴＤＤＢ）を測定するシステムのブロック図を示す。本発明の一実施形態に従って、時間依存性絶縁破壊（ＴＤＤＢ）を測定するシステムの例示的な実施のブロック図を示す。本発明の一実施形態に従って、時間依存性絶縁破壊（ＴＤＤＢ）を測定するシステムの例示的な実施のブロック図を示す。本発明の一実施形態に従って、時間依存性絶縁破壊（ＴＤＤＢ）を測定するシステムの他の例示的な実施のブロック図を示す。本発明の一実施形態に従って、時間依存性絶縁破壊（ＴＤＤＢ）を測定するシステムの他の例示的な実施のブロック図を示す。本発明の一実施形態に従って、時間依存性絶縁破壊（ＴＤＤＢ）を測定する方法のステップの流れ図を示す。

ここで、添付図面に例が描かれている本発明の実施形態について詳細に説明する。本発明はこれらの実施形態に関連して説明されるが、本発明をこれらの実施形態に制限することを意図するものでないことが理解されるであろう。逆に、本発明は、添付の請求項により規定される本発明の範囲内に含まれてよい、代替、修正、及び等価物を含むことを意図している。さらに、本発明の以下の詳細な説明では、多数の特定の詳細が本発明の十分な理解を提供するために述べられている。しかしながら、本発明はこれらの特定の詳細なくしても実施され得ることが理解される。本発明の態様を不必要に不明瞭にしないよう、周知の方法、手順、構成要素、及び回路について詳しく説明されていない例もある。

図１を参照すると、本発明の一実施形態に従って集積回路１１０における時間依存性絶縁破壊（ＴＤＤＢ）を測定するシステムのブロック図が示されている。図１に描かれているように、ＴＤＤＢを測定するシステムは、第１リング発振器モジュール１２０と、第１被試験体（ＤＵＴ）モジュール１３０と、第２リング発振器モジュール１４０と、第２ＤＵＴモジュール１５０と、コンパレータモジュール１６０とを含む。第１ＤＵＴモジュール１３０は、第１リング発振器モジュール１２０に結合されてよい。第２ＤＵＴモジュール１５０は、第２リング発振器モジュール１４０に結合されてよい。コンパレータモジュール１６０は、第１リング発振器モジュール１２０と第２リング発振器モジュール１４０の動作周波数とを比較できるように、第１リング発振器モジュール１２０と第２リング発振器モジュール１４０とに結合されてよい。

第１モード（例えば、通常動作モード）では、第１リング発振器モジュール１２０と第２リング発振器モジュール１４０とは、対応する発振器信号が生成されないようにディスエーブルされる。第１モードの間、第１ＤＵＴモジュール１３０（例えば、ストレスがかけられたモジュール）は、誘電体層（例えば、ＭＯＳ電界効果トランジスタのゲート酸化膜）にストレスが加えられるように、バイアスがかけられる。第１ＤＵＴモジュール１３０の誘電体層にストレスを加えることで、時間依存性絶縁破壊（ＴＤＤＢ）を引き起こす。第２ＤＵＴモジュール１５０（例えば、基準モジュール）は、ゲート絶縁膜にストレスが加えられないようにバイアスがかけられる。第２ＤＵＴモジュール１５０の誘電体層は長い期間ストレスがかからないため、ＴＤＤＢの影響を受けない。ＴＤＤＢにより、第１ＤＵＴモジュール１３０の誘電体層に亘る漏れ電流における増加をもたらすことがわかっている。したがって、ＤＵＴモジュール１３０，１５０に固定された電圧が加えられると、第１ＤＵＴモジュール１３０については経時的に漏れ電流が増加する。第２ＤＵＴモジュール１５０の漏れ電流は、実質的には一定のままとなる。

第２モード（例えば、試験モード）では、第１リング発振器モジュール１２０と第２リング発振器モジュール１４０とがイネーブルされている。従って、各リング発振器モジュール１２０、１４０は、それぞれのＤＵＴモジュール１３０、１５０によって提供されるゲート漏れ電流の関数である周波数を有する周期的な信号を発生させる。さらに具体的には、第１リング発振器モジュール１２０は、第１ＤＵＴモジュール１３０によって提供されるゲート漏れ電流の関数である第１動作周波数を有する発振器信号を発生させる。前述されたように、第１ＤＵＴモジュール１３０によって提供されるゲート漏れ電流は、通常動作モードの間経時的に増加する。従って、第１リング発振器モジュール１２０の動作周波数は経時的に増加する。第２発振器モジュール１４０は、第２ＤＵＴモジュール１５０によって提供されるゲート漏れ電流の関数である第２動作周波数を有する振器信号を発生させる。前述されたように、第２ＤＵＴモジュール１５０によって提供される漏れ電流は経時的に実質的に一定のままとなる。従って、第２リング発振器モジュール１４０の動作周波数は、経時的に実質的に一定のままとなる。

第２モードの間、コンパレータモジュール１６０は、第１リング発振器モジュール１２０と第２リング発振器モジュール１４０との動作周波数を比較する。コンパレータモジュール１６０の多様な実施形態は、以下の開示に説明されている。つまり、参照することにより本明細書に組み込まれている「ＡｄｅｖｉｃｅＡｇｅＤｅｔｅｒｍｉｎａｔｉｏｎｃｉｒｃｕｉｔ」と題される、ＳｈｉｎｇｏＳｕｚｕｋｉによって２００３年１１月１２日に出願された米国特許出願番号第１０／７１２，８４７号明細書、「ＳｙｓｔｅｍａｎｄＭｅｔｈｏｄｆｏｒＭｅａｓｕｒｉｎｇＴｒａｎｓｉｓｔｏｒＬｅａｋａｇｅＣｕｒｒｅｎｔｗｉｔｈａＲｉｎｇＯｓｃｉｌｌａｔｏｒｗｉｔｈＢａｃｋｂｉａｓＣｏｎｔｒｏｌｓ」と題される、ＳｈｉｎｇｏＳｕｚｕｋｉによって２００３年９月２６日に出願された米国特許出願番号第１０／６７２，７９３号明細書、及び「ＡＳｙｓｔｅｍａｎｄＭｅｔｈｏｄｆｏｒＭｅａｓｕｒｉｎｇＴｒａｎｓｉｓｔｏｒＬｅａｋａｇｅＣｕｒｒｅｎｔｗｉｔｈａＲｉｎｇＯｓｃｉｌｌａｔｏｒ」と題される、ＳｈｉｎｇｏＳｕｚｕｋｉによって２００２年４月１６日に出願された米国特許出願番号第１０／１２４，１５２号明細書である。１つの実施では、コンパレータモジュール１６０は、第１動作周波数と第２動作周波数間の差の関数である出力信号を発生させる。この信号は、第１ＤＵＴモジュール１３０におけるＴＤＤＢの程度を示す。集積回路１１０が経時的に動作するにつれて、ＴＤＤＢが増加することがわかっている。従って、集積回路１１０の年齢をコンパレータモジュール１６０により生成される出力信号から推定することができる。

第１動作周波数と第２動作周波数は、集積回路１１０の製造における製造ばらつきによって、初期に（例えば、初めて集積回路の電源が投入されるとき）等しくない可能性があることもわかっている。従って、第１動作周波数と第２動作周波数の差の初期測定を行い、集積回路１１０の年齢を推定するためのオフセットとして記憶してもよい。オフセット値は、集積回路１１０に内蔵された、あるいは外付けの、一組のヒューズ、スタティックメモリ（例えば、スタティックＲＯＭ、スタティックＲＡＭ、フラッシュメモリ）等のような、不揮発性記憶モジュール（図示せず）に記憶されることができる。

コンパレータモジュール１６０が、ＴＤＤＢを測定するシステムの任意の要素であることはもちろんである。あるいは、コンパレータモジュール１６０は、集積回路１１０のコア回路により実現されてもよい。コンパレータモジュール１６０の機能は集積回路１１０の外部で実現されてもよい。さらに、本発明の実施形態は集積回路１１０内に含まれているとして説明されているが、ＴＤＤＢを測定するシステムは多様な他の電子デバイスと共に利用され得ることはもちろんである。

ここで図２Ａ、図２Ｂ、図２Ｃおよび図２Ｄを参照すると、本発明の一実施形態による、時間依存性絶縁破壊（ＴＤＤＢ）を測定するシステムの例示的な実施のブロック図が示されている。図２Ａと図２Ｂに示されるように、ｎチャネルＭＯＳ電界効果トランジスタ（Ｎ−ＭＯＳＦＥＴ）におけるＴＤＤＢを測定するためのシステムは第１のリング発振器モジュール１２０と、第１のＤＵＴモジュール１３０と、第２のリング発振器モジュール１４０と、第２のＤＵＴモジュール１５０とを含む。

第１のリング発振器モジュール１２０は、第１の差動増幅器２０２と第１のインバータ２０４〜２１２の組を含む。第１の組のインバータ２０４〜２１２のは、奇数のインバータを含む。第１の組のインバータ段２０４〜２１２は互いに直列に結合され、第１の差動増幅器２０２の出力から第１の差動増幅器２０２の入力へのフィードバックループを形成する。第１のリング発振器１２０はまた、第１の組のインバータ２０４〜２１２と直列に結合される第１の入力と出力を有する第１のＮＡＮＤゲート２１４を含んでよい。第１のＮＡＮＤゲート２１４の第２の入力はイネーブル信号（ＥＮ）に結合されてよい。第１のＤＵＴモジュール１３０は、第１のｐチャネルＭＯＳ電界効果トランジスタ（Ｐ−ＭＯＳＦＥＴ）２１６と、第１のＮ−ＭＯＳＦＥＴ２１８と、第２のＮ−ＭＯＳＦＥＴ２２０とを含む。第１のＰ−ＭＯＳＦＥＴ２１６は、インバータ２１２の内の１つの出力と結合されるゲートと、第１の電位（Ｖ_ＤＤ）（例えば、供給電圧）に結合されるソースとを含む。第１のＮ−ＭＯＳＦＥＴ２１８は、第２の電位（Ｖ_ＳＳ）（例えば、接地）に結合されるソースとドレインを含む。第２のＮ−ＭＯＳＦＥＴ２２０は、第２の電位（Ｖ_ＳＳ）に結合されるソース及びゲートと、第１のＮ−ＭＯＳＦＥＴ２１８のゲートと第１のＰ−ＭＯＳＦＥＴ２１６のドレインに結合されるドレインとを含む。第２のＮ−ＭＯＳＦＥＴ２２０のドレイン、第１のＮ−ＭＯＳＦＥＴ２１８のゲート、および第１のＰ−ＭＯＳＦＥＴ２１６のドレインは、第１の差動増幅器２０２の第１の入力に結合される。第１の差動増幅器２０２の第２の入力は基準電圧（Ｖ_ＲＥＦ）に結合される。

第２のリング発振器モジュール１４０は、第２の差動増幅器２２２と第２のインバータ２２４〜２３２の組を含む。第２の組のインバータ２２４〜２３２は、奇数のインバータを含む。第２の組のインバータ段２５４〜２６２は互いに直列に結合され、第２の差動増幅器２２２の出力から第２の差動増幅器２２２の入力へのフィードバックループを形成する。第２のリング発振器モジュール１４０はまた、インバータ２２４〜２３２と直列に接続される第１の入力と出力を有する第２のＮＡＮＤゲート２３４を含んでよい。第２のＮＡＮＤゲート２３４の第２の入力は、イネーブル信号（ＥＮ）に結合される。第２のＤＵＴモジュール１５０は、第２のＰ−ＭＯＳＦＥＴ２３６と、第３のＮ−ＭＯＳＦＥＴ２３８と、第４のＮ−ＭＯＳＦＥＴ２４０とを含む。第２のＰ−ＭＯＳＦＥＴ２３６は、インバータ２３２の内の１つの出力に結合されるゲートと、第１の電位（Ｖ_ＤＤ）に結合されるソースとを含む。第３のＮ−ＭＯＳＦＥＴ２３８は、第２の電位（Ｖ_ＳＳ）に結合されるソースとドレインを含む。第４のＮ−ＭＯＳＦＥＴ２４０は、第２の電位（ＶＳＳ）に結合されるソースと、イネーブル信号（ＥＮ’）の補数に結合されるゲートと、第３のＮ−ＭＯＳＦＥＴ２３８のゲートと第２のＰ−ＭＯＳＦＥＴ２３６のドレインに結合されるドレインとを含む。第２のＰ−ＭＯＳＦＥＴ２３６のドレインと、第３のＮ−ＭＯＳＦＥＴ２３８のゲートと、第４のＭＯＳＦＥＴ２４０のドレインは、第２の差動増幅器２２２の第１の入力に結合される。第２の差動増幅器２２２の第２の入力は基準電圧（Ｖ_ＲＥＦ）に結合される。

第１モード（例えば、通常動作モード）では、第１のリング発振器モジュール１２０は第１の発振器信号（Ｖ_Ｆ１）を発生させない。さらに詳細には、低状態イネーブル信号（ＥＮ）が、第１のＮＡＮＤゲート２１４の第１の入力で受信される。第１のＮＡＮＤゲート２１４の入力が低い場合、第１のＮＡＮＤゲート２１４の出力は、第１のＮＡＮＤゲート２１４の第２の入力の状態に関わりなく高い。第１のＮＡＮＤゲート２１４の出力が高いと、第１のＰ−ＭＯＳＦＥＴ２１６のゲートは低く、それゆえ、第１のＮ−ＭＯＳＦＥＴ２１８（例えば、ストレスが加えられているＮ−ＭＯＳＦＥＴ）のゲートでの電位は実質的に第１の電位（ＶＤＤ）に等しい。第１のＮ−ＭＯＳＦＥＴ２１８（例えば、ストレスが加えられているＮ−ＭＯＳＦＥＴ）のソースとドレインの電位は、第２の電位（Ｖ_ＳＳ）のレベルにある。第２のＮ−ＭＯＳＦＥＴ２２０のゲートとソースは実質的には第２の電位（ＶＳＳ）のレベルにあるため、第２のＮ−ＭＯＳＦＥＴ２２０はターンオフされる（例えば、そのソースとドレインの間で伝導しない）。従って、第１のＮ−ＭＯＳＦＥＴ２１８は、第１のＮ−ＭＯＳＦＥＴ２１８のゲート酸化膜にストレスが加えられるようにバイアスをかけられる。

第１モードでは、第２のリング発振器モジュール１４０は第１の発振器信号（Ｖ_Ｆ２）を発生させない。さらに詳細には、低状態のイネーブル信号（ＥＮ）は第２のＮＡＮＤゲート２３４の第１の入力で受信される。第２のＮＡＮＤゲート２３４の第１の入力が低い場合、第２のＮＡＮＤゲート２３４の出力は、第２のＮＡＮＤゲート２３４の第１の入力の状態に関わりなく高い。第２のＮＡＮＤゲート２３４の出力が高いと、第２のＰ−ＭＯＳＦＥＴ２３６のゲートは高く、それゆえ、第２のＰ−ＭＯＳＦＥＴ２３６はそのソースとドレインの間で伝導しない（例えば、高インピーダンス）。第４のＮ−ＭＯＳＦＥＴ２４０のゲートはイネーブル信号（ＥＮ’）（例えば、高状態）の補数を受信し、ソースは実質的に第２の電位（Ｖ_ＳＳ）のレベルにある。従って、第４のＮ−ＭＯＳＦＥＴ２４０はターンオンされ、実質的には第２の電位（Ｖ_ＳＳ）のレベルで第３のＮ−ＭＯＳＦＥＴ２３８（例えば、基準Ｎ−ＭＯＳＦＥＴ）のゲートにバイアスをかける。第３のＮ−ＭＯＳＦＥＴ２３８（例えば、基準Ｎ−ＭＯＳ）のソースとドレインの電位もまた、第２の電位（Ｖ_ＳＳ）のレベルにある。従って、第３のＮ−ＭＯＳＦＥＴ２３８は、第３のＮ−ＭＯＳＦＥＴ２３８のゲート酸化膜にストレスが加えられないように（例えば、基準）バイアスをかけられる。

通常動作モードで動作する期間が、関連する集積回路、電子デバイス等が動作している期間に実質的に等しいことが理解される。その結果、第１のＮ−ＭＯＳＦＥＴ２１８は、集積回路、電子デバイス等に用いられるＮ−ＭＯＳＦＥＴデバイスと実質的には同じ速度で老化する。あるいは、第１のＮ−ＭＯＳＦＥＴ２１８は、保守的な寿命推定用の集積回路の最悪のケースを表すこともある。しかしながら、第３のＮ−ＭＯＳＦＥＴ２３８にはストレスが加えられていないため、通常動作モードの間、それほど老化しない。

第２モード（例えば、試験モード）では、第１のＮ−ＭＯＳＦＥＴ２１８は、第１のＮ−ＭＯＳＦＥＴ２１８のゲート−ゲート酸化膜−ソース／ドレイン構造が、第１の差動増幅器２０２の第１の入力に結合されるゲート漏れ電流源の機能を果たすようにバイアスをかけられる。第１のＮＡＮＤゲート２１４は高状態イネーブル信号（ＥＮ）をその第１の入力で受信し、第１のリング発振器モジュール１２０が第１の発振器信号（Ｖ_Ｆ１）を発生させる結果となる。第１の発振器信号（Ｖ_Ｆ１）の動作周波数は、第１のＮ−ＭＯＳＦＥＴ２１８のゲート−ソース／ドレイン漏れ電流の関数となる。通常動作モードの前述された説明から、第１のＮ−ＭＯＳＦＥＴ２１８にストレスが加えられ、その結果、第１のＮ−ＭＯＳＦＥＴ２１８のゲート漏れ電流の増加を引き起こすＴＤＤＢが生じることが理解される。したがて、第１の発振器信号（Ｖ_Ｆ１）の動作周波数は経時的に高くなる。

第２モードでは、第３のＮ−ＭＯＳＦＥＴ２３８は、第３のＮ−ＭＯＳＦＥＴ２３８のゲート−ゲート酸化膜−ソース／ドレイン構造が第２の差動増幅器２２２の入力に結合されるゲート漏れ電流源の機能を果たすようにバイアスをかけられる。第２のＮＡＮＤゲート２３４は高状態イネーブル信号（ＥＮ）を受信し、第２のリング発振器モジュール１４０が第２の発振器信号（Ｖ_Ｆ２）を発生させる結果となる。第２の発振器信号（Ｖ_Ｆ２）の動作周波数は、第３のＮ−ＭＯＳＦＥＴ２３８のゲート−ソース／ドレイン漏れ電流の関数となる。通常動作モードの上記の説明から、第３のＮ−ＭＯＳＦＥＴ２３８にストレスが加えられず、それゆえ、第３のＮ−ＭＯＳＦＥＴ２３８のゲート−ソース／ドレイン漏れ電流が実質的に一定のままであることが理解される。その結果、第２の発振器信号（Ｖ_Ｆ２）の動作周波数は経時的に実質的に一定のままである。

試験モードの期間が通常動作モードと比較してごくわずか(negligible)でなければならないことが理解される。第１の発振器信号と第２の発振器信号（Ｖ_Ｆ１、Ｖ_Ｆ２）の動作周波数がそれぞれ、第１のリング発振器モジュール１２０と第２のリング発振器モジュール１４０の任意のノードで測定されてよいことも理解される。第１の発振器信号と第２の発振器信号（Ｖ_Ｆ１、Ｖ_Ｆ２）の動作周波数の差は、第１のＮ−ＭＯＳＦＥＴ２１８と第２のＮ−ＭＯＳＦＥＴ２３８の年齢の表示である。従って、Ｎ−ＭＯＳＦＥＴを用いて実現される集積回路、電子デバイス等の年齢も推定される。

図２Ｃおよび図２Ｄで示されるように、ｐチャネルＭＯＳ電界効果トランジスタ（Ｐ−ＭＯＳＦＥＴ）におけるＴＤＤＢを測定するシステムは、第３のリング発振器モジュールと、第３のＤＵＴモジュールと、第４のリング発振器モジュールと、第４のＤＵＴモジュールとを含む。第３のリング発振器モジュールは、第３の差動増幅器２４２と、第３のインバータ２４４〜２５２の組とを含む。第３の組のインバータ２４４〜２５２は、奇数のインバータを含む。第３の組のインバータ２４４〜２５２は互いに直列に結合され、第３の差動増幅器２４２の出力から第３の差動増幅器２４２の入力へのフィードバックループを形成する。第３のリング発振器はまた、第３の組のインバータ２４４〜２５２と直列に結合される第１の入力と出力を有する第３のＮＡＮＤゲート２５４を含んでよい。第３のＮＡＮＤゲート２５４の第２の入力はイネーブル信号（ＥＮ）に結合される。

第３のＤＵＴモジュールは、第５のＮ−ＭＯＳＦＥＴ２５６と、第３のＰ−ＭＯＳＦＥＴ２５８と、第４のＰ−ＭＯＳＦＥＴ２６０とを含む。第５のＮ−ＭＯＳＦＥＴ２５６は、インバータ２５２の内の１つの出力に結合されるゲートと、第２の電位（Ｖ_ＳＳ）に結合されるソースとを含む。第３のＰ−ＭＯＳＦＥＴ２５８は、第１の電位（Ｖ_ＤＤ）に結合されるソースとドレインを含む。第４のＰ−ＭＯＳＦＥＴ２６０は、第１の電位（Ｖ_ＤＤ）に結合されるソースとゲートと、第３のＰ−ＭＯＳＦＥＴ２５８のゲートと第５のＮ−ＭＯＳＦＥＴ２５６のドレインに結合されるドレインとを含む。第４のＰ−ＭＯＳＦＥＴ２６０のドレインと、第３のＰ−ＭＯＳＦＥＴ２５８のゲートと、第５のＮ−ＭＯＳＦＥＴ２５６のドレインは、第３の差動増幅器２４２の第１の入力に結合される。第３の差動増幅器２４２の第２の入力は、基準電圧（Ｖ_ＲＥＦ）に結合される。

第４のリング発振器モジュールは、第４の差動増幅器２６２と、第４のインバータ２６４〜２７２の組とを含む。第４の組のインバータ２６４〜２７２は、奇数のインバータを含む。第４の組のインバータ２６４〜２７２は互いに直列に結合され、第４の差動増幅器２６２の出力から第４の差動増幅器２６２の入力へのフィードバックループを形成する。第４のリング発振器はまた、第４の組のインバータ２６４〜２７２と直列に結合される第１の入力と出力を有する第４のＮＡＮＤゲート２７４を含んでよい。第４のＮＡＮＤゲート２７４の第２の入力は、イネーブル信号（ＥＮ）に結合される。

第４のＤＵＴモジュールは、第６のＮ−ＭＯＳＦＥＴ２７６と、第５のＰ−ＭＯＳＦＥＴ２７８と、第６のＰ−ＭＯＳＦＥＴ２８０とを含む。第６のＮ−ＭＯＳＦＥＴ２７６は、インバータ２７２の内の１つの出力に結合されているゲートと、第２の電位（Ｖ_ＳＳ）に結合されるソースとを含む。第５のＰ−ＭＯＳＦＥＴ２７８は、第１の電位（Ｖ_ＤＤ）に結合されるソースとドレインを含む。第６のＰ−ＭＯＳＦＥＴ２８０は第１の電位（Ｖ_ＤＤ）に結合されるソースと、イネーブル信号（ＥＮ）に結合されるゲートと、第５のＰ−ＭＯＳＦＥＴ２７８のゲートと第６のＮ−ＭＯＳＦＥＴ２７６のドレインとに結合されるドレインとを含む。第６のＮ−ＭＯＳＦＥＴ２７６のドレインと、第５のＰ−ＭＯＳＦＥＴ２７８のゲートと、第６のＰ−ＭＯＳＦＥＴ２８０のドレインは、第４の差動増幅器２６２の第１の入力に結合される。第４の差動増幅器２６２の第２の入力は、基準電圧（Ｖ_ＲＥＦ）に結合される。

第１モード（例えば、通常動作モード）では、第３のリング発振器モジュールは第３の発振器信号（Ｖ_Ｆ３）を発生させない。さらに具体的には、低状態イネーブル信号（ＥＮ）は第３のＮＡＮＤゲート２５４の第１の入力で受信される。第３のＮＡＮＤゲート２５４の第１の入力が低い場合、第３のＮＡＮＤゲート２５４の出力は、第３のＮＡＮＤゲート２５４の第２の入力の状態に関わりなく高い。第３のＮＡＮＤゲート２５４の出力が高いと、第５のＮ−ＭＯＳＦＥＴ２５６のゲートは高く、それゆれ、第３のＰ−ＭＯＳＦＥＴ２５８（例えば、ストレスが加えられているＰ−ＭＯＳＦＥＴ）のゲートでの電位は、実質的に第２の電位（Ｖ_ＳＳ）に等しい。第３のＰ−ＭＯＳＦＥＴ２５８（例えば、ストレスが加えられているＰ−ＭＯＳＦＥＴ）のソースとドレインの電位は、第１の電位（Ｖ_ＤＤ）のレベルにある。第４のＰ−ＭＯＳＦＥＴ２６０のゲートとソースは、実質的には第１の電位（Ｖ_ＤＤ）のレベルにあるため、第４のＰ−ＭＯＳＦＥＴ２６０はターンオフされる（例えば、そのソースとドレインの間で伝導しない）。従って、第３のＰ−ＭＯＳＦＥＴ２５８（例えば、ストレスが加えられているＰ−ＭＯＳＦＥＴ）は、第３のＰ−ＭＯＳＦＥＴ２５８のゲート酸化膜にストレスが加えられるように、バイアスをかけられる。

第１モードでは、第４のリング発振器は第４の発振器信号（Ｖ_Ｆ４）を発生させない。さらに具体的には、低状態イネーブル信号（ＥＮ）は第４のＮＡＮＤゲート２７４の第１の入力で受信される。第４のＮＡＮＤゲート２７４の第１の入力が低い場合、第４のＮＡＮＤゲート２７４の出力は、第４のＮＡＮＤゲート２７４の第２の入力の状態に関わりなく高い。第４のＮＡＮＤゲート２７４の出力が高いと、第６のＮ−ＭＯＳＦＥＴ２７６のゲートは低く、それゆえ、第６のＮ−ＭＯＳＦＥＴ２７６はそのソースとドレインの間で伝導しない（例えば、高インピーダンス）。第６のＰ−ＭＯＳＦＥＴ２８０はイネーブル信号（ＥＮ）（例えば、低状態）を受信するため、ソースは実質的には第１の電位（Ｖ_ＤＤ）のレベルにある。従って、第６のＰ−ＭＯＳＦＥＴ２８０はターンオンされ、実質的に第１の電位（Ｖ_ＤＤ）のレベルで第５のＰ−ＭＯＳＦＥＴ２７８（例えば、基準Ｐ−ＭＯＳＦＥＴ）のゲートにバイアスをかける。第５のＰ−ＭＯＳＦＥＴ２７８（例えば、基準Ｐ−ＭＯＳＦＥＴ）のソースとドレインの電位は、第１の電位（Ｖ_ＤＤ）のレベルにある。従って、第５のＰ−ＭＯＳＦＥＴ２７８は、第５のＰ−ＭＯＳＦＥＴ２７８のゲート酸化膜にストレスが加えられないように、バイアスをかけられる。

通常動作モードで動作する期間が、関連する集積回路、電子デバイス等が動作している期間に実質的に等しいことが理解される。従って、第３のＰ−ＭＯＳＦＥＴ２５８は、集積回路、電子デバイス等に用いられるＰ−ＭＯＳＦＥＴデバイスと実質的に同じ速度で老化する。また、第１のＮ−ＭＯＳＦＥＴ２１８は、保守的な寿命推定用の集積回路の最悪のケースを表すことがある。しかしながら、第５のＰ−ＭＯＳＦＥＴ２７８にはストレスが加えられないため、通常動作モードの間、それほど老化しない。

第２モード（例えば、試験モード）では、第３のＰ−ＭＯＳＦＥＴ２５８は、第３のＰ−ＭＯＳＦＥＴ２５８のゲート−ゲート酸化膜−ソース／ドレイン構造が第３の差動増幅器２４２の第１の入力に結合されるゲート漏れ電流源の機能を果たすようにバイアスがかけられる。第３のＮＡＮＤゲート２５４は、その第１の入力で高状態イネーブル信号（ＥＮ）を受信し、第３のリング発振器モジュールが第３の発振器信号（Ｖ_Ｆ３）を発生させる結果となる。第３の発振器信号（Ｖ_Ｆ３）の動作周波数は、第３のＰ−ＭＯＳＦＥＴ２５８のゲート−ソース／ドレイン漏れ電流の関数である。第３のＰ−ＭＯＳＦＥＴ２５８は通常動作モードの間にストレスが加えられ、それにより第３のＰ−ＭＯＳＦＥＴ２５８のゲート漏れ電流の増加を引き起こすＴＤＤＢが生じることが理解される。その結果、第３の発振器信号（Ｖ_Ｆ３）の動作周波数は経時的に高くなる。

第２モードでは、第５のＰ−ＭＯＳＦＥＴ２７８は、第５のＰ−ＭＯＳＦＥＴ２７８のゲート−ゲート酸化膜−ソース／ドレイン構造が第４の差動増幅器２７２の第１の入力に結合されるゲート漏れ電流源として働くようにバイアスをかけられる。第４のＮＡＮＤゲート２７４は、その第１の入力でイネーブル信号（ＥＮ）の高い状態を受信し、第４のリング発振器モジュールが第４の発振器信号（Ｖ_Ｆ４）を発生させる結果となる。第４の発振器信号（Ｖ_Ｆ４）の動作周波数は、第５のＰ−ＭＯＳＦＥＴ２７８のゲート−ソース／ドレイン漏れ電流の関数となる。第５のＰ−ＭＯＳＦＥＴ２７８にはストレスが加えられず、それゆえ、第５のＰ−ＭＯＳＦＥＴ２７８のゲート−ソース／ドレイン漏れ電流は実質的に一定に留まることが理解される。従って、第４の発振器信号（Ｖ_Ｆ４）の動作周波数は、実質的に経時的に一定のままである。

第３の発振器信号と第４の発振器信号（Ｖ_Ｆ３、Ｖ_Ｆ４）の動作周波数の差は、第３のＰ−ＭＯＳＦＥＴの年齢の表示である。従って、Ｐ−ＭＯＳＦＥＴを用いて実現される集積回路、電子デバイス等の年齢も推定される。試験モードの期間が通常動作モードと比較してごくわずかでなければならないことが理解される。集積回路、電子デバイス等の年齢を決定するためには、試験モードは周期的にまたは測定要求に応答して開始されてよい。第３の発振器信号と第４の発振器信号（Ｖ_Ｆ３、Ｖ_Ｆ４）の動作周波数はそれぞれ、第３のリング発振器モジュールと第４のリング発振器モジュールの任意ノードで測定されてよいことも理解される。

図２Ａおよび図２Ｂに描かれているようなＮ−ＭＯＳＦＥＴにおいてＴＤＤＢを測定するシステムと、図２Ｃおよび図２Ｄに描かれているようなＰ−ＭＯＳＦＥＴにおいてＴＤＤＢを測定するシステムは、Ｎ−ＭＯＳＦＥＴとＰ−ＭＯＳＦＥＴ（例えば、ＣＭＯＳ回路）を用いて実現される集積回路、電子デバイス等でＴＤＤＢを測定するために組み合してもよい。

複数のリング発振器モジュールの動作周波数間の差（例えば、デバイスの年齢）は、デバイス性能と寿命の間のトレードオフを調整するために活用することができることも理解される。デバイス性能と寿命の間のトレードオフは、供給電圧レベル、動作周波数、バックバイアス（例えば、閾値電圧）、動作温度、および／または類似物等の多様なパラメータを、第１のリング発振器モジュール１２０と第２のリング発振器モジュール１４０の動作周波数間の差（例えば、デバイスの年齢）に応答して調整することによって調整されてよい。

ここで図３を参照すると、本発明の一実施形態による、時間依存性絶縁破壊（ＴＤＤＢ）を測定する方法のステップの流れ図が示されている。図３に示されるように、ＴＤＤＢを測定する方法は、通常動作モードと試験モードを含む。通常動作モードでは、第１のリング発振器モジュールと第２のリング発振器モジュールが３１０でディスエーブルされてよい。１つの実施では、それぞれの第１のリング発振器モジュールと第２のリング発振器モジュールの第１のＮＡＮＤゲートと第２のＮＡＮＤゲートが、それぞれの第１の入力でイネーブル信号を受信する。ＮＡＮＤゲートのそれぞれの第２の入力とそれぞれの出力は、それぞれのリング発振器モジュールのフィードバックループに直列に結合される。通常動作モードでは、イネーブル信号は第１の状態（例えば、低電圧レベル）にあるため、ＮＡＮＤゲートの各々の出力は第２の状態（例えば、高電圧レベル）にある。ＮＡＮＤゲートの出力が第２の状態に保持されると、第１のリング発振器モジュールと第２のリング発振器モジュールは発振器信号を発生させない。

３２０では、第１のリング発振器モジュールに結合される第１のＤＵＴモジュールの第１の誘電体層が、通常動作モードの間にストレスが加えられてよい。第１の誘電体層にストレスを加えると、時間依存性絶縁破壊が生じ、第１の誘電体層と関連付けられるゲート漏れ電流を上昇させる。１つの実施では、電位は第１のＭＯＳＦＥＴのゲート酸化膜層に亘って印加される。第１の例では、電源電圧レベルが第１のＮ−ＭＯＳＦＥＴデバイスのゲートに印加され、ソースとドレインが接地される。第２の例では、第１のＰ−ＭＯＳＦＥＴデバイスのゲートが接地され、電源電圧レベルがソースとドレインに印加される。

３３０では、第２のリング発振器モジュールに結合されている第２のＤＵＴモジュールの第２の誘電体層が、通常動作モードの間、基準として維持されてよい。第２の誘電体層と関連するゲート漏れ電流は、ストレスが存在しない場合には実質的に一定のままである。１つの実施では、電位は第２のＭＯＳＦＥＴのゲート酸化膜層に亘って印加されない。第１の例では、第２のＮ−ＭＯＳＦＥＴデバイスのゲート、ソースおよびドレインが接地される。第２の例では、ソース電圧は第２のＰ−ＭＯＳＦＥＴデバイスのゲート、ソースおよびドレインに印加される。

３４０では、第１のＤＵＴモジュールの第１の誘電体層が、試験モードの間、第１のリング発振器にゲート漏れ電流源として結合されてよい。１つの実施では、第１のＭＯＳＦＥＴは、第１のリング発振器モジュールのフィードバックループに結合される。第１の例では、第１のＮ−ＭＯＳＦＥＴデバイスのゲートがフィードバックループに結合され、ソースとドレインは接地される。第２の例では、第１のＰ−ＭＯＳＦＥＴデバイスのゲートがフィードバックループに結合され、ソースとドレインは供給電圧に結合される。

３５０では、第２のＤＵＴモジュールの第２の誘電体層は、試験モードの間、第２のリング発振器にゲート漏れ電流源として結合されてよい。１つの実施では、第２のＭＯＳＦＥＴは第２のリング発振器モジュールのフィードバックループに結合される。第１の例では、第２のＮ−ＭＯＳＦＥＴデバイスのゲートがフィードバックループに結合され、ソースとドレインは接地される。第２の例では、第２のＰ−ＭＯＳＦＥＴデバイスのゲートがフィードバックループに結合され、ソースとドレインは供給電圧に結合される。

３６０では、第１のリング発振器モジュールと第２のリング発振器モジュールが、試験モードの間にイネーブルされる。第１のリング発振器モジュールと第２のリング発振器モジュールの動作周波数はそれぞれ、リング発振器モジュールに結合されるそれぞれのゲート漏れ電流の関数である。１つの実施では、イネーブル信号は第２の状態（例えば、高電圧レベル）に切り替えられるため、ＮＡＮＤゲートの各々の出力は第１の状態（例えば、低電圧レベル）にある。ＮＡＮＤゲートの出力が第１の状態に保持される場合、第１のリング発振器モジュールと第２のリング発振器モジュールは、それぞれのゲート漏れ電流源の関数である、動作周波数を有する発振器信号を発生させる。

３７０では、第１のリング発振器モジュールと第２のリング発振器モジュールの動作周波数が試験モードの間に比較されてよい。ＴＤＤＢの影響を示す信号が、その比較結果として発生してよい。集積回路の年齢は、比較結果から推定されてよいことが理解される。

試験モードは、３８０で１つまたは複数の状態で入力されてよい。１つのインプリメンテーションでは、試験モードは周期的に、または測定要求に応答して開始されてよい。試験モードの期間が通常動作モードと比較してごくわずか(negligible)でなければならないことが理解される。

従って、本発明の実施形態は、リング発振器を用いた時間依存性の絶縁破壊を測定するシステムおよび方法を提供する。関連する集積回路、電子デバイス等の年齢は、有利に時間依存性絶縁破壊の測定から推定されることができる。時間依存性絶縁破壊の測定は、デバイス性能と寿命の間のトレードオフを調整するために有利に活用することもできる。
概して、本書は以下を説明した。一実施形態による集積回路が開示され、第１のリング発振器モジュールに結合される第１の被試験体（ＤＵＴ）モジュールと、第２のリング発振器モジュールに結合される第２のＤＵＴモジュールとを含む。第１のＤＵＴの誘電体層は第１モードの間にストレスが加えられ、それにより第１の誘電体層において時間依存性絶縁破壊を引き起こす。第２のＤＵＴの誘電体層は基準として維持される。第１のリング発振器モジュールの動作周波数は、第２モードの間、ストレスが加えられた誘電体層のゲート漏れ電流の関数である。第２のリング発振器モジュールの動作周波数は、第２のモジュールの間、基準誘電体層のゲート漏れ電流の関数である。集積回路はまた、第１のリング発振器モジュールと第２のリング発振器モジュールの動作周波数の間の差の関数として出力信号を発生するためのコンパレータモジュールを含んでよい。

本発明の特定の実施形態の上記の説明は、図解と説明のために提示された。それらは、網羅的となる、あるいは開示されている正確な形式に本発明を限定することを目的とするのではなく、上記の教示を鑑みて多くの修正および変形が可能であることは明白である。実施形態は、本発明の原理とその実用化を最もよく説明し、それにより当業者が、意図された特定の用途に適するような多様な変形とともに、本発明および多様な実施形態を最もよく活用できるように選ばれ、説明されている。本発明の範囲は、本書に添付されている請求項とその同等物によって規定されることが意図される。

Claims

第１モードの間に時間依存性絶縁破壊を引き起こすようにストレスが加えられる第１の誘電体層を有する第１被試験体モジュールと、
前記第１モードの間に基準として維持される第２の誘電体層を有する第２の被試験体モジュールと、
前記第１の被試験体モジュールに結合され、第２モードの間に第１の発振器信号を発生させる第１のリング発振器モジュールであって、前記第１の発振器信号の動作周波数が、前記第１の誘電体層を含む第１の構造のゲート漏れ電流の関数である、第１のリング発振器モジュールと、
前記第２の被試験体モジュールに結合され、前記第２モードの間に第２の発振器信号を発生させる第２のリング発振器モジュールであって、前記第２の発振器信号の動作周波数は、前記第２の誘電体層を含む第２の構造のゲート漏れ電流の関数である、第２のリング発振器モジュール、
前記第１モードの間にｎチャネルＭＯＳ電界効果トランジスタの第３のゲート酸化膜にストレスが加えられて時間依存性絶縁破壊を引き起こす、第３の被試験体モジュールと、
前記第１モードの間にｎチャネルＭＯＳ電界効果トランジスタの第４のゲート酸化膜が基準として維持される、第４の被試験体モジュールと、
前記第３の被試験体モジュールに結合され、前記第２モードの間に第３の発振器信号を発生させる第３のリング発振器モジュールであって、前記第３の発振器信号の動作周波数が、前記第３のゲート酸化膜を含む第３の構造のゲート漏れ電流の関数である、第３のリング発振器モジュールと、
前記第４の被試験体モジュールに結合され、前記第２モードの間に第４の発振器信号を発生させる第４のリング発振器モジュールであって、前記第４の発振器信号の動作周波数が前記第４のゲート酸化膜を含む第４の構造のゲート漏れ電流の関数である、第４のリング発振器モジュールと、
を備える集積回路であって、
前記第１の発振器信号及び前記第２の発振器信号は、前記第１の誘電体層の時間依存性絶縁破壊の判断を可能にする、
集積回路。
前記第１のリング発振器モジュールと前記第２のリング発振器モジュールに結合され、前記第１の発振器信号の前記動作周波数と前記第２の発振器信号の前記動作周波数の間の差の関数として出力信号を発生させるコンパレータモジュールをさらに備える、請求項１に記載の集積回路。
前記第１の誘電体層は、ｎチャネルＭＯＳ電界効果トランジスタのゲート酸化膜を備え、
前記第２の誘電体層は、ｎチャネルＭＯＳ電界効果トランジスタのゲート酸化膜を備える、請求項１に記載の集積回路。
前記第１の誘電体層は、ｐチャネルＭＯＳ電界効果トランジスタの第１のゲート酸化膜を備え、
前記第２の誘電体層は、ｐチャネルＭＯＳ電界効果トランジスタの第２のゲート酸化膜を備える、請求項１に記載の集積回路。
前記第１の被試験体モジュールは、前記第１のリング発振器モジュールのフィードバックループに直列に結合され、前記第１の被試験体モジュールは、
第１の電位に結合されるソース及びドレインと、前記フィードバックループの第１のノードに結合されるゲートと、を有する第１のＮ−ＭＯＳＦＥＴと、
第２の電位に結合されるソースと、前記フィードバックループの第２のノードに結合されるゲートと、前記第１のＮ−ＭＯＳＦＥＴの前記ゲートに結合されるドレインと、を有する第１のＰ−ＭＯＳＦＥＴと、
前記第１の電位に結合されるソース及びゲートと、前記第１のＮ−ＭＯＳＦＥＴの前記ゲートに結合されるドレインと、を有する第２のＮ−ＭＯＳＦＥＴと、
を備える請求項１に記載の集積回路。
前記第２の被試験体モジュールは、前記第２のリング発振器モジュールのフィードバックループに直列に結合され、前記第２の被試験体モジュールは、
第１の電位に結合されるソース及びドレインと、前記フィードバックループの第１のノードに結合されるゲートと、を有する第１のＮ−ＭＯＳＦＥＴと、
第２の電位に結合されるソースと、前記フィードバックループの第２のノードに結合されるゲートと、前記第１のＮ−ＭＯＳＦＥＴの前記ゲートに結合されるドレインと、を有する第１のＰ−ＭＯＳＦＥＴと、
第１の電位に結合されるソースと、イネーブル信号の補数に結合されるゲートと、前記第１のＮ−ＭＯＳＦＥＴの前記ゲートに結合されるドレインと、を有する第２のＮ−ＭＯＳＦＥＴと、
を備える請求項１に記載の集積回路。
前記第１の被試験体モジュールは、前記第１のリング発振器モジュールのフィードバックループに直列に結合され、前記第１の被試験体モジュールは、
第１の電位に結合されるソース及びドレインと、前記フィードバックループの第１のノードに結合されるゲートと、を有する第１のＰ−ＭＯＳＦＥＴと、
第２の電位に結合されるソースと、前記フィードバックループの第２のノードに結合されるゲートと、前記第１のＰ−ＭＯＳＦＥＴの前記ゲートに結合されるドレインと、を有する第１のＮ−ＭＯＳＦＥＴと、
前記第１の電位に結合されるソース及びゲートと、前記第１のＰ−ＭＯＳＦＥＴの前記ゲートに結合されるドレインと、を有する第２のＰ−ＭＯＳＦＥＴと、
を備える請求項１に記載の集積回路。
前記第２の被試験体モジュールは、前記第２のリング発振器モジュールのフィードバックループに直列に結合され、前記第２の被試験体モジュールは、
第１の電位に結合されるソース及びドレインと、前記フィードバックループの第１のノードに結合されるゲートと、を有する第１のＰ−ＭＯＳＦＥＴと、
第２の電位に結合されるソースと、前記フィードバックループの第２のノードに結合されるゲートと、前記第１のＰ−ＭＯＳＦＥＴの前記ゲートに結合されるドレインと、を有する第１のＮ−ＭＯＳＦＥＴと、
前記第１の電位に結合されるソースと、イネーブル信号に結合されるゲートと、前記第１のＰ−ＭＯＳＦＥＴの前記ゲートに結合されるドレインと、を有する第２のＰ−ＭＯＳＦＥＴと、
を備える請求項１に記載の集積回路。
基準電圧に結合される第１の入力及び第２の入力を有する第１の差動増幅器と、
前記第１の差動増幅器の出力と前記の第１の差動増幅器の第２の入力の間のフィードバックループに直列に結合される第１のインバータの組と、構造に配置されるゲート、ゲート酸化膜、ソース、およびドレインを有する第１のＭＯＳＦＥＴであって、前記ゲート酸化膜が通常動作モードの間に時間依存性絶縁破壊にさらされ、前記構造が試験モード中に前記第１の差動増幅器の前記第２の入力に第１のゲート漏れ電流源として結合され、かつ第１のゲート漏れ電流源の値は前記ゲート酸化膜の時間依存性絶縁破壊に依存する、第１のＭＯＳＦＥＴと、
前記基準電圧に結合される第１の入力を有する第２の差動増幅器と、
前記第２の差動増幅器の出力と前記第２の差動増幅器の第２の入力の間のフィードバックループに直列に結合される第２のインバータの組と、構造に配置されるゲート、ゲート酸化膜、ソースおよびドレインを有する第２のＭＯＳＦＥＴであって、前記ゲート酸化膜が前記通常動作モードの間の時間依存性絶縁破壊にさらされず、前記構造が試験モードの間に前記第２の差動増幅器の前記第２の入力に第２のゲート漏れ電流源として結合される第２のＭＯＳＦＥＴと、
前記基準電圧に結合される第１の入力を有する第３の差動増幅器と、
前記第３の差動増幅器の出力と前記第３の差動増幅器の第２の入力の間のフィードバックループに直列に結合される第３のインバータの組と、構造で配置されるゲート、ゲート酸化膜、ソースおよびドレインを有する第３のＭＯＳＦＥＴであって、前記ゲート酸化膜が前記通常動作モードの間の時間依存性絶縁破壊にさらされ、前記構造が前記試験モードの間に前記第３の差動増幅器の前記第２の入力に第３のゲート漏れ電流源として結合される第３のＭＯＳＦＥＴと、
前記基準電圧に結合される第１の入力を有する第４の差動増幅器と、
前記第４の差動増幅器の出力と前記第４の差動増幅器の第２の入力の間のフィードバックループに直列に結合される第４のインバータの組と、構造に配置されるゲート、ゲート酸化膜、ソースおよびドレインを有する第４のＭＯＳＦＥＴであって、前記ゲート酸化膜が前記通常動作モードの間時間依存性絶縁破壊にさらされず、前記構造が前記試験モードの間に前記第４の差動増幅器の前記第２の入力に第４のゲート漏れ電流源として結合される第４のＭＯＳＦＥＴと、
を備える、時間依存性絶縁破壊を測定するシステム。
イネーブル信号に結合される第１の入力と、前記フィードバックループに直列に結合される第２の入力と出力と、を有するＮＡＮＤゲートを備える請求項９に記載のシステム。
前記第１のＭＯＳＦＥＴおよび前記第２のＭＯＳＦＥＴは、ｎ−チャネルＭＯＳＦＥＴである請求項９に記載のシステム。
前記第１のＭＯＳＦＥＴおよび前記第２のＭＯＳＦＥＴは、ｐ−チャネルＭＯＳＦＥＴである請求項９に記載のシステム。
前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴは、ｎ−チャネルＭＯＳＦＥＴであり、
前記第３ＭＯＳＦＥＴと前記第４ＭＯＳＦＥＴは、ｐ−チャネルＭＯＳＦＥＴである
請求項９に記載のシステム。