CN103698692B - Tddb失效预警电路 - Google Patents
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Abstract
本发明提供一种TDDB失效预警电路,包括:应力电压产生模块100,其输入端接入时钟信号,用于产生应力电压;应力电压选择模块200,与应力电压产生模块100的输出端连接,用于选择不同的应力加载到测试电容209,加速所述测试电容的TDDB失效;输出模块300,与应力电压选择模块的输出端连接,用于将输入电压转化为标准的数字信号输出;并且当所述测试电容发生失效击穿时,所述输出模块输出低电平,发出报警信号。本发明具有灵活性、高可靠性,以及易于实现和推广应用等优点,能够在集成电路发生TDDB失效前准确地给出报警信号。
Description
技术领域
本发明涉及集成电路可靠性技术领域,特别是涉及一种TDDB(TimeDependent Dielectric Breakdown,与时间相关的栅介质击穿)失效预警电路。
背景技术
集成电路的发展遵循“摩尔定律”,即集成度以每十八个月翻一番的速度急剧增加。当前一个芯片上集成的电路元件早已超过十亿。未来集成电路的主要方向发展之一,是特征尺寸继续等比例缩小,当前器件特征尺寸已达到22nm。但随着集成电路特征尺寸不断缩小,栅氧化层的厚度进一步变薄,而电源电压却不宜降低,在较高的电场强度下,使栅氧化层的性能成为一个突出的可靠性问题。栅氧抗电性能不好将引起集成电路的电参数不稳定,如阈值电压漂移、跨导下降、漏电流增加等,进一步可引起栅氧化层的击穿失效,这称为与时间相关的栅介质击穿(Time Dependent Dielectric Breakdown,TDDB)失效。针对高可靠性需求,集成电路可靠性保障已从过去主要通过可靠性试验和筛选来控制最终产品的可靠性,逐步转向工艺过程控制、加强可靠性设计与功能设计的协同、故障预测与健康管理(Prognostics and Health Management,PHM)技术设计。基于PHM技术的“视情维修”,可以避免传统“定时维修”的维修过剩或“事后维修”造成的巨大损失,具有良好的应用前景。PHM技术有三种主要实现方法:(a)预兆单元方法;(b)失效先兆监控方法;(c)寿命损耗监测方法。其中,预兆单元方法根据电路模块或元件的失效机理,在电路中增加易损单元,使其先于主单元失效而提供预警,达到保证主单元安全的目的。
传统技术有基于预兆单元方法的、可对TDDB引起的失效进行报警的电路,该预警电路可以作为IP嵌入到宿主电路中,与宿主电路一起生产、制造、运输、使用,可实现对宿主电路的实时健康监测及预警功能,进而避免传统“定时维修”的维修过剩或“事后维修”造成的巨大损失。
但此种技术存在如下缺点:
(1)采用Diskon电荷泵,在CMOS工艺中较难以实现,不利于推广应用;(2)只产生某种固定大小的应力电压,不能实现用户自定义功能,缺少使用灵活性;(3)使比较器输入端晶体管的栅介质层也处在应力之下,可能会引起预警电路自身晶体管出现TDDB失效,难以保证预警电路自身可靠性,进而会导致虚警发生。
发明内容
基于此,本发明提供一种TDDB失效预警电路,具有灵活性、高可靠性,以及易于实现和推广应用等优点,能够在集成电路发生TDDB失效前准确地给出报警信号。
一种TDDB失效预警电路,包括:
应力电压产生模块100,其输入端接入时钟信号,用于产生应力电压;
应力电压选择模块200,与应力电压产生模块100的输出端连接,用于选择不同的应力加载到测试电容209,加速所述测试电容的TDDB失效;
输出模块300,与应力电压产生模块的输出端连接,用于将输入电压转化为标准的数字信号输出;并且当所述测试电容发生失效击穿时,所述输出模块输出低电平,发出报警信号。
上述TDDB失效预警电路,应力电压产生模块接入时钟信号,用户可以选择自己所需的应力,应力电压选择模块能选择不同的应力加载到测试电容,加速所述测试电容的TDDB失效,该电路实现了用户自定义功能,增强了使用灵活性;本发明可减少任务中因集成电路发生TDDB故障引起的风险,保证充裕的无故障工作时间,并提高任务成功率能够准确地产生应力电压,且在CMOS工艺中易于实现和推广应用。
附图说明
图1为本发明TDDB失效预警电路在一实施例中的电路结构图。
图2是图1中应力电压产生模块的电路结构图。
图3是图1中应力电压选择模块的电路结构图。
图4是图1中输出模块的电路结构图。
图5是图1中TDDB失效预警电路仿真图。
具体实施方式
下面结合实施例及附图对本发明作进一步详细说明,但本发明的实施方式不限于此。
如图1所示,是本发明TDDB失效预警电路在一实施例中的结构示意图,包括:
应力电压产生模块100,其输入端接入时钟信号,用于产生应力电压;
应力电压选择模块200,与应力电压产生模块100的输出端连接,用于选择不同的应力加载到测试电容209,加速所述测试电容的TDDB失效;
输出模块300,与应力电压产生模块的输出端连接,用于将输入电压转化为标准的数字信号输出;并且当所述测试电容发生击穿失效时,所述输出模块输出低电平,发出报警信号。
在一较佳实施例中,所述应力电压产生模块100由互不交叠的时钟信号CLK1、CLK2控制产生3VDD-VTH的输出电压,输出电压与应力电压选择模块200连接。
在一较佳实施例中,如图2所示,所述应力电压产生模块100包括第一单级电荷泵110、第二单级电荷泵120、第三单级电荷泵130、第一可变衬底开关114、第二可变衬底开关124和输出电容125;
所述第一单级电荷泵110包括第一NMOS管111、第三可变衬底开关112以及第一电容113组成;
第一NMOS管111的栅极接时钟信号CLK2,源极接地,漏极接时钟信号CLK1;
第一电容113一端接时钟信号CLK1,另一端接第三可变衬底开关112的源极与第一可变衬底开关114的源极极;
第三可变衬底开关112的栅极接第三单级电荷泵130的输出端,漏极接电源电压VDD的输出端,源极极接第一电容113与第一可变衬底开关114的源极;
所述第二单级电荷泵120包括第二NMOS管121、第四可变衬底开关122以及第二电容123组成;
第二NMOS管121的栅极接时钟信号CLK2,源极接地,漏极接第一可变衬底开关114的漏极;
第二电容123一端接第一可变衬底开关114的漏极,另一端接第四可变衬底开关122的源极与第二可变衬底开关124的源极;
第四可变衬底开关122的栅极接第三单级电荷泵130的输出端,漏极接电源电压VDD,源极接第二电容123与第二可变衬底开关124的源极;
所述第二可变衬底开关124的栅极与漏极相连后接输出电容125,输出电容125的另一端接地;
所述第三单级电荷泵130包括第五可变衬底开关131和第三电容132;
第五可变衬底开关131的源极与漏极相连后接电源电压VDD,其源极接第三电容132,第三电容132的另一端接时钟信号CLK2。
在一较佳实施例中,如图3所示,所述的应力电压选择模块200包括8个依次串联连接的PMOS管二极管;包括第一PMOS管201、第二PMOS管202、第三PMOS管203、第四PMOS管204、第五PMOS管205、第六PMOS管206、第七PMOS管207、第八PMOS管208、第一开关210、第二开关220、第三开关230、第四开关240、第五开关250、测试电容209;
第一PMOS管201源极连接所述应力电压产生模块100的输出端,第一PMOS管201的栅极与漏极相连并连接第二PMOS管202源极,第二PMOS管202的栅极与漏极相连并连接第三PMOS管203源极,第三PMOS管203的栅极与漏极相连并连接第四PMOS管204源极,第四PMOS管204的栅极与漏极相连并连接第五PMOS管205源极,第五PMOS管205的栅极与漏极相连并连接第六PMOS管206源极,第六PMOS管206的栅极与漏极相连并连接第七PMOS管207源极,第七PMOS管207的栅极与漏极相连并连接第八PMOS管208源极,第八PMOS管208的栅极与漏极相连并连接地;
第一开关、第二开关、第三开关、第四开关、第五开关210~250分别接第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管201~205的源极,第一开关、第二开关、第三开关、第四开关、第五开关210~250的另一端接测试电容209,测试电容209的另一端接地;
8个PMOS管二极管连接构成分压电路,用于为测试电容提供多种不同的应力。
在一较佳实施例中,所述输出模块300为锁存器,用于将不同的输入电压转化为标准的数字信号后输出;
如图4所示,由第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管301、302、303、304、309以及第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管305、306、307、308、310组成,以及接口311;
第九PMOS管301栅极接入接口311,应力电压选择模块还包括接口260,接口311与应力电压选择模块接口260相连,源极接入电源电压,漏极接第十PMOS管302的源极;第十PMOS管302漏极与第四NMOS管306的漏极相连,第十PMOS管302栅极与第四NMOS管306的栅极相连,第四NMOS管306的源极接地;第三NMOS管305的漏极接第四NMOS管306的漏极,其源极接地,栅极接入接口311;第十PMOS管302的漏极与第十二PMOS管304栅极相连,第十PMOS管302栅极接第十二PMOS管304的漏极;第十一PMOS管303栅极接第五NMOS管307的栅极,其源极接电源电压,漏极接第十二PMOS管304的源极;第十二PMOS管304的栅极与第六NMOS管308的栅极相连,漏极接第六NMOS管308的漏极;第五NMOS管307的漏极接第六NMOS管308的漏极,其源极接地;第六NMOS管308的漏极与第十二PMOS管304漏极相连,其源极接地;第十三PMOS管309源极接电源电压,漏极接第七NMOS管310漏极,其栅极接入接口311,第七NMOS管310栅极接入接口311,其源极接地。
在一较佳实施例中,进一步还包括反馈控制回路,与所述输出模块的输出端连接,其输出端连接在所述应力电压产生模块与时钟信号之间,用于所述输出模块发出报警信号时切断时钟信号的输入;测试电容发生击穿失效后,通过反馈控制回路切断时钟信号,避免功耗损失。
本实施例的TDDB失效预警电路原理如下:
应力电压产生原理:第三单级电荷泵130产生一个与时钟频率相同高电平为2VDD-VTH,低电平VDD-VTH时钟信号来控制第一单级电荷泵110和第二单级电荷泵120中第三可变衬底开关112和第四可变衬底开关122的关断;当CLK1为低电平,CLK2为高电平时,第一NMOS管111、第二NMOS管121导通,第三单级电荷泵130的输出电压为2VDD-VTH,第三可变衬底开关112、第四可变衬底开关122打开而第一可变衬底开关114截止,此时第一单级电荷泵110、第二单级电荷泵120分别构成导通回路,第一电容113、第二电容123的电压为VDD。当CLK1为高电平,CLK2为低电平时,第一NMOS管111、第二NMOS管121栅极为低电平而截止,第三单级电荷泵130的输出电压为VDD-VTH,从而第一NMOS管111、第二NMOS管121关断而第一可变衬底开关114导通。由于CLK1为高电平,第一电容113、第二电容123的电压为VDD,所以第二可变衬底开关124的漏极输出电压为3VDD-VTH(由于输出部分124为PMOS管的二极管连接,有一个阈值电压损失),此即应力电压产生模块的输出电压。
应力电压选择模块:应力电压选择模块由八个PMOS管的二极管连接串联而成。由于PMOS管的二极管连接,所以每个PMOS管必然导通,此时通过运用多个PMOS管连接使得每个PMOS管的过驱动电压接近于零,从而整个电路中不会产生电流,每个PMOS管只起分压作用,从而也不会使电路中的晶体管处在应力之下。根据不同的环境选择不同的应力加载到测试电容209。在击穿失效之前接口260的电压为3VTH约为正常的工作电压接输出模块,也避免了输出模块处在应力之下。
输出模块300为锁存器,当输入高电压时,其输出产一个高电平的数字信号;当输入为低电压时,其输出产生一个低电平的数字信号。
如图5所示,是该本实施例的电路的失效仿真图,当电路正常启动后,应力电压产生模块100产生一个电压大小为3VDD-VTH的应力电压连接到应力电压选择模块200,应力电压选择模块200通过选择适当的应力加载到测试电容209,加速其TDDB失效。在未击穿失效之前,输出模块300的输入为3VTH是一个高电压,输出信号则为高电平;如果发生击穿失效,测试电容209击穿导通,从而使输出模块300的输入为低电压,输出低电平,发出报警信号,同时通过反馈控制回路切断开关001,关断应力电压产生模块(100)避免多余功耗损失。
本发明的TDDB失效预警电路采用一种全新的、结构简单的电荷泵,能够准确地产生应力电压,且在CMOS工艺中易于实现和推广应用;设计了应力选择模块,用户可以选择自己所需的应力,实现了用户自定义功能,增强了使用灵活性;预警电路的自身晶体管没有处在应力之下,可保证预警电路自身可靠性,进而避免虚警发生。本发明可减少任务中因集成电路发生TDDB故障引起的风险,保证充裕的无故障工作时间,并提高任务成功率。
以上所述实施例仅表达了本发明的几种实施方式,其描述较为具体和详细,但并不能因此而理解为对本发明专利范围的限制。应当指出的是,对于本领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干变形和改进,这些都属于本发明的保护范围。因此,本发明专利的保护范围应以所附权利要求为准。
Claims (6)
1.一种TDDB失效预警电路,其特征在于,包括:
应力电压产生模块(100),其输入端接入时钟信号,用于产生应力电压;
应力电压选择模块(200),与应力电压产生模块(100)的输出端连接,用于选择不同的应力加载到测试电容(209),加速所述测试电容的TDDB失效;
输出模块(300),与应力电压选择模块的输出端连接,用于将输入电压转化为标准的数字信号输出;并且当所述测试电容发生失效击穿时,所述输出模块输出低电平,发出报警信号;
所述的应力电压选择模块(200)包括8个依次串联连接的PMOS管二极管;8个PMOS管二极管连接构成分压电路,用于为测试电容选择多种不同的应力;
还包括反馈控制回路,与所述输出模块的输出端连接,其输出端连接在所述应力电压产生模块与时钟信号之间,用于所述输出模块发出报警信号时切断时钟信号的输入。
2.根据权利要求1所述的TDDB失效预警电路,所述时钟信号包括互不交叠的两路时钟信号。
3.根据权利要求2所述的TDDB失效预警电路,其特征在于,所述应力电压产生模块(100)包括第一单级电荷泵(110)、第二单级电荷泵(120)、第三单级电荷泵(130)、第一可变衬底开关(114)、第二可变衬底开关(124)和输出电容(125);
所述第一单级电荷泵(110)包括第一NMOS管(111)、第三可变衬底开关(112)以及第一电容(113);
第一NMOS管(111)的栅极接时钟信号CLK2,源极接地,漏极接时钟信号CLK1;
第一电容(113)一端接时钟信号CLK1,另一端接第三可变衬底开关(112)的源极与第一可变衬底开关(114)的源极;
第三可变衬底开关(112)的栅极接第三单级电荷泵(130)的输出端,漏极接电源电压VDD的输出端,源极接第一电容(113)与第一可变衬底开关(114)的源极;
所述第二单级电荷泵(120)包括第二NMOS管(121)、第四可变衬底开关(122)以及第二电容(123);
第二NMOS管(121)的栅极接时钟信号CLK2,源极接地,漏极接第一可变衬底开关(114)的漏极;
第二电容(123)一端接第一可变衬底开关(114)的漏极,另一端接第四可变衬底开关(122)的源极与第二可变衬底开关(124)的源极;
第四可变衬底开关(122)的栅极接第三单级电荷泵(130)的输出端,漏极接电源电压VDD,源极接第二电容(123)与第二可变衬底开关(124)的源极;
所述第二可变衬底开关(124)的栅极与漏极相连后接输出电容(125),输出电容(125)的另一端接地;
所述第三单级电荷泵(130)包括第五可变衬底开关(131)和第三电容(132);
第五可变衬底开关(131)的源极与漏极相连后接电源电压VDD,其源极接第三电容(132),第三电容(132)的另一端接时钟信号CLK2。
4.根据权利要求1所述的TDDB失效预警电路,其特征在于,所述应力电压选择模块(200)包括第一PMOS管(201)、第二PMOS管(202)、第三PMOS管(203)、第四PMOS管(204)、第五PMOS管(205)、第六PMOS管(206)、第七PMOS管(207)、第八PMOS管(208)、第一开关(210)、第二开关(220)、第三开关(230)、第四开关(240)、第五开关(250)和测试电容(209);
第一PMOS管(201)源极连接所述应力电压产生模块(100)的输出端,第一PMOS管(201)的栅极与漏极相连并连接第二PMOS管(202)的源极,第二PMOS管(202)的栅极与漏极相连并连接第三PMOS管(203)的源极,第三PMOS管(203)的栅极与漏极相连并连接第四PMOS管(204)的源极,第四PMOS管(204)的栅极与漏极相连并连接第五PMOS管(205)的源极,第五PMOS管(205)的栅极与漏极相连并连接第六PMOS管(206)的源极,第六PMOS管(206)的栅极与漏极相连并连接第七PMOS管(207)的源极,第七PMOS管(207)的栅极与漏极相连并连接第八PMOS管(208)的源极,第八PMOS管(208)的栅极与漏极相连并接地;
第一开关、第二开关、第三开关、第四开关、第五开关(210、220、230、240、250)分别接第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管(201、202、203、204、205)的源极,第一开关、第二开关、第三开关、第四开关、第五开关(210、220、230、240、250)的另一端接测试电容(209),测试电容(209)的另一端接地。
5.根据权利要求1所述的TDDB失效预警电路,其特征在于,所述输出模块(300)为锁存器。
6.根据权利要求5所述的TDDB失效预警电路,其特征在于,所述输出模块(300)包括第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管(301、302、303、304、309)以及第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管(305、306、307、308、310),以及接口(311);
第九PMOS管(301)栅极接入接口(311),接口(311)与应力电压选择模块接口(260)相连,源极接入电源电压,漏极接第十PMOS管(302)的源极;第十PMOS管(302)漏极与第四NMOS管(306)的漏极相连,第十PMOS管(302)栅极与第四NMOS管(306)的栅极相连,第四NMOS管(306)的源极接地;第三NMOS管(305)的漏极接第四NMOS管(306)的漏极,其源极接地,栅极接入接口(311);第十PMOS管(302)的漏极与第十二PMOS管(304)栅极相连,第十PMOS管(302)栅极接第十二PMOS管(304)的漏极;第十一PMOS管(303)栅极接第五NMOS管(307)的栅极,其源极接电源电压,漏极接第十二PMOS管(304)的源极;第十二PMOS管(304)的栅极与第六NMOS管(308)的栅极相连,漏极接第六NMOS管(308)的漏极;第五NMOS管(307)的漏极接第六NMOS管(308)的漏极,其源极接地;第六NMOS管(308)的漏极与第十二PMOS管(304)漏极相连,其源极接地;第十三PMOS管(309)源极接电源电压,漏极接第七NMOS管(310)漏极,其栅极接入接口(311),第七NMOS管(310)栅极接入接口(311),其源极接地。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201310754731.0A CN103698692B (zh) | 2013-12-31 | 2013-12-31 | Tddb失效预警电路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201310754731.0A CN103698692B (zh) | 2013-12-31 | 2013-12-31 | Tddb失效预警电路 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN103698692A CN103698692A (zh) | 2014-04-02 |
CN103698692B true CN103698692B (zh) | 2016-09-14 |
Family
ID=50360287
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201310754731.0A Active CN103698692B (zh) | 2013-12-31 | 2013-12-31 | Tddb失效预警电路 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN103698692B (zh) |
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Publication number | Publication date |
---|---|
CN103698692A (zh) | 2014-04-02 |
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