CN101599487B - 静电放电检测电路与其相关方法 - Google Patents
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Abstract
一种静电放电检测电路与其相关方法，该静电放电检测电路包含有：一第一电源焊盘、一第二电源焊盘、具有一阻抗元件与一电容元件的一容阻电路、一触发电路以及一偏压电路。该第一电源焊盘接收一第一供应电压，以及该第二电源焊盘用以接收不同于该第一供应电压的一第二供应电压。该阻抗元件耦接在该第一电源焊盘与一第一端点之间，以及该电容元件耦接在该第一端点与一第二端点之间。该触发电路用来依据该第一端点与该第二端点的电压电平来产生一静电放电触发信号。该偏压电路用以提供一偏压电压给该第二端点。
Description
技术领域
本发明与静电放电防护(ESD protection)有关，尤指一种应用于采用先进制程元件的静电放电防护电路的静电放电检测(ESD detection)电路及其相关方法。
背景技术
随着科技进步，集成电路制程技术也随之不断精进。如本领域技术人员所知，各种电子电路可集积/成形于芯片上，而为了要使芯片能接收外界的电压源(例如偏压电源)，并能与外界其他电路/芯片交换数据，芯片上会设有导电的焊盘(pad)。譬如说，为了传输偏压电压，芯片上可设有电源焊盘(power pad)。除此之外，在芯片上也设有信号焊盘(signal pad)，亦即输入/输出焊盘(I/O pad)，用以接收输入信号及/或发出输出信号。
这些导电的焊盘能使芯片得以和外界其他电路/芯片连接。然而，当芯片在封装、测试、运输、加工、等过程中，这些焊盘也很容易因为与外界的静电电源接触，而将静电的不当电力传导至芯片内部，并进而导致芯片内部电路的损毁，这种现象即为所谓的静电放电(ESD，Electro-StaticDischarge)。因此，用来保护集成电路免受静电放电损害的静电放电保护电路(ESD protection circuit)，也因此随着集成电路制程的进步而变得更加重要。
通常在芯片的各焊盘之间会设置有静电放电防护电路。此静电放电防护电路的基本功能是，当芯片的两焊盘间误触静电电源时，静电放电防护电路可在两焊盘间导通一个低阻抗的电流路径，使静电电源放电的电流能优先从此一电流路径流过而不会流入至芯片的其他内部电路；这样一来，就能保护芯片中的其他内部电路不受静电放电影响或由于大量的静电放电电流(ESD current)而导致损坏。一般而言，一静电放电防护电路由一静电放电(暂态)检测电路(ESD transition detection circuit)以及一电源箝制(power clamp)电路所构成。请参阅图1，图1所示为已知静电放电防护电路的方块示意图。如图1所示，静电放电防护电路100包含有一静电放电检测电路110以及一电源箝制电路120。如此之外，此静电放电电路100耦接于两电源焊盘(power pad)VDD(电压供应端)与VSS(接地端)之间。
然而，随着半导体制程的演进，使用较小尺寸的晶体管元件来降低成本已成为各种电路设计技术中的基本需求。随着半导体制程由点一八制程、点一二制程一路演进至六十五纳米，或所谓的纳米先进制程(nano scaleprocess)；半导体元件的栅极氧化层(gate oxide)厚度也随之日益趋薄。除此之外，基于降低整体电路面积及成本的考量，一般静电放电防护电路中的静电放电检测电路所具有的电容元件普遍采用金属氧化层电容(MOScapacitor，亦称之为金属氧化物半导体晶体管电容)来加以实现，而非使用一般传统的电容元件。
请参阅图2，图2所示为另一已知静电放电检测电路200的电路架构示意图。如图2所示，静电放电检测电路200包含有一容阻电路210以及一反相电路220，用以产生一静电放电触发信号Itrigger，其中当静电放电检测电路200检测到静电放电事件(ESD event)时，静电放电触发信号Itrigger会由低逻辑电平转换至高逻辑电平以启动后续的静电放电防护元件(例如电源箝制电路)。静电放电检测电路200连接于一第一电源焊盘(亦即VDD端)以及一第二电源焊盘(亦即VSS端)之间。在图2中，容阻电路210包含有一阻抗元件211以及一金属氧化物半导体晶体管电容(MOScapacitance)212，而反相电路220由一N型金属氧化物半导体晶体管222以及一P型金属氧化物半导体晶体管221所构成。
然而，在利用由先进制程(nano scale process)所形成的金属氧化层电容时，其栅极氧化层所具有的较薄厚度往往会使静电检测电路产生严重的漏电流，此漏电流可能使得静电放电防护电路产生误动作(malfunction)，使其在正常工作情况下无法达到其正常逻辑，进而产生更严重的漏电流。
而静电防护电路的漏电流的现象肇因于静电放电检测电路的容阻电路(请参阅图2)中的金属氧化物半导体晶体管电容212采用了先进制程的薄氧化层元件，此时，金属氧化物半导体晶体管电容212的栅极端往往会出现大量的隧穿电流(tunneling current)而导致芯片于正常操作时容阻电路210与反相电路220间的一连接端(其耦接于P型金属氧化物半导体晶体管221的一控制端与N型金属氧化物半导体晶体管222的一控制端)的电压相对于P型金属氧化物半导体晶体管221的一第一连接端(其耦接于第一电源焊盘)的电压值而言为一个相对低的电压，因此该P型金属氧化物半导体晶体管即导通而造成静电放电触发信号Itrigger由低逻辑电平转换至高逻辑电平，因此便错误地启动后续的静电放电防护元件(例如电源箝制电路)。换句话说，当静电放电事件并未发生时，由于金属氧化物半导体晶体管电容212的隧穿电流将拉低连接端230(其连结容阻电路210以及反相电路220)的电压值，因而导致反相电路220于芯片正常操作下无法有效地关闭，进而导致在两电源焊盘(VDD端与VSS端之间)有大量的漏电流产生。因此本发明提供新颖的静电放电检测电路，由于利用新的电路架构，即使在采用先进制程的薄氧化层元件的状况下，仍能改善静电放电防护电路于正常操作时的漏电流现象。
发明内容
因此本发明的目的之一是提供具有不同电路结构的静电放电检测电路及相关技术，以克服已知技术中由于静电放电防护电路的静电放电检测电路于先进制程之下会产生大量漏电流现象的缺点。本发明的静电放电检测电路，其容阻电路并未直接接地，而通过使用偏压电路，便可减少容阻电路的金属氧化物半导体晶体管电容两端的压差，从而改善先进制程中静电放电检测电路的漏电流现象。
根据本发明的一实施例，其公开一种静电放电检测电路。该静电放电检测电路包含有：一第一电源焊盘、一第二电源焊盘、包含有一阻抗元件以及一电容元件的一容阻电路、一触发电路、一偏压电路、一第一连接端与一第二连接端。该第一电源焊盘用以接收一第一供应电压；该第二电源焊盘用以接收不同于该第一供应电压的一第二供应电压；该容阻电路的阻抗元件，其耦接于该第一电源焊盘与该第一连接端之间；该电容元件，其耦接于该第一端点与该第二端点之间；该触发电路，耦接于该第一电源焊盘、该第二电源焊盘以及该容阻电路，用来依据该第一端点与该第二端点的电压电平来产生一静电放电触发信号；以及该偏压电路，耦接在该第一电源焊盘以及该第二电源焊盘之间，用以提供一偏压电压给该第二端点。
根据本发明的另一实施例，其公开一种应用于静电放电检测的方法，该方法包含有：提供一容阻电路，其中该容阻电路内包含有一阻抗元件以及一电容元件，该电容元件，耦接在一第一供应电压与一第一端点之间，而该电容元件，耦接在该第一端点与一第二端点之间，其中该第二端点未直接连接于不同于该第一供应电压的一第二供应电压；
依据该第一端点与该第二端点的电压电平来产生一静电放电触发信号；以及提供一偏压电压至该第二端点。
通过上述的电路设计与相关方法，可解决先进制程下的静电放电检测电路由于采用薄氧化层金属氧化物半导体晶体管元件而导致正常操作下的漏电流问题。
附图说明
图1为已知静电放电防护电路的方块示意图。
图2为另一已知静电放电检测电路的电路架构示意图。
图3为本发明静电放电检测电路的一第一实施例的电路架构示意图。
图4为本发明第一实施例的静电放电检测电路模拟静电放电事件发生时触发电流的示意图。
图5为本发明第一实施例的静电放电检测电路模拟正常操作状态下漏电流状态的示意图。
图6为本发明静电放电检测电路的一第二实施例的电路架构示意图。
图7为本发明第二实施例的静电放电检测电路模拟静电放电事件发生时触发电流的示意图。
图8为本发明第二实施例的静电放电检测电路模拟正常操作状态下漏电流状态的示意图。
【主要元件符号说明】
100 静电放电防护电路
110、200、300、600 静电放电检测电路
120 电源箝制电路
210、320、620 容阻电路
220、330、630 触发电路
230 连接端
301、601 第一电源焊盘
302、602 第二电源焊盘
311 晶体管元件
321、611、621 阻抗元件
322、622 电容元件
331、631 第一金属氧化物半导体晶体管
332、632 第二金属氧化物半导体晶体管
612 P型金属氧化物半导体晶体管
613 N型金属氧化物半导体晶体管
615 反相器
633 第三金属氧化物半导体晶体管
具体实施方式
在说明书及所附的权利要求书当中使用了某些词汇来指称特定的元件。本领域技术人员应可理解，制造商可能会用不同的名词来称呼同一个元件。本说明书及所附权利要求书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及后续的请求项当中所提及的「包含」为一开放式的用语，故应解释成「包含但不限定于」。以外，「耦接」一词在此包含任何直接及间接的电气连接手段。因此，如果文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或通过其他装置或连接手段间接地电气连接至该第二装置。
请参阅图3，图3所示为本发明静电放电检测电路的一第一实施例的电路架构示意图。如图3所示，静电放电检测电路300耦接在一第一电源焊盘301与一第二电源焊盘302之间，在本实施例中，第一电源焊盘301为一VDD焊盘(用以提供第一供应电压VDD)，而该第二电源焊盘302为一VSS焊盘(用以提供第二供应电压VSS，例如接地电压)。静电检测电路300包含有一偏压电路(bias circuit)310、一容阻电路(RC circuit)320以及一触发电路330。在本说明书后续的说明之中，静电放电检测电路的容阻电路中的电容元件皆以金属氧化物半导体晶体管电容来加以实施，以及容阻电路中的阻抗元件以一电阻(resistance)元件来加以实施。
除此之外，静电放电检测电路的触发电路中包含有不同导电型的金属氧化物半导体晶体管元件，也就是说，触发电路中同时采用了N型以及P型的金属氧化物半导体晶体管元件。而且，本发明的电路架构以及相关技术运用采用先进制程(nano scale process)的元件来加以实施。请注意，上述仅作为范例说明之用，并不为本发明的限制条件之一。
请参阅图3，在本实施例中，容阻电路320包含有一阻抗元件321以及一电容元件322，而阻抗元件321为一电阻，电容元件322以采用先进制程(nano scale)的金属氧化物半导体晶体管电容(MOS capacitor)来加以实施。触发电路330包含有一第一金属氧化物半导体晶体管331以及一第二金属氧化物半导体晶体管332，对第一金属氧化物半导体晶体管331而言，其一控制端(栅极)耦接于一第一端点Na，其一第一连接端(源极)耦接于第一电源焊盘301，以及其一第二连接端(漏极)用以输出静电放电触发信号Itrigger给后续的静电放电防护元件(例如电源箝制电路)以于静电放电事件发生时旁通静电放电电流，如图所示，静电放电触发信号Itrigger由端点Nc所输出。此外，对于触发电路330的第二金属氧化物半导体晶体管332而言，其一控制端(亦即栅极)耦接于一第二端点Nb，其一第一连接端(漏极)耦接于第一金属氧化物半导体晶体管331的第二连接端，以及其一第二连接端(源极)耦接于第二电源焊盘302。在本实施例中，第一金属氧化物半导体晶体管331以一P型的金属氧化物半导体晶体管来实现而第二金属氧化物半导体晶体管332则是以一N型的金属氧化物半导体晶体管来实现，亦即两金属氧化物半导体晶体管331、332为不同导电型的金属氧化物半导体晶体管。
请继续参阅图3，相较于已知静电放电检测电路(如图2所示)，本发明静电放电检测电路300还包含有偏压电路310，在本实施例中，偏压电路310为一分压电路(voltage divider)，用以根据第一电源端301与第二电源端302的供应电压(例如VDD以及VSS)提供容阻电路320的电容元件322下端(亦即第二端点Nb)一个高于第二电源焊盘302的供应电压(例如VSS)的偏压电压，也就是说，电容元件322两端间的跨压分别为第一端点Na以及第二端点Nb之间的电压差，此电压差会小于第一电源焊盘301的供应电压(例如VDD)以及第二电源焊盘302的供应电压(例如VSS)间的电压差。在本实施例中，偏压电路310以五个具有二极管接法形式(diode-connected)的晶体管元件311来加以实施，使得第二端点Nb的电压值为VDD和VSS之间的一个分压(亦即)，不过分压电路的架构与采用的元件并不为本发明的限制条件之一，任何其他可产生分压的电路架构皆属于本发明的设计变化之一；而分压元件的数目亦不为本发明的限制条件之一。
静电放电检测电路300在正常操作下的电路状态以及静电放电事件发生时的电路状态将在后续的公开中详细说明。
当一静电放电事件发生时，第一电源焊盘301与第二电源焊盘302之间的跨压急剧升高，对于第一金属氧化物半导体晶体管331而言，由于容阻电路320的电容元件322(金属氧化物半导体晶体管电容)来不及快速反应，以致于第一金属氧化物半导体晶体管331耦接至第一电源焊盘301的第一连接端的电压值将高于第一连接端Na的电压而使得第一金属氧化物半导体晶体管331导通并产生一静电放电触发信号Itrigger(亦即静电放电触发信号Itrigger会由低逻辑电平转换至高逻辑电平)。对于第一端点Na来说，由于电容元件322来不及对电压急升进行相对应的反应，使得第一端点Na的电压会暂时维持于第一电源焊盘301原本的电压值(亦即趋近VDD)。由于第一金属氧化物半导体晶体管331因为其控制端与第一连接端的两端电压差而导通，使端点Nc的电压随之升高进而触发静电放电防护电路的电源箝制电路(未显示于图中)，使得电源箝制电路导通一低阻抗电流路径以疏导静电放电电流来达成静电防护的目的。
静电放电检测电路300在正常运作时，偏压电路310提供分压电压给第二端点Nb(亦即电容元件322之一端)，使得第二端点Nb偏压于一个大于第二电源焊盘302的电压(亦即VSS)的较高电压电平。如图3所示，在正常操作之下，由于偏压电路310所提供的偏压电压，使得第二端点Nb的电压可导通第二金属氧化物半导体晶体管332(第二金属氧化物半导体晶体管332为一N型金属氧化物半导体晶体管332元件)，此时因为第二端点Nb的电压为一较高电平(相较于第二电源焊盘302的电压电平)，经由适当的分压设计，第一端点Na与第二端点Nb间的跨压于正常模式之下不大，因此先进制程的金属氧化物半导体晶体管电容(亦即电容元件322)的栅极漏电流现象也随之改善，并使得第一端点Na的电压得以维持在一个近似于第一电源焊盘301的供应电压(VDD)的状态，由于第一金属氧化物半导体晶体管331为一P型金属氧化物半导体晶体管，故此一接近于VDD的电压将会关闭第一金属氧化物半导体晶体管331。换句话说，由于先进制程的金属氧化物半导体晶体管电容(亦即电容元件322)两端(第一端点Na与第二端点Nb)的跨压减少，进而可有效地关闭正常操作状态下的第一金属氧化物半导体晶体管331，避免因为漏电流而不当产生静电放电触发信号而触发电源箝制电路，因此，可防止静电放电防护电路产生误动作，避免处在不正常逻辑状态。
请同时参阅图4与图3，图4为本发明第一实施例的静电放电检测电路模拟静电放电事件发生时触发电流的示意图。如图4所示，此模拟固定静电放电检测电路300的容阻电路320的RC时间常数(RC constant)为50ns以及固定第一金属氧化物半导体晶体管331的通道长度(L)为0.12um，而调制第一金属氧化物半导体晶体管331的通道宽度(W)而产生的数据(请参考曲线1～曲线7)。请参阅图5与图3，图5为本发明第一实施例的静电放电检测电路模拟正常操作状态(normal operation)下漏电流状态的示意图。如图5所示，此模拟当第一电源端301的第一供应电压(亦即VDD)固定为1伏特时，静电放电检测电路300中漏电情形的数据(请参考曲线1～曲线2)。
由前述的公开可清楚得知，当集成电路设计中需要采用先进制程的薄栅极氧化层元件时，采用图3所示的电路架构可在兼顾电路面积的同时实现静电放电的防护功能，且在芯片正常操作时可以使已知技术由于采用先进制程的薄栅极氧化层元件(尤其是金属氧化物半导体晶体管电容)所产生的漏电流有效地减少，进而改善了静电放电防护电路的整体性能。
请参阅图6，图6所示为本发明静电放电检测电路的一第二实施例的电路架构示意图。如图6所示，静电放电检测电路600耦接于一第一电源焊盘601与一第二电源焊盘602之间，在本实施例中，第一电源焊盘601为一VDD焊盘(用以提供第一供应电压VDD)，而第二电源焊盘602为一VSS焊盘(用以提供第二供应电压VSS，例如接地电压)。静电检测电路600包含有一偏压电路610、一容阻电路620以及一触发电路630。在本实施例中，容阻电路620耦接于第一电源焊盘601以及一连接端Nb之间，在容阻电路620内包含有一阻抗元件621以及一电容元件622。此外，触发电路630耦接于第一电源焊盘601、第二电源焊盘602、容阻电路620以及偏压电路610。
在此一实施例中，触发电路630采用两个P型的金属氧化物半导体晶体管(第一金属氧化物半导体晶体管631以及第二金属氧化物半导体晶体管632)迭接，以及另使用一N型的金属氧化物半导体晶体管(亦即第三金属氧化物半导体晶体管633)以构成一个具有双重开关的触发反相器(triggerinverter)。如图6所示，触发电路630的耦接关系如下所述：第一金属氧化物半导体晶体管631的一控制端(栅极)耦接于第一端点Na，而其一第一连接端(源极)耦接于第一电源焊盘601；第二金属氧化物半导体晶体管632的一控制端(栅极)耦接于第二端点Nb，其第一连接端(源极)耦接于第一金属氧化物半导体晶体管631的一第二连接端(漏极)，而其一第二连接端(漏极)用以在静电放电事件产生时触发静电放电触发信号Itrigger以导通后续的静电放电防护元件(例如电源箝制电路)，如图所示，触发静电放电触发信号Itrigger由端点Nc所输出；第三金属氧化物半导体晶体管633，其一控制端(栅极)耦接于第二端点Nb，一第一连接端(漏极)耦接于第二金属氧化物半导体晶体管632的第二连接端，而其一第二连接端(源极)则耦接于第二电源焊盘602。
请继续参阅图6，偏压电路610包含有一反相器615以及一阻抗元件611。然而请注意到，在本实施例中采用阻抗元件611仅作为范例说明之用，在其他实施例中，也可以依据设计需求而省略阻抗元件611的使用，此一设计变化亦属于本发明的设计范畴。在偏压电路610中，反相器615包含有一P型金属氧化物半导体晶体管612以及一N型金属氧化物半导体晶体管613。反相器615耦接于第二端点Nb与触发电路630的第二金属氧化物半导体晶体管632的第二连接端(亦即端点Nc)之间。在本实施例中，触发电路630所构成的触发反相器(trigger inverter)与偏压电路610中的反相器(偏压反相器)615形成了一反馈控制机制(feedback control scheme)，使得反相器615会依据静电放电触发信号Itrigger所提供的反馈电压电平来产生一偏压电压至第二端点Nb，以减少电容元件622的两端压降(亦即第一、第二端点Na与Nb之间的电压差)。
然而，在本发明的其他实施例中，静电放电检测电路600也可以采用分压电路来作为偏压电路，举例来说，可采用第一实施例中的偏压电路310来取代第二实施例的偏压电路610，也就是说，在不违反本发明的精神的情况之下，可依据设计需求的不同而采用其他偏压电路的电路组态在静电放电检测电路600之中，而这些设计变化亦属于本发明的范畴。
静电放电检测电路600在正常操作下的电路状态以及静电放电事件发生时的电路状态将于后续的公开中详细说明。
请参阅图6，当一静电放电事件发生时，第一电源焊盘601与第二电源焊盘602之间的跨压急剧升高，由于容阻电路620所造成的RC延迟(RCdelay)，使得第一金属氧化物半导体晶体管631由于其第一连接端(漏极)与第一端点Na之间的压差而导通，而第一金属氧化物半导体晶体管631的导通会进一步地拉高第二金属氧化物半导体晶体管632的第一连接端(漏极)的电压电平，故第二金属氧化物半导体晶体管632接着便会导通。随着第一、第二金属氧化物半导体晶体管631、632的导通将提升端点Nc(亦即第二金属氧化物半导体晶体管632的第二连接端)的电压而提供静电放电触发信号Itrigger(由低逻辑电平切换至高逻辑电平)至电源箝制电路(未显示于图中)以排除静电放电电流。当端点Nc的电压提升时，此电压亦反馈至偏压电路610的反相器615而导通N型金属氧化物半导体晶体管613，随着N型金属氧化物半导体晶体管613的导通，第二端点Nb的电压会降低至一个较低的电压电平(例如接近VSS电压的电压电平)，由先进制程的薄栅极氧化层元件的本身特性，由于电容元件622的两端压差增加，故电容元件622将产生大量的栅极漏电流，从而进一步地拉低第一端点Na的电压电平，因此在静电放电事件发生时，第一端点Na与第二端点Nb的较低电压电平将使得触发电路630的第一金属氧化物半导体晶体管631与第二金属氧化物半导体晶体管632皆维持导通的状态而继续提供静电放电触发信号Itrigger至后续的静电放电防护元件(例如电源箝制电路)以旁通静电放电电流来达成静电防护的目的。
请继续参阅图6，当静电放电检测电路600在正常运作时，触发电路630中的第三金属氧化物半导体晶体管633会导通而使端点Nc趋近于第二电源焊盘602所提供的电压(VSS)，如此一来，通过反馈机制，端点Nc的低电压会导通偏压电路610的反相器615中的P型金属氧化物半导体晶体管612，此时，由于P型金属氧化物半导体晶体管612的导通，第二端点Nb的电压会被拉升至一个接近第一供应电压(VDD)的电压电平，由于在正常操作时，第一端点Na亦处于一个近似于第一供应电压(VDD)的电压电平，相较于已知技术，这两个端点Na与Nb之间的跨压便可减少(既然端点Na与Nb间的电压皆近似于VDD)，一方面可降低了容阻电路620的电容元件320(由于在本发明皆假设采用先进制程的薄栅极金属氧化层电容来实施)的栅极漏电流，另一方面更可有效地关闭触发电路630的第一金属氧化物半导体晶体管631与第二金属氧化物半导体晶体管632。也就是说，在本实施例中，在正常操作之下，因为先进制程的金属氧化物半导体晶体管电容(亦即电容元件622)两端的跨压减少，从而避免因为漏电流而不当地产生静电放电触发信号来触发电源箝制电路，因此，可防止静电放电防护电路产生误动作，避免处在不正常逻辑状态。
请同时参阅图7与图6，图7为本发明第二实施例的静电放电检测电路模拟静电放电事件发生时触发电流的示意图。如图7所示，此模拟固定静电放电检测电路600的容阻电路620的RC时间常数为25ns以及固定第一金属氧化物半导体晶体管631的通道长度(L)为0.12um，而调制第一金属氧化物半导体晶体管631与第二金属氧化物半导体晶体管632的通道宽度(W)而产生的数据(请参考曲线1～曲线5)。请参阅图8与图6，图8为本发明第二实施例的静电放电检测电路模拟正常操作状态下漏电流状态的示意图。如图8所示，此模拟当第一电源端601的第一供应电压(VDD)固定为1伏特时，静电放电检测电路600的漏电情形的数据(请参考曲线1～曲线2)。
由前述的公开可清楚得知，当集成电路设计中需要采用先进制程的薄栅极氧化层元件时，图6所示的电路架构利用锁存(latch)结构(由触发电路630与偏压电路610中的反相器结构所形成)与偏压电路610不仅于正常操作时降低了静电放电检测电路600的漏电流，也可以在静电放电事件发生时加速导通电源箝制电路以排除静电放电电流。在本实施例中，当静电放电事件产生时，静电放电检测电路600产生大量的栅极漏电流，并将电容元件622的栅极漏电流变成可持续疏导静电放电电流的一个枢纽(通过让第一金属氧化物半导体晶体管631以及第二金属氧化物半导体晶体管632持续导通)，换句话说，图6所示的电路架构利用先进制程的金属氧化物半导体晶体管电容本身的漏电流来使得触发电路能持续产生静电放电触发信号来启动后续的静电放电防护元件(例如电源箝制电路)。而这样的机制，更可在适当的状况下，将容阻电路620的R C时间常数的数值加以调降而仍维持静电放电防护的功效；在这些情况中静电放电防护电路的电路面积可因而缩减并降低成本。
请注意，在不违背本发明的精神之下，其他的设计变化亦是可行的，举例来说，在本发明的其他实施例中，静电放电检测电路300的偏压电路310也可以用图6所示的偏压电路610来加以取代，此外，偏压电路610的阻抗元件611为一选择性使用(optional)的元件。这些相关的设计变化皆属于本发明的范畴。
总而言之，相较于已知静电放电检测电路，本发明所提供的静电放电防护技术可通过避免让容阻电路直接接地(VSS端)而免除让其内的电容元件由于大量的跨压而造成负面的影响，也可以在静电放电事件发生时提升疏导静电放电电流的能力并同时兼顾电路面积以及成本的考量。如前述的各个实施例所示，本发明静电放电检测电路中的各个电路架构都可以采用各种其他等效电路来实现。举例来说，第一实施例的分压电路也可以采用电阻元件来作为分压元件而达到提供电容元件一个相异于VSS电压的电压电平。换句话说，任何采用前面叙述过的技术来降低容阻电路两端跨压以改善静电放电检测电路于正常操作时肇因于栅极漏电流而导致的问题的电路架构，皆符合本发明的精神并落于本发明的范畴之中。
以上所述仅为本发明的优选实施例，凡依本发明权利要求书所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (16)
1.一种静电放电检测电路，包含有：
一第一电源焊盘，用以接收一第一供应电压；
一第二电源焊盘，用以接收不同于该第一供应电压的一第二供应电压；
一容阻电路，包含有：
一阻抗元件，耦接在该第一电源焊盘与一第一端点之间；以及
一电容元件，耦接在该第一端点与一第二端点之间，其中该第二端点未直接连接于该第二供应电压；
一触发电路，耦接于该第一电源焊盘、该第二电源焊盘以及该容阻电路，用来依据该第一端点与该第二端点的电压电平来产生一静电放电触发信号；以及
一偏压电路，耦接在该第一电源焊盘以及该第二电源焊盘之间，用以提供一偏压电压给该第二端点。
2.如权利要求1所述的静电放电检测电路，其中该偏压电压介于该第一供应电压与该第二供应电压之间。
3.如权利要求1所述的静电放电检测电路，其中该电容元件为采用先进制程的一金属氧化物半导体晶体管电容。
4.如权利要求1所述的静电放电检测电路，其中该偏压电路为一分压电路，用以根据该第一、第二供应电压来产生一分压以作为该偏压电压。
5.如权利要求1所述的静电放电检测电路，其中该触发电路包含有：
一第一金属氧化物半导体晶体管，其一控制端耦接于该第一端点，一第一连接端耦接于该第一电源焊盘，以及一第二连接端用以输出该静电放电触发信号；以及
一第二金属氧化物半导体晶体管，其一控制端耦接于该第二端点，一第一连接端耦接于该第一金属氧化物半导体晶体管的该第二连接端，以及一第二连接端耦接于该第二电源焊盘，其中该第一金属氧化物半导体晶体管为一第一导电型的金属氧化物半导体晶体管，以及该第二金属氧化物半导体晶体管为一第二导电型的金属氧化物半导体晶体管。
6.如权利要求5所述的静电放电检测电路，其中该偏压电路包含有一反相器，耦接于该第二端点与该第一金属氧化物半导体晶体管的该第二连接端之间，用以根据该静电放电触发信号来产生该偏压电压。
7.如权利要求1所述的静电放电检测电路，其中该触发电路包含有：
一第一金属氧化物半导体晶体管，其一控制端耦接于该第一端点，一第一连接端耦接于该第一电源焊盘；
一第二金属氧化物半导体晶体管，其一控制端耦接于该第二端点，一第一连接端耦接于该第一金属氧化物半导体晶体管的一第二连接端，以及一第二连接端用以输出该静电放电触发信号；以及
一第三金属氧化物半导体晶体管，其一控制端耦接于该第二端点，一第一连接端耦接于该第二金属氧化物半导体晶体管的该第二连接端，以及一第二连接端耦接于该第二电源焊盘，其中该第一、第二金属氧化物半导体晶体管为第一导电型的金属氧化物半导体晶体管，以及该第三金属氧化物半导体晶体管为一第二导电型的金属氧化物半导体晶体管。
8.如权利要求7所述的静电放电检测电路，其中该偏压电路包含有一反相器，耦接于该第二端点与该第二金属氧化物半导体晶体管的该第二连接端之间，用以根据该静电放电触发信号来产生该偏压电压。
9.一种静电放电检测方法，包含有：
提供一容阻电路，包含有：
一阻抗元件，耦接于一第一供应电压与一第一端点之间；以及
一电容元件，耦接在该第一端点与一第二端点之间，其中该第二端点未直接连接于不同于该第一供应电压的一第二供应电压；
依据该第一端点与该第二端点的电压电平来产生一静电放电触发信号；以及
提供一偏压电压至该第二端点。
10.如权利要求9所述的静电放电检测方法，其还包含有：
设定该偏压电压介于该第一供应电压与该第二供应电压之间。
11.如权利要求9所述的静电放电检测方法，其中该电容元件为采用先进制程的一金属氧化物半导体晶体管电容。
12.如权利要求9所述的静电放电检测方法，其中提供该偏压电压至该第二端点的步骤包含有：
根据该第一、第二供应电压来产生一分压以作为该偏压电压。
13.如权利要求9所述的静电放电检测方法，其中依据该第一端点与该第二端点的电压电平来产生该静电放电触发信号的步骤包含有：
提供一第一金属氧化物半导体晶体管，其一控制端耦接于该第一端点，一第一连接端耦接于该第一供应电压，以及一第二连接端用以输出该静电放电触发信号；以及
提供一第二金属氧化物半导体晶体管，其一控制端耦接于该第二端点，一第一连接端耦接于该第一金属氧化物半导体晶体管的该第二连接端，以及一第二连接端耦接于该第二供应电压，其中该第一金属氧化物半导体晶体管为一第一导电型的金属氧化物半导体晶体管，以及该第二金属氧化物半导体晶体管为一第二导电型的金属氧化物半导体晶体管。
14.如权利要求13所述的静电放电检测方法，其中提供该偏压电压至该第二端点的步骤包含有：
反相该静电放电触发信号来产生该偏压电压。
15.如权利要求9所述的静电放电检测方法，其中依据该第一端点与该第二端点的电压电平来产生该静电放电触发信号的步骤包含有：
提供一第一金属氧化物半导体晶体管，其一控制端耦接于该第一端点，一第一连接端耦接于该第一供应电压；
提供一第二金属氧化物半导体晶体管，其一控制端耦接于该第二端点，一第一连接端耦接于该第一金属氧化物半导体晶体管的一第二连接端，以及一第二连接端用以输出该静电放电触发信号；以及
提供一第三金属氧化物半导体晶体管，其一控制端耦接于该第二端点，一第一连接端耦接于该第二金属氧化物半导体晶体管的该第二连接端，以及一第二连接端耦接于该第二供应电压，其中该第一、第二金属氧化物半导体晶体管为第一导电型的金属氧化物半导体晶体管，以及该第三金属氧化物半导体晶体管为一第二导电型的金属氧化物半导体晶体管。
16.如权利要求15所述的静电放电检测方法，其中提供该偏压电压至该第二端点的步骤包含有：
反相该静电放电触发信号来产生该偏压电压。
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