CN102255304A - Esd电源箝位电路 - Google Patents

Abstract

本发明公开了一种ESD电源箝位电路，涉及半导体集成芯片的ESD保护技术领域。该电路包括电源管脚VDD、接地管脚VSS、及连接至所述电源管脚VDD与接地管脚VSS之间的静电放电检测结构及箝位器件，所述静电放电检测结构进一步包括：电容电阻耦合结构，由串联在所述电源管脚VDD及接地管脚VSS之间的电容及电阻构成，用于检测并输出所述电源管脚VDD或接地管脚VSS上的静电放电电压；D锁存器结构，连接于所述电容与电阻的连接点与所述箝位晶体管的栅极之间，用于将所述电容电阻耦合结构输出的电压传送至所述箝位器件。本发明的ESD电源箝位电路版图面积小且能够有效防止误触发现象的发生。

Description

ESD电源箝位电路

技术领域

本发明涉及半导体集成芯片的静电放电(Electrostatic Discharge，ESD)保护技术领域，尤其涉及一种基于D锁存器的ESD电源箝位电路。

背景技术

一直以来，ESD问题都是半导体行业可靠性的一个主要威胁。据报道，集成电路(Integrated Circuits，IC)超过70％的损伤都是由ESD或电过载(Electrical Overstress，EOS)造成的。伴随着互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)技术的按比例缩小，器件的栅氧化层越来越薄，结深也越来越浅，使得CMOS电路更易于受到ESD损伤。因此，必须在每个输入/输出接口(I/O pin)之间添加有效的ESD保护电路，为静电电荷提供低阻泄放通道。此外，由于核心电路被直接连接到电源VDD和地VSS之间，VDD和VSS之间的电源箝位电路也是非常必要的。

ESD电源箝位电路需要实现如下功能：在VDD/VSS电源线上出现ESD电压时开启箝位电路，同时当IC电源正常上电时，该箝位电路又应该保持关断状态。基于以下事实来设计电源箝位电路可以达到上述要求：电源正常上电时的上升时间在ms量级，而发生ESD事件时的上升时间在100ps-60ns之间。因此，可以通过区分电压波形的上升时间来区分ESD事件和电源正常上电的情况。

图1中示出了一种传统结构的ESD电源箝位电路，其采用电容耦合结构实现，利用电容-电阻(C-R)网络充当ESD检测电路，用于检测ESD事件。为区分ESD事件和电源正常上电的情形，其RC时间常数应大于ESD事件的维持时间(对于人体放电模式的ESD应力，维持时间为500ns～1μs)，同时应小于电源正常上电时的上升时间(～ms)。因此，该电路的RC时间常数常取为μs量级。

具体看图1中的C-R结构ESD电源箝位电路，它是由一个电容-电阻耦合结构和两级反相器组成的。初始状态下，由于没有电源供电，悬空的节点A1、A2、A3皆与VSS保持相同的电平。当ESD事件出现的瞬间，由于电容10两端的电压不能突变，节点A1跟随VDD上升，表现为高电平。该高电平经过两级反相器14和16的作用，在节点A3产生一个高电平，使其控制的ESD箝位晶体管NMOS(N-ChannelMetal Oxide Semiconductor，N沟道金属-氧化物-半导体)18导通，提供电源到地的低阻通道，泄放静电电荷。同时，VDD上的ESD电压会对电容10进行缓慢充电，此过程中节点A1电平逐渐降低。但由于ESD检测电路的RC时间常数(～μs)远大于ESD脉冲的上升时间(100ps～60ns)，节点A1仍要在高电平停留一段时间，使箝位晶体管18能维持一定的导通时间。当VDD对电容10充电完毕后，节点A1恢复到低电平，使节点A3也回到0电平，关断箝位器件NMOS 18。

而当电源正常上电时，由于箝位电路的RC时间常数小于VDD的上升时间，VDD能够及时对电容10充电，使节点A1保持在低电平，通过两级反相器14和16的作用，在节点A3产生一个低电平，控制箝位器件NMOS 18保持关断状态。

根据以上分析，这种传统C-R结构的ESD电源箝位电路可以实现其电路功能，即在ESD事件到来时开启箝位器件，而在电源正常上电时又能保持箝位器件关断。然而，为实现其电路功能，其ESD检测电路的RC时间常数必须足够大，通常设置为μs量级。如此大的RC时间常数，一方面会导致电阻和电容占据非常大的版图面积，另一方面还会使ESD电源箝位电路易产生误触发现象。

如前所述，一般情况下电源正常上电的上升时间在ms量级，将ESD检测电路的RC时间常数设置为μs量级可以很容易地区分ESD事件和电源正常上电的情况。然而，在一些特殊应用中，例如“热插拔”，电源上电的上升时间可以达到μs量级甚至几百个ns，已经接近甚至低于ESD检测电路的RC时间常数了，在这种情况下，图1中的ESD电源箝位电路很可能会被误触发。因此，作为减小版图面积和提高电路可靠性的双重考虑，有必要减小ESD检测电路的RC时间常数，同时应保证ESD电源箝位电路仍可开启足够长的时间，以充分泄放静电电荷。这给ESD电源箝位电路的设计提出了新的挑战。

发明内容

(一)要解决的技术问题

本发明要解决的技术问题是：提供一种电路版图面积小且能够有效防止误触发现象发生的ESD电源箝位电路。

(二)技术方案

为解决上述问题，本发明提供了一种ESD电源箝位电路，包括电源管脚VDD、接地管脚VSS、及连接至所述电源管脚VDD与接地管脚VSS之间的静电放电检测结构及箝位器件，所述静电放电检测结构进一步包括：电容电阻耦合结构，由串联在所述电源管脚VDD及接地管脚VSS之间的电容及电阻构成，用于检测并输出所述电源管脚VDD或接地管脚VSS上的静电放电电压；D锁存器结构，连接于所述电容与电阻的连接点与所述箝位晶体管的栅极之间，用于将所述电容电阻耦合结构输出的电压传送至所述箝位器件。

优选地，所述箝位晶体管为NMOS晶体管。

优选地，所述箝位器件为可控硅整流器。

优选地，所述D锁存器结构包括：第一反相器、第一CMOS传输门、第二CMOS传输门、第二反相器、第三反相器、及第三NMOS晶体管；所述第一反相器的输入端连接至所述电容与电阻的连接点；所述第一CMOS传输门的两个栅极分别连接所述第一反相器的输入端和输出端，所述第一CMOS传输门的输入连接至所述电源管脚VDD，所述第一CMOS传输门的输出连接至所述第二CMOS传输门的输入；所述第二CMOS传输门的两个栅极分别连接所述第一反相器的输入端和输出端，所述第二CMOS传输门的输入连接至所述第二反相器的输入端，所述第二CMOS传输门的输出连接至所述第三反相器的输出端；所述第二反相器的输出端连接至所述第三反相器的输入端，所述第三反相器的输出端连接至所述箝位晶体管的栅极；所述箝位晶体管的源极连接至所述接地管脚VSS，漏极连接至所述电源管脚VDD；所述第三NMOS晶体管的栅极连接至所述电源管脚VDD，源极连接至所述接地管脚VSS，漏极连接至所述第二反相器的输入端。

优选地，所述第一CMOS传输门包括：第一NMOS晶体管及第一PMOS晶体管；所述第一NMOS晶体管的栅极连接至所述第一反相器的输入端，所述第一PMOS晶体管的栅极连接至所述第一反相器的输出端，所述第一NMOS晶体管的漏极与所述第一PMOS晶体管的源极相连，且连接点作为所述第一CMOS传输门的输入连接至所述电源管脚VDD，所述第一NMOS晶体管的源极与所述第一PMOS晶体管的漏极相连，且连接点作为所述第一CMOS传输门的输出连接至所述第二CMOS传输门的输入。

优选地，所述第二CMOS传输门包括：第二NMOS晶体管及第二PMOS晶体管；所述第二NMOS晶体管的栅极连接至所述第一反相器的输出端，所述第二PMOS晶体管的栅极连接至所述第一反相器的输入端，所述第二NMOS晶体管的漏极与所述第二PMOS晶体管的源极相连，且连接点作为所述第二CMOS传输门的输入连接至所述第二反相器的输入端，所述第二NMOS晶体管的源极与所述第二PMOS晶体管的漏极相连，且连接点作为所述第二CMOS传输门的输出连接至所述第三反相器的输出端。

优选地，所述D锁存器结构包括：第一NMOS晶体管、第一PMOS晶体管、第二NMOS晶体管、第一反相器以及第二反相器；所述第一NMOS晶体管的栅极以及所述第一PMOS晶体管的栅极分别连接至所述电容与电阻的连接点，所述第一NMOS晶体管的源极、所述第一PMOS晶体管的源极以及所述第二NMOS晶体管的漏极分别连接至所述第一反相器的输入端，所述第一NMOS晶体管的漏极与所述第二NMOS晶体管的栅极分别连接至所述电源管脚VDD，所述第一PMOS晶体管的漏极连接至所述第二反相器的输出端，所述第一反相器的输出端连接至所述第二反相器的输入端，所述第二反相器的输出端连接至所述箝位晶体管的栅极，所述箝位晶体管的源极连接至所述接地管脚VSS，所述箝位晶体管的漏极连接至所述电源管脚VDD。

(三)有益效果

本发明的ESD电源箝位电路可以在RC时间常数很小的前提下，保证ESD箝位晶体管在ESD事件期间开启足够长的时间，充分泄放静电电荷，从而可以大大缩小电路占用的版图面积；此外，本发明的ESD电源箝位电路还能有效避免电源快速上电时的误触发现象。

附图说明

图1为传统的C-R结构的ESD电源箝位电路结构示意图；

图2为VLSI中使用的一种D锁存器结构示意图；

图3为依照本发明一种实施方式的ESD电源箝位电路结构框图；

图4为实施例1的ESD电源箝位电路结构示意图；

图5为实施例2的ESD电源箝位电路结构示意图；

图6为模拟ESD电压的脉冲波形图；

图7a是用图6中的电压脉冲来模拟ESD冲击时，图1中ESD电源箝位电路的仿真结果；

图7b是用图6中的电压脉冲来模拟ESD冲击时，图4的ESD电源箝位电路的仿真结果；

图7c是用图6中的电压脉冲来模拟ESD冲击时，图5的ESD电源箝位电路的仿真结果；

图8是用上升时间为0.1ms、脉宽为10ms、幅度为0～1V的脉冲来模拟电源正常上电时，对图1、图4和图5的ESD电源箝位电路的触发节点波形的仿真结果；

图9a是在电源快速上电的情况下，图4的ESD电源箝位电路的仿真结果；

图9b是在电源快速上电的情况下，图5的ESD电源箝位电路的仿真结果。

具体实施方式

本发明提出的ESD电源箝位电路，结合附图及实施例详细说明如下。

本发明的核心思想在于：利用一个D锁存器结构作为ESD电源箝位电路的缓冲模块，以使箝位晶体管在RC时间常数过去后仍然能开启较长时间，从而可以降低ESD检测结构中使用的RC时间常数，有效减小电路占用的版图面积。

本发明所基于的D锁存器结构为实际VLSI(Very Large ScaleIntegrated Circuits)中采用的一种D锁存器结构，其电路结构如图2所示，它是用互补金属氧化物半导体(Complementary Metal OxideSemiconductor，CMOS)传输门TG1、TG2和反相器INV1、INV2构成的。当时钟信号ck＝1时，传输门TG1导通，TG2不起作用，输入数据D通过两级反相器INV1和INV2的作用传递到输出信号Q；当ck＝0时，传输门TG1断开，外部信号不起作用，TG2导通，使两个反相器输入、输出交叉耦合，构成一个双稳态电路保持原来数据。

如图3所示，依照本发明一种实施方式的ESD电源箝位电路，基于图2所示的D锁存器实现，包括电源管脚VDD、接地管脚VSS、及连接至电源管脚VDD与接地管脚VSS之间的静电放电检测结构及箝位器件。电源管脚VDD用于为电源箝位电路提供电源电压；接地管脚VSS用于为电源箝位电路提供地电平。箝位器件可为NMOS晶体管或可控硅整流器(Silicon Controlled Rectifier，SCR)等。

静电放电检测结构进一步包括：电容电阻耦合结构及D锁存器结构。其中：

电容电阻耦合结构，由串联在电源管脚VDD及接地管脚VSS之间的电容及电阻构成，用于检测并输出电源管脚VDD或接地管脚VSS上的静电放电电压；D锁存器结构，连接于电容与电阻的连接点与箝位晶体管的栅极之间，用于将电容电阻耦合结构输出的电压传送至箝位器件。

实施例1

如图4所示，本实施例的箝位器件为NMOS晶体管60。

D锁存器结构包括：第一反相器44、第一CMOS传输门TG3、第二CMOS传输门TG4、第二反相器54、第三反相器56、及第三NMOS晶体管58；第一反相器44的输入端连接至电容40与电阻42的连接点C1(连接点C1输出检测电压，该电压作为D锁存器结构的时钟信号，即图2中的ck信号)；第一CMOS传输门TG3的两个栅极分别连接第一反相器44的输入端和输出端(输出节点C2输出时钟信号的互补信号，即图2中的～ck信号)，输入的控制信号分别为节点C1和C2的电压，第一CMOS传输门TG3的输入连接至电源管脚VDD，第一CMOS传输门TG3的输出节点C3连接至第二CMOS传输门TG4的输入；第二CMOS传输门TG4的两个栅极分别连接第一反相器44的输入端和输出端，输入的控制信号同样分别为节点C1和C2的电压(即图2中的ck和～ck信号)，第二CMOS传输门TG4的输入连接至第二反相器54的输入端(节点C3)，第二CMOS传输门TG4的输出连接至第三反相器56的输出端(节点C5)；第二反相器54的输出端C4连接至第三反相器56的输入端，第三反相器56的输出端C5连接至箝位晶体管60的栅极；箝位晶体管60的源极连接至接地管脚VSS，漏极连接至电源管脚VDD；第三NMOS晶体管58的栅极连接至电源管脚VDD，源极连接至接地管脚VSS，漏极连接至第二反相器54的输入端。

第一CMOS传输门TG3用于在节点C1为高电平时传输VDD的高电平到节点C3；第二CMOS传输门TG4用于在节点C1为低电平时，将节点C3和C5耦合至相同电平，并保持该电平；第二反相器54用于将节点C3的电压反相，并将反相后的电压输出至节点C4；第三反相器56用于将节点C4的电压反相，并将反相后的电压输出至节点C5，其中节点C5为D锁存器结构的输出节点，也是实施例的电源箝位电路的触发节点。

本实施例的第一CMOS传输门TG3包括：第一NMOS晶体管46及第一PMOS晶体管48；第一NMOS晶体管46的栅极连接至第一反相器44的输入端，第一PMOS晶体管48的栅极连接至第一反相器44的输出节点C2，第一NMOS晶体管46的漏极与第一PMOS晶体管48的源极相连，且连接点作为第一CMOS传输门TG3的输入连接至电源管脚VDD，第一NMOS晶体管46的源极与第一PMOS晶体管48的漏极相连，且连接点作为第一CMOS传输门TG3的输出连接至第二CMOS传输门TG4的输入。

本实施例的第二CMOS传输门TG4包括：第二NMOS晶体管52及第二PMOS晶体管50；第二NMOS晶体管52的栅极连接至第一反相器44的输出节点C2，第二PMOS晶体管50的栅极连接至第一反相器44的输入端，第二NMOS晶体管52的漏极与第二PMOS晶体管50的源极相连，且连接点C3作为第二CMOS传输门TG4的输入连接至第二反相器54的输入端，第二NMOS晶体管52的源极与第二PMOS晶体管50的漏极相连，且连接点作为第二CMOS传输门TG4的输出连接至第三反相器56的输出节点C5；第三NMOS晶体管58用于为本实施例的电源箝位电路提供必要的关断机制。

NMOS晶体管60的栅极连接至节点C5，源级连接至接地管脚VSS，漏极连接至电源管脚VDD，用于在栅极接收到高的触发电平的时候开启，提供电源到地(VDD-to-VSS)的低阻通道，泄放静电电荷。优选的，为泄放足够多的静电电荷，NMOS晶体管60需采用大尺寸NMOS来实现。

本实施例的ESD电源箝位电路，采用C-R结构作为上升时间检测电路，将其输出节点C1连接到D锁存器结构的时钟输入端(即图2中的ck信号)，将D锁存器结构的输入信号(即图2中的D信号)接到VDD，即恒定的高电平，将D锁存器结构的输出信号(即图2中的Q信号)作为NMOS晶体管60的栅极控制端，用来产生触发信号，使NMOS晶体管60在ESD冲击下保持开启，在正常状态下保持关闭。其工作原理包括正常状态下和ESD事件发生时两种情况：

ESD事件发生时，即：突然出现一个电源到地的高压脉冲时，由于电容40的耦合作用，节点C1电平跟随VDD上升，D锁存器结构的时钟信号检测到一个上升沿，第一CMOS传输门TG3导通，将VDD的高电平传递到节点C3，再通过第二反相器54和第三反相器56的作用传递到节点C5，从而开启NMOS晶体管60，产生从VDD到VSS的低阻通道，以泄放静电电荷，保护内部电路。当RC时间常数过去后，节点C1恢复低电平，此时第一CMOS传输门TG3关断，第二CMOS传输门TG4导通，节点C5通过第二反相器54和第三反相器56的交叉耦合作用维持高电平，使NMOS晶体管60保持较长的开启时间，以便充分泄放静电电荷。这样，就实现了用小的RC时间常数得到大的开启时间的功能。

在本实施例中，第三NMOS晶体管58的漏极连接到节点C3，栅极恒接高电平VDD。这是一个恒导通的管子，其宽长比远远小于其它晶体管，作用为在ESD事件过去后关断箝位电路。如果没有第三NMOS晶体管58，箝位电路在开启后没有相应的关断机制，会一直保持开启的状态，这会影响到电路的正常工作。采用宽长比合适的第三NMOS晶体管58，可以起到及时关断箝位电路的作用。第三NMOS晶体管58的宽长比对电路性能影响较大，如果太小的话，发生误触发后无法及时关断箝位电路，太大的话在ESD冲击下的开启时间又不够长。

在电源正常上电时，由于ESD检测电路的RC时间常数小于VDD的上升时间，节点C1保持为低电平，使第一CMOS传输门TG3关断、第二CMOS传输门TG4导通。由于NMOS晶体管58的下拉作用，节点C3保持低电平，通过两级反相器54和56的交叉耦合作用，使节点C3和节点C5都维持在0电平，从而无法开启箝位NMOS晶体管60。

另外，第三NMOS晶体管58也可以用一个下拉电阻来代替，不止局限于图3中的一种结构。

实施例2

本实施例的ESD电源箝位电路为实施例1的电路的简化。由于D锁存器结构的输入接恒定的高电平，可以将第一CMOS传输门TG3简化为NMOS传输门；同时，去掉第一反相器44和第二CMOS传输门TG4中的NMOS晶体管，仅保留第二CMOS传输门TG4中的PMOS晶体管。该简化过程并不影响电路功能的实现。通过HSPICE仿真证明，简化后电路的功能和简化前相比是基本一致的。

如图5所示，本实施例的箝位器件为NMOS晶体管84，D锁存器结构包括：第一NMOS晶体管74、第一PMOS晶体管76、第二NMOS晶体管82、第一反相器78以及第二反相器80；第一NMOS晶体管74的栅极以及第一PMOS晶体管76的栅极分别连接至电容70与电阻72的连接点D1(连接点D1输出检测电压)，第一NMOS晶体管74的源极、第一PMOS晶体管76的源极以及第二NMOS晶体管82的漏极分别相连，且连接点D2连接至第一反相器78的输入端，第一NMOS晶体管74的漏极与第二NMOS晶体管82的栅极分别连接至电源管脚VDD，第一PMOS晶体管76的漏极连接至第二反相器80的输出节点D4，第一反相器78的输出节点D3连接至第二反相器80的输入端，第二反相器80的输出节点D4连接至箝位晶体管84的栅极，箝位晶体管84的源极连接至接地管脚VSS，箝位晶体管84的漏极连接至电源管脚VDD。

第一NMOS晶体管74用于在节点D1为高电平时将VDD的高电平传输到节点D2；第一PMOS晶体管76用于在节点D1为低电平时将节点D2和节点D4耦合到相同电平，并保持该电平；第一反相器78用于将节点D2的电压反相，并将反相后的电压输出至节点D3；第二反相器80用于将节点D3的电压反相，并将反相后的电压输出至节点D4，其中节点D4为本ESD电源箝位电路的触发节点；第二NMOS晶体管82用于为本实施例的ESD电源箝位电路提供必要的关断机制。

NMOS晶体管84，其栅极连接至节点D4，源级连接至VSS，漏极连接至VDD，用于在栅极接收到高的触发电平的时候开启，提供电源到地的低阻通道，泄放静电电荷。优选的，为泄放足够多的静电电荷，NMOS晶体管84需采用大尺寸NMOS来实现。

与实施例1的相比，本实施例的ESD电源箝位电路的工作看起来更加直观。当电路正常工作时，电阻72将节点D1下拉至低电平，第一NMOS晶体管74关断，第一PMOS晶体管76导通，恒导通的第二NMOS晶体管82将节点D2下拉至低电平，在第一反相器78和第二反相器80的交叉耦合作用下，节点D2与节点D4同时保持为低电平，NMOS晶体管84不开启。

当电源VDD上施加ESD冲击时，在电容70的耦合作用下，节点D1被上拉至高电平，将第一NMOS晶体管74导通，将第一PMOS晶体管76关断。第一NMOS晶体管74将VDD的高电平传输至节点D2，通过两级反相器传到节点D4，开启箝位器件NMOS晶体管84，泄放静电电荷。而当RC时间常数过去后，箝位器件NMOS晶体管84并不是立即关断，此时节点D1恢复到低电平，将第一PMOS晶体管76开启，把节点D4的高电平反馈到节点D2，并通过两级反相器的交叉耦合作用使这两个节点保持为高电平，从而NMOS晶体管84能开启较长的时间。同样，选取合适的第NMOS晶体管82，可以适时关断箝位电路，以免影响电路正常功能。

此外，本实施例中的第一PMOS晶体管76的宽长比要稍微大一些，以提高对D2节点的电平上拉能力，延长开启时间。

下面，将利用电路仿真工具HSPICE分别对图1中的传统C-R结构ESD电源箝位电路和图4、图5的ESD电源箝位电路进行仿真，并对其仿真结果进行比较。

仿真基于SMIC 0.13μm工艺库。仿真中，图1中的传统C-R结构ESD电源箝位电路采用的RC时间常数为200ns，实施例1及实施例2的电路采用的RC时间常数分别只有20ns。实施例1中的第三NMOS晶体管58的宽长比为0.2um/2um；实施例2中的第NMOS晶体管82的宽长比为0.2μm/2μm，第一PMOS晶体管76的宽长比为15μm/0.13μm。

用如图6所示的脉冲来模拟ESD电压时，图7a为图1中ESD电源箝位电路的仿真结果，图7b为图4的实施例1的ESD电源箝位电路的仿真结果，图7c为图5的实施例2的ESD电源箝位电路的仿真结果。

如图所示，传统C-R式电源箝位电路在ESD冲击下仅开启了约120ns，而本发明的基于D锁存器的两种ESD电源箝位电路都能在ESD冲击下全程开启。且后者仿真所用的RC时间常数仅是前者的十分之一。这说明本发明的ESD电源箝位电路都能够利用很小的RC时间常数获得足够长的箝位电路开启时间，可以在尽量减小版图面积的前提下保证ESD电源箝位电路的可靠性，泄放足够多的静电电荷。如图7b所示，由于仿真所用的RC时间常数只有20ns，节点C1的电压表现为短短几十ns的一个正脉冲。当节点C1恢复到低电平后，箝位器件NMOS晶体管60并没有立即关断。图中显示，箝位器件的栅极控制节点C5的波形与VDD几乎完全重合，维持相同电平的还有节点C3，这是因为两级反相器的交叉耦合作用，使电路呈现出双稳态电路的特性。仿真结果与前面分析的工作原理完全吻合。对于图7c中简化后电路的仿真结果有类似特点。

同样对这三个电路在电源正常上电时的情况进行了仿真。由于0.13μm工艺下的电源电压为1.2V，用幅度为0～1.2V、上升时间为0.1ms、脉宽为10ms的方波脉冲来模拟电源正常上电的过程，仿真结果如图8所示。图8中示出了这三个ESD电源箝位电路的触发节点(即：图1中的节点A3、图4中的节点C5和图5中的节点D4)的电压波形。由图可知，这三个节点的电压波形几乎完全重合，且都保持为0电平，表明这三种电路在电源正常上电时都不会开启其中的大尺寸箝位晶体管，从而不影响电路的正常工作。

通过以上仿真可知，本发明的ESD电源箝位电路可以在大大减小RC时间常数的前提下很好地完成其电路功能，即：在ESD事件发生时开启足够长的时间，并在IC正常工作时保证箝位器件处于完全关断的状态。此外，本发明的ESD电源箝位电路还能有效防止电源快速上电时的误触发现象。为验证这一点，分别用上升时间为160n、120ns和80ns，脉宽为1us，幅度为0～1.2V的方波脉冲模拟电源快速上电的情形，对图4和图5中的两实施例的电路进行HSPICE仿真，结果分别见图9a和图9b。其中，图9a示出了实施例1中节点C5的电压波形。如图所示，在160ns、120ns和80ns的快速上电过程中，节点C5的电压最高约为75mV，远小于箝位器件NMOS晶体管60的阈值电压，从而无法使之开启。图9b示出了实施例2中节点D4的电压波形。图中显示节点D4的最高电压在85mV左右，也未达到箝位器件NMOS晶体管84的阈值电压，从而说明本发明的ESD电源箝位电路具有良好的可靠性，能够有效防止电源快速上电时的误触发现象。

以上实施方式仅用于说明本发明，而并非对本发明的限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行各种组合、修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (7)

1.一种ESD电源箝位电路，包括电源管脚VDD、接地管脚VSS、及连接至所述电源管脚VDD与接地管脚VSS之间的静电放电检测结构及箝位器件，其特征在于，所述静电放电检测结构进一步包括：

电容电阻耦合结构，由串联在所述电源管脚VDD及接地管脚VSS之间的电容及电阻构成，用于检测并输出所述电源管脚VDD或接地管脚VSS上的静电放电电压；

D锁存器结构，连接于所述电容与电阻的连接点与所述箝位晶体管的栅极之间，用于将所述电容电阻耦合结构输出的电压传送至所述箝位器件。

2.如权利要求1所述的ESD电源箝位电路，其特征在于，所述箝位晶体管为NMOS晶体管。

3.如权利要求1所述的ESD电源箝位电路，其特征在于，所述箝位器件为可控硅整流器。

4.如权利要求1或2所述的ESD电源箝位电路，其特征在于，所述D锁存器结构包括：第一反相器、第一CMOS传输门、第二CMOS传输门、第二反相器、第三反相器、及第三NMOS晶体管；所述第一反相器的输入端连接至所述电容与电阻的连接点；所述第一CMOS传输门的两个栅极分别连接所述第一反相器的输入端和输出端，所述第一CMOS传输门的输入连接至所述电源管脚VDD，所述第一CMOS传输门的输出连接至所述第二CMOS传输门的输入；所述第二CMOS传输门的两个栅极分别连接所述第一反相器的输入端和输出端，所述第二CMOS传输门的输入连接至所述第二反相器的输入端，所述第二CMOS传输门的输出连接至所述第三反相器的输出端；所述第二反相器的输出端连接至所述第三反相器的输入端，所述第三反相器的输出端连接至所述箝位晶体管的栅极；所述箝位晶体管的源极连接至所述接地管脚VSS，漏极连接至所述电源管脚VDD；所述第三NMOS晶体管的栅极连接至所述电源管脚VDD，源极连接至所述接地管脚VSS，漏极连接至所述第二反相器的输入端。

5.如权利要求4所述的ESD电源箝位电路，其特征在于，所述第一CMOS传输门包括：第一NMOS晶体管及第一PMOS晶体管；所述第一NMOS晶体管的栅极连接至所述第一反相器的输入端，所述第一PMOS晶体管的栅极连接至所述第一反相器的输出端，所述第一NMOS晶体管的漏极与所述第一PMOS晶体管的源极相连，且连接点作为所述第一CMOS传输门的输入连接至所述电源管脚VDD，所述第一NMOS晶体管的源极与所述第一PMOS晶体管的漏极相连，且连接点作为所述第一CMOS传输门的输出连接至所述第二CMOS传输门的输入。

6.如权利要求5所述的ESD电源箝位电路，其特征在于，所述第二CMOS传输门包括：第二NMOS晶体管及第二PMOS晶体管；所述第二NMOS晶体管的栅极连接至所述第一反相器的输出端，所述第二PMOS晶体管的栅极连接至所述第一反相器的输入端，所述第二NMOS晶体管的漏极与所述第二PMOS晶体管的源极相连，且连接点作为所述第二CMOS传输门的输入连接至所述第二反相器的输入端，所述第二NMOS晶体管的源极与所述第二PMOS晶体管的漏极相连，且连接点作为所述第二CMOS传输门的输出连接至所述第三反相器的输出端。

7.如权利要求1或2所述的ESD电源箝位电路，其特征在于，所述D锁存器结构包括：第一NMOS晶体管、第一PMOS晶体管、第二NMOS晶体管、第一反相器以及第二反相器；所述第一NMOS晶体管的栅极以及所述第一PMOS晶体管的栅极分别连接至所述电容与电阻的连接点，所述第一NMOS晶体管的源极、所述第一PMOS晶体管的源极以及所述第二NMOS晶体管的漏极分别连接至所述第一反相器的输入端，所述第一NMOS晶体管的漏极与所述第二NMOS晶体管的栅极分别连接至所述电源管脚VDD，所述第一PMOS晶体管的漏极连接至所述第二反相器的输出端，所述第一反相器的输出端连接至所述第二反相器的输入端，所述第二反相器的输出端连接至所述箝位晶体管的栅极，所述箝位晶体管的源极连接至所述接地管脚VSS，所述箝位晶体管的漏极连接至所述电源管脚VDD。

Images