CN101330208B

CN101330208B - 静电放电保护电路

Info

Publication number: CN101330208B
Application number: CN2007100423491A
Authority: CN
Inventors: 俞大立; 程惠娟; 刘晶; 陈先敏; 范礼贤
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2007-06-21
Filing date: 2007-06-21
Publication date: 2010-10-13
Anticipated expiration: 2027-06-21
Also published as: CN101330208A

Abstract

本发明公开了一种静电放电保护电路，包括静电放电电路和与静电放电电路输出相连的可控传输门电路。所述静电放电电路通过其中的晶体管对于静电放电电压进行放电达到消耗静电放电电压的目的。所述可控传输门电路通过关闭传输门阻隔静电放电电压，直到所述静电放电电路将静电放电电压消耗完为止。本发明静电放电保护电路能够起到保护内部电路免受静电放电损害的目的。

Description

静电放电保护电路

技术领域

本发明涉及静电放电保护电路。

背景技术

当两个不导电物体接触与分离时，都有可能会引起电子的转移，而使得这两个不导电物体产生额外电荷，此额外产生得电荷即为静电。而当物体上累计的静电对电位相对较低的物体放电时，便产生静电放电(Electro-StaticDischarge，ESD)现象。一般，静电放电的产生可分为直接型及间接型两大类，其中直接型是指物体与经由摩擦产生的电荷的另一带电物体直接接触，间接型则指物体本身因四周的电荷产生变化而感应起电。

然而，当带有静电的物体接触到集成电路的金属管脚时，所产生的瞬间高压放电会经由金属管脚影响内部电路。因此，静电放电为造成集成电路失效的主要潜在因素之一。另一方面，由于金属氧化物半导体(Metal OxideSemiconductor，MOS)晶体管组件具有高输入阻抗的特性，因此特别易受静电放电的影响而受损。随着集成电路的日益复杂，亚微米工艺与极小线宽对瞬间过压的敏锐度也随之提高，仅需约15伏至20伏的电压，便会对金属氧化物半导体的栅极氧化层造成损害，而静电放电脉冲的峰值常常会高达数千伏。因此，为提高集成电路的可靠度，需在集成电路中加入静电放电保护电路，以避免因静电放电现象而造成集成电路损坏。

中国专利号为99107074.7的发明公开了一种多晶硅二极管的静电放电保护装置，包括多晶硅二极管电路、一电阻器以及电源保护电路。多晶硅二极管静电放电保护过程为：当静电放电时，多晶硅二极管提供多电流路径，将静电电荷导流至电源保护电路，使得静电放电电流不会流经内部电路，造成内部电路的毁损，也由于二氧化硅的场氧化层的隔离，使得静电放电电流不会流入衬底造成半导体的损毁，达到保护的目的。

另外，从静电放电保护的角度来说，静电放电保护电路还应能够处理各种静电放电情况。由于静电放电电压有负也有正，因而常规对于芯片受静电放电影响的测试模式也有四种：PS-在输入/输出引脚上接入ESD正放电电压，将VDD引脚空置，将VSS引脚接地；NS-在输入/输出引脚上接入ESD负放电电压，将VDD引脚空置，将VSS引脚接地；PD-在输入/输出引脚上接入ESD正放电电压，将VSS引脚空置，将VDD引脚接地；ND-在输入/输出引脚上接入ESD负放电电压，将VSS引脚空置，将VDD引脚接地。更进一步来说，由于静电放电可能从芯片的任意一个引脚输入，从任意一个引脚输出，所以对于整片芯片的静电放电可靠性验证还有另外两种模式，一种是正向模式，即在输入/输出引脚上接入ESD正放电电压，将VDD和VSS引脚空置，而将剩余的其他引脚接地，或者是在VDD引脚上接入ESD正放电电压，将VSS引脚接地，其他引脚空置；另一种是反向模式，即在输入/输出引脚上接入ESD负放电电压，将VDD和VSS引脚空置，而将剩余的其他引脚接地，或者是在VDD引脚上接入ESD负放电电压，将VSS引脚接地，其他引脚空置。相对于前四种常规模式来说，这另外两种验证模式使得芯片内部电路更易受静电放电的损害。因此，一个较好的静电放电保护电路应该能够处理上述的正静电放电和负静电放电。

发明内容

本发明解决的问题是提供一种能够处理正静电放电和负静电放电的静电放电保护电路。

为解决上述问题，本发明提供了一种静电放电保护电路，包括，

静电放电电路，接收来自芯片引脚的电压并向可控传输门电路传送，并且在芯片开始上电时，接收从芯片引脚进入的静电放电电压，并通过晶体管对于静电放电电压进行放电；

可控传输门电路，接收静电放电电路传送的电压并向芯片内部电路传送，并且在芯片开始上电时，延迟打开传输门阻隔静电放电电压被传送到芯片内部电路。

所述静电放电电路包括第一PMOS管、第一NMOS管和电阻，所述第一PMOS管的栅极与源极短接于Vdd，所述第一NMOS管的栅极与源极短接于Vss，所述第一PMOS管的漏极和第一NMOS管的漏极相连，并与电阻的一端相连构成静电放电电路的输入，电阻另一端为静电放电电路的输出。

所述可控传输门电路包括用于接收静电放电电路传送的电压并向芯片内部电路传送的CMOS传输门和向CMOS传输门提供互补信号来控制传输门开启或关闭的CMOS反相器以及延迟控制信号产生电路，所述CMOS反相器的输入接收延迟控制信号产生电路提供的延迟控制信号。

与现有技术相比，本发明具有以下优点：本发明静电放电保护电路通过静电放电电路在芯片上电时对于静电放电电压进行放电，并通过可控传输门电路延迟打开传输门来阻隔静电放电电压，并使静电放电电压在静电放电电路中放电，使得芯片在上电完成之后，静电放电电压消耗完，从而使得内部电路免受静电放电损害的目的。

附图说明

图1是本发明静电放电保护电路示意图；

图2是本发明实施例静电放电保护电路的静电放电电路的第一种实现方式示意图；

图3是本发明实施例静电放电保护电路的静电放电电路的第二种实现方式示意图；

图4是本发明实施例静电放电保护电路的静电放电电路的第三种实现方式示意图；

图5是本发明实施例静电放电保护电路的可控传输门电路图；

图6是本发明实施例可控传输门电路的控制信号产生电路图；

图7是人体模型和机器模型的放电时间图。

具体实施方式

本发明静电放电保护电路通过静电放电电路在芯片上电时对于静电放电电压进行放电，并通过可控传输门电路延迟打开传输门来阻隔静电放电电压，并使静电放电电压在静电放电电路中放电，使得芯片在上电完成之后，静电放电电压消耗完。

参照图1所示，本发明静电放电保护电路包括，静电放电电路1和可控传输门电路2。

所述静电放电电路1，接收来自芯片引脚的电压并向可控传输门电路2传送，并且在芯片开始上电时，接收从芯片引脚进入的静电放电电压，并通过晶体管对于静电放电电压进行放电；

参照图2所示，本实施例静电放电电路1包括第一PMOS管10、第一NMOS管11和电阻12，所述第一PMOS管10的栅极与源极短接于Vdd，所述第一NMOS管11的栅极与源极短接于Vss，所述第一PMOS管10的漏极和第一NMOS管11的漏极相连，并与电阻12的一端相连构成静电放电电路的输入，用来在芯片上电时，接收静电放电电压，电阻12的另一端构成静电放电电路的输出，通过该输出向可控传输门电路2传送电压。所述Vdd电平通常为3.3V，Vss通常接地。其中所述PMOS管用于负的静电放电，NMOS管用于正的静电放电，PMOS管和NMOS管的放电原理都是基于电容的充放电原理，是本领域技术人员公知技术，而电阻12则起到了一个限流的作用。

本实施例的静电放电电路的第二种实现方式，参照图3所示，由PMOS管13和NMOS管14组成，其中PMOS管13的栅极与源极短接于Vdd，NMOS管14的栅极与源极短接于Vss，PMOS管13的漏极和NMOS管14的漏极相连构成输入输出双向端口，芯片引脚电压通过该输出端口向可控传输门电路2传送。所述Vdd电平通常为3.3V，Vss通常接地。PMOS管和NMOS管也分别用于负的静电放电和正的静电放电。

本实施例的静电放电电路的第三种实现方式，参照图4所示，PMOS管101、PMOS管102和PMOS管103的栅极均接Vss，PMOS管101的源极接Vdd，PMOS管102的源极和PMOS管101的漏极相接，PMOS管103的源极和PMOS管102的漏极相接，PMOS管101、PMOS管102和PMOS管103共同构成等效电阻R1。NMOS管104的源极和漏极短接于Vss构成等效电容C1，栅极与PMOS管103的漏极相连。CMOS反相器106的输入与CMOS反相器105的输出相连，CMOS反相器107的输入与CMOS反相器106的输出相连，并且CMOS反相器105的输入与NMOS管104的栅极相连。等效电阻R1和等效电容C1以及CMOS反相器105、CMOS反相器106和CMOS反相器107构成了静电放电的探测电路。而NMOS管108和NMOS管109，其中NMOS管108和NMOS管109的漏极都接Vdd，源极都接Vss，NMOS管108和NMOS管109的栅极相连，并与CMOS反相器107的输出相连。NMOS管108和NMOS管109用于旁路静电放电电流。芯片引脚电压通过该电路向可控传输门电路2传送。所述Vdd电平通常为3.3V，Vss通常接地。

一般来说，上述三种静电放电电路面临正的静电放电和负的静电放电都能够起到保护内部电路的功能了，但是对于静电放电较大的情况，经过上述静电放电电路的残留静电放电电压仍有10V-15V，仍然会对于MOS管的栅极氧化层产生损害。因此，本发明静电放电保护电路还引入了可控传输门电路来使得静电放电保护更完善。

所述可控传输门电路2，接收静电放电电路1传送的电压并向芯片内部电路传送，并且在芯片开始上电时，延迟打开传输门阻隔静电放电电压被传送到芯片内部电路，使得静电放电电压在所述静电放电电路消耗完。

参照图5所示，所述可控传输门电路2包括用于接收静电放电电路1传送的电压并向芯片内部电路传送的CMOS传输门和向CMOS传输门提供互补信号来控制传输门开启或关闭的CMOS反相器以及延迟控制信号产生电路(图中未标出)。

CMOS传输门是一种开关电路，由一个NMOS管和一个PMOS管并联而成，提供给所述NMOS管和PMOS管的栅电压也设置为互补信号，例如提供给NMOS管的栅电压是逻辑高电平的话，那么提供给PMOS管的栅电压就是逻辑低电平，从而实现CMOS传输门在两个节点之间的双向开关功能。CMOS传输门的工作模式如下：提供给NMOS管的栅电压是逻辑高电平，而提供给PMOS管的栅电压是逻辑低电平的时候，两个晶体管都导通，并在CMOS传输门的两个节点之间形成一个低阻电流通路。相反，提供给NMOS管的栅电压是逻辑低电平，而提供给PMOS管的栅电压是逻辑高电平的时候，两个晶体管都截止，CMOS传输门的两个节点之间是开路状态，这种状态也称为高阻状态。对于向CMOS传输门提供互补信号的电路实现中最方便的就是提供控制信号，再通过反相器得到该控制信号的互补信号。

而反相器包括电阻负载型反相器、NMOS负载反相器和CMOS反相器。CMOS反相器包括工作在互补模式下的NMOS管和PMOS管。CMOS反相器的工作模式如下：当逻辑高电平输入时，NMOS管下拉输出节点，而PMOS管充当负载，反相器输出逻辑低电平；当逻辑低电平输入时，PMOS管上拉输出节点，而NMOS管充当负载，反相器输出逻辑高电平。

继续参照图5所示，所述CMOS反相器包括第二PMOS管20和第二NMOS管21，所述第二PMOS管20的栅极与所述第二NMOS管21的栅极相连构成CMOS反相器的输入，所述第二PMOS管20的漏极与所述第二NMOS管21的漏极相连构成CMOS反相器的输出，所述第二PMOS管20的源极接Vdd，所述第二NMOS管21的源极接于Vss。所述Vdd电平通常为3.3V，Vss通常接地。所述CMOS反相器的输入接收延迟控制信号FP产生电路提供的延迟控制信号FP，所述延迟控制信号FP的作用就是使得CMOS传输门延迟打开。

参照图6所示，所述延迟控制信号FP产生电路包括由第四PMOS管201、第五PMOS管202和第六PMOS管203的栅极接Vss，第四PMOS管201、第五PMOS管202和第六PMOS管203串联连接构成的等效电阻R2以及第四NMOS管204的源极和漏极短接于Vss构成的等效电容C2，以及连接等效电容C2和等效电阻R2并呈串联连接的CMOS反相器205、CMOS反相器206、CMOS反相器207和CMOS反相器208构成的反相器组。其中，等效电阻R2和等效电容C2接收输入信号Vdd，即3.3V的高电平，并将Vdd延迟，而反相器组的作用在于使得输出信号FP在等效电阻R2和等效电容C2将Vdd延迟期间维持在0V，从而使得CMOS传输门在延迟期间始终处于关闭状态。

所述CMOS传输门包括第三PMOS管22和第三NMOS管23，所述第三PMOS管22的源极和第三NMOS管23的源极相连构成CMOS传输门的输出，形成与集成电路内部电路的电路通路，用于向芯片内部电路传送电压。所述第三PMOS管22的漏极和第三NMOS管23的漏极相连，构成CMOS传输门的输入，并与静电放电电路1的电阻12的另一端相连，用来接收静电放电电路1传送的电压。所述第三PMOS管22的栅极与所述CMOS反相器的输出相连，所述第三NMOS管23的栅极与所述CMOS反相器的输入相连。这样，第三NMOS管23受延迟控制信号FP的控制，而第三PMOS管22则受由CMOS反相器产生的延迟控制信号FP的互补信号控制。更由于MOS管的对称结构，也可以将PMOS管和NMOS管的源极相连作为CMOS传输门的输入，PMOS管和NMOS管的漏极相连作为CMOS传输门的输出。

下面通过对于本发明静电放电保护电路在面临静电放电时的具体电路操作情况来使得本发明的静电放电保护电路更加清楚。

通常对于静电放电保护会测试其在三个模型下的可靠度。人体模型(Human Body Model，HBM)表示人体由于接触芯片或者产生感应电压对于芯片的影响；机器模型(Machine Model，MM)表示芯片接触其他机器产生的感应电压对于芯片的影响；充放电器件模型(Charge Device Model，CDM)表示在芯片组装过程中或装运套管中积聚的电荷对于芯片的影响。通常来说，机器模型相对于人体模型会产生更大的感应电流，如图7所示。但无论是人体模型还是机器模型，在经过晶体管放电后，感应电流都会在200ns之后逐渐降为零。因此，当芯片开始上电时，会因为上述的原因而遭受静电放电的影响，但根据上述数据只要能够在芯片上电的时候将静电放电电压阻隔200ns以上，就能够防止静电放电电压被传送到芯片内部电路，从而起到较好的保护芯片内部电路的作用了。

本实施例的静电放电保护电路，以上述第一种静电放电电路为例，当面临静电放电时，静电放电电路1在接收到正的静电放电电压时，就开始通过第一NMOS管11进行放电，而静电放电电路1在接收到负的静电放电电压时，就开始通过第一PMOS管10进行放电，此时电阻12起到了一个对于产生的感应电流进行限制的作用。

而本实施例的可控传输门电路，通过之前的描述可知，受控于延迟控制信号FP，而延迟控制信号FP是由Vdd产生的。对于芯片来说，达到Vdd电平的时间，即芯片上电的时间本就比静电放电的时间稍慢，再经过将Vdd延迟产生延迟控制信号FP的操作，因而当延迟控制信号FP达到Vdd电平，也就是3.3V的高电平时，CMOS传输门的NMOS管的栅极接收延迟控制信号FP导通，CMOS传输门的PMOS管的栅极接收延迟控制信号FP经CMOS反相器输出的互补信号导通。CMOS传输门因为延迟控制信号FP的延迟到来，而在经过了一段时间之后才形成了一个低阻电流通路接收静电放电电路1传送的电压并将该电压向芯片内部电路传送。通过对于本发明的静电放电保护电路的仿真得知，在保护力度最差的情况下，也就是在PMOS管和NMOS管速度最快的FF corner情况下，延迟控制信号FP的延迟时间也达到了750ns，远远大于静电放电持续的200ns时间，因此，当本发明静电放电保护电路的CMOS传输门开启接收静电放电电路1传送的电压时，静电放电也早已经被静电放电电路1消耗殆尽了。因此，在CMOS传输门开启后，传送到内部电路的就只是正常的工作电压而没有静电放电电压了，从而内部电路就免于受到静电放电的损害了。

综上所述，本发明静电放电保护电路利用一个比静电放电时间稍慢的延迟信号，来控制可控传输门电路延迟打开来阻隔静电放电电压，并使之在静电放电电路中放电，起到了保护内部电路免受静电放电损害的目的。

Claims

1.一种静电放电保护电路，其特征在于，包括，

可控传输门电路，接收静电放电电路传送的电压并向芯片内部电路传送，并且在芯片开始上电时，延迟打开传输门阻隔静电放电电压被传送到芯片内部电路；

所述可控传输门电路包括用于接收静电放电电路传送的电压并向芯片内部电路传送的CMOS传输门和向CMOS传输门提供互补信号来控制传输门开启或关闭的CMOS反相器以及延迟控制信号产生电路，所述CMOS反相器的输入接收延迟控制信号产生电路提供的延迟控制信号；

所述延迟控制信号产生电路包括由第四PMOS管、第五PMOS管和第六PMOS管和第四NMOS管组成的RC和连接RC并呈串联连接的CMOS反相器组，所述RC作为延迟控制信号产生电路的输入接收V_dd，所述CMOS反相器组输出延迟控制信号。

2.如权利要求1所述的静电放电保护电路，其特征在于，所述静电放电电路包括第一PMOS管、第一NMOS管和电阻，所述第一PMOS管的栅极与源极短接于V_dd，所述第一NMOS管的栅极与源极短接于V_ss，所述第一PMOS管的漏极和第一NMOS管的漏极相连，并与电阻的一端相连构成静电放电电路的输入，电阻另一端为静电放电电路的输出。

3.如权利要求2所述的静电放电保护电路，其特征在于，所述V_dd电平为3.3V，V_ss接地，所述第一PMOS管用于负的静电放电，所述第一NMOS管用于正的静电放电。

4.如权利要求3所述的静电放电保护电路，其特征在于，所述CMOS反相器包括第二PMOS管和第二NMOS管，所述第二PMOS管的栅极与所述第二NMOS管的栅极相连构成CMOS反相器的输入，所述第二PMOS管的漏极与所述第二NMOS管的漏极相连构成CMOS反相器的输出，所述第二PMOS管的源极接V_dd，所述第二NMOS管的源极接于V_ss。

5.如权利要求4所述的静电放电保护电路，其特征在于，所述第二PMOS管源极所接V_dd电平为3.3V，第二NMOS管源极所接V_ss接地。

6.如权利要求1或4或5中任一项所述的静电放电保护电路，其特征在于，所述CMOS传输门包括第三PMOS管和第三NMOS管，所述第三PMOS管的源极和第三NMOS管的源极相连构成与芯片内部电路的电路通路，所述第三PMOS管的漏极和第三NMOS管的漏极相连，并接收静电放电电路的传送的电压，所述第三PMOS管的栅极与所述CMOS反相器的输出相连，所述第三NMOS管的栅极与所述CMOS反相器的输入相连，接收延迟控制信号产生电路提供的延迟控制信号。

7.如权利要求1所述的静电放电保护电路，其特征在于，所述CMOS传输门包括第三PMOS管和第三NMOS管，所述第三PMOS管的源极和第三NMOS管的源极相连构成与芯片内部电路的电路通路，所述第三PMOS管的漏极和第三NMOS管的漏极相连，并接收静电放电电路的传送的电压，所述第三PMOS管的栅极与所述CMOS反相器的输出相连，所述第三NMOS管的栅极与所述CMOS反相器的输入相连，接收延迟控制信号产生电路提供的延迟控制信号。