JPH1155096A - 半導体集積回路と伝送ゲートのホットキャリア劣化抑止方法 - Google Patents

Abstract

(57)【要約】 【課題】電流の双方向性を有する相補型ＭＯＳトランジ
スタの伝送ゲートにおけるホットキャリア効果に起因す
るデバイス特性の劣化を抑止すること目的とする。 【解決手段】相補型ＭＯＳトランジスタよりなる伝送ゲ
ートを有する半導体集積回路において、相補型ＭＯＳト
ランジスタのｎ型トランジスタのゲートとそのゲートへ
制御電圧信号を発生させる信号源との間に２つのｎ型Ｍ
ＯＳトランジスタで構成されるＭＯＳインバータを介す
ることによって、ホットキャリアによるデバイス特性の
劣化を抑止することを特徴とする半導体集積回路装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の設計に関するものであり、ＣＭＯＳ技術の中でも特
に双方向性に電流を流すことが可能な伝送ゲートを有す
る半導体集積回路の設計に関するものである。

【０００２】

【従来の技術】ＣＭＯＳ技術は目覚ましい発展を遂げ、
今やＵＬＳＩからシステムインロジックの時代に突入し
ている。この著しい発展は、高度なリソグラフィー及び
微細加工技術の進展によるところ以外にも、計算機ＣＡ
Ｄシステムの急成長によるところも大きい。そのため、
微細なパターンや複雑なシステムを数ｍｍから数十ｍｍ
角のチップに集積することが可能となった。このような
デバイスの形状は、今後ともスケーリング則に従って縮
小されていくと考えられる。

【０００３】しかしながら、このデバイス寸法の縮小に
より、デバイスの信頼性の問題が顕著となってきた。こ
れは、外部システムとの互換性を保つために電源電圧を
素子寸法の縮小に比例して低下させられないことによっ
て、デバイス内部が高電界になることに起因するもので
ある。このデバイス内部の高電界は、種々のデバイス特
性の劣化現象を引き起こす。この種々のデバイス特性劣
化現象のうち、高エネルギーを持ったホットキャリア
（電子と正孔）がゲート酸化膜（ＳｉＯ₂ など）に注入
及び捕獲されて、デバイス特性の劣化を引き起こすホッ
トキャリア効果がある。

【０００４】このホットキャリア効果は、種々の説があ
るが、主にチャネルに流れるドレイン電流によって発生
すると考えられている。ソースから流れ出した電子がド
レイン近傍の高電界（ドレイン電界）によって加速さ
れ、この加速された電子の内、その運動方向が基板と酸
化膜との界面に垂直な方向に変化して、かつエネルギー
を失うような衝突を経験しない即ち基板と酸化膜との間
の電位障壁を乗り越えるのに十分なエネルギーを確保で
きていたラッキーな電子がゲート酸化膜に注入されるた
めである。なお、キャリアには電子と正孔とがあるが、
正孔に対する酸化膜の電位障壁の高さは電子に対する電
位障壁の高さよりも高いため、正孔が酸化膜に注入され
る確率は電子に比べて非常に低く、正孔によるデバイス
特性の劣化は電子よるデバイス特性の劣化よりも小さい
と考えられている。従って、本論においては電子による
ホットキャリア効果についてのみ述べる。この注入され
た電子の一部は、酸化膜内においてトラップサイトと呼
ばれる領域に捕獲され、このトラップサイトはチャージ
アップ領域を形成する。ドレイン電流の担い手である電
子がトラップサイトに注入されたために、ドレイン電極
近傍のチャネルの表面電子濃度が薄くなり、結果として
電子濃度の薄くない即ち電流の流れ易い領域はシリコン
内部に押し込まれたことになる。このため、チャネルの
形状は図８に示すように電子密度の低い即ち電流の流れ
難い領域を大きく迂回する形をとる。これは、電気的に
ドレイン電極近傍の抵抗が増大したことと同じであっ
て、ドレイン電流を減少することになる。

【０００５】電流の双方向性を備えた相補型ＭＯＳトラ
ンジスタの伝送ゲートを有する回路を除くほとんどの回
路においては、ドレイン電流の流れの方向は一定である
ため、上記したようにホットキャリア効果はドレイン電
界が集中するドレイン電極側において発生する。しかし
ながら、電流の双方向性を有する相補型ＭＯＳトランジ
スタの伝送ゲートにおいては、ドレイン電流の流れる方
向が入れ替わるため、ソース電極側及びドレイン電極側
の双方にホットキャリア効果が現れる。ここで、それぞ
れの電極の名称であるドレイン及びソースは、電流の流
れる方向によって変わるが、混乱を避けるために、最初
にドレインであった電極がドレインであり、最初にソー
スであった電極がソースであるとしてその呼び名を統一
する。従って、トラップサイトは、ドレイン電極側及び
ソース電極側の双方に形成されることになる。このトラ
ップサイトは、チャネル形成の源であるソース電極側に
存在する方が、余計にドレイン電流を減少させる。何故
ならば、チャネル電子の供給源であるソース近傍の電子
は速度が遅いために、クーロン散乱などによる移動度の
低下など、トラップサイトに捕獲されている電子の影響
を大きく受けるからである。このため、電流の双方向性
を有する相補型ＭＯＳトランジスタの伝送ゲートを有す
る回路においては、ドレイン電流の伝達方向によってド
レイン電流の減少量が異なることになり、安定した回路
動作が保証できなくなるという弊害があった。

【０００６】

【発明が解決しようとする課題】このような電流の双方
向性を有する相補型ＭＯＳトランジスタの伝送ゲートを
有する回路においてのホットキャリア効果に起因する双
方向それぞれのドレイン電流の減少量が異なる現象は、
その発生のメカニズムが複雑であったため、従来その解
決方法を見いだすことはできなかった。そのため、この
ような伝送ゲートの回路中での使用に制約を加えたり、
またその使用を控えたりすることが多く、回路設計の自
由度が抑えられていた。

【０００７】しかしながらホットキャリア効果を調べる
解析ツール（回路シュミレーション結果によりホットキ
ャリア効果を評価するツールなど）により、電流の双方
向性を有する相補型ＭＯＳトランジスタの伝送ゲートを
使用しての回路設計を可能ならしめる方法を解明するに
至った。即ち、以下に述べる２つの条件を満たすことに
より、ホットキャリア効果によるデバイス特性の劣化を
抑止することができる。

【０００８】第１の条件は、電流の双方向性を有する相
補型ＭＯＳトランジスタの伝送ゲートへの電圧信号の入
力遷移時間を長くしてはならないことである。第２の条
件は、ｐ型ＭＯＳトランジスタのゲートに、ｎ型ＭＯＳ
トランジスタのゲートよりも先に電圧信号を与えること
である。本発明は、上記２つの条件の双方又は何れか一
方を満たすことにより、ホットキャリア効果によるデバ
イス特性の劣化を抑止しようとするものである。

【０００９】

【課題を解決するための手段及びその作用効果】

［請求項１］請求項１においては、相補型ＭＯＳトラン
ジスタよりなる伝送ゲートを有する半導体集積回路にお
いて、前記相補型ＭＯＳトランジスタのｐ型ＭＯＳトラ
ンジスタ及びｎ型ＭＯＳトランジスタの各ゲートへの電
圧信号を発生させる信号源が、伝送線路を介して、第１
のｎ型ＭＯＳトランジスタと第２のｎ型ＭＯＳトランジ
スタとから構成されるインバータの該第１のｎ型ＭＯＳ
トランジスタのゲートと、該相補型ＭＯＳトランジスタ
のｐ型ＭＯＳトランジスタのゲートとのそれぞれに接続
されると共に、インバータが該伝送線路と該第１のｎ型
ＭＯＳトランジスタとの間に配置され、前記第１のｎ型
ＭＯＳトランジスタのドレインと前記第２のｎ型ＭＯＳ
トランジスタのドレインとが接続されると共に、該接続
点と前記相補型ＭＯＳトランジスタのｎＭＯＳ型トラン
ジスタのゲートとが接続されることを特徴とする半導体
集積回路を提供する。

【００１０】請求項１に係る半導体集積回路によれば、
回路設計における電流の双方向性を有する相補型ＭＯＳ
トランジスタの伝送ゲートの使用制約が解除され、回路
設計の自由度が高められる。 ［請求項２］請求項２においては、相補型ＭＯＳトラン
ジスタよりなる伝送ゲートのホットキャリア効果による
デバイス特性の劣化を抑止するホットキャリア劣化抑止
方法において、前記相補型ＭＯＳトランジスタのｎ型Ｍ
ＯＳトランジスタ又はｐ型ＭＯＳトランジスタのゲート
への電圧信号の入力遷移時間を短くすることにより、ホ
ットキャリアによるデバイス特性の劣化を抑止すること
を特徴とするホットキャリア劣化抑止方法を提供する。

【００１１】請求項２に係るホットキャリア劣化抑止方
法によれば、ホットキャリア効果によるデバイス特性の
劣化を抑止することによって、半導体集積回路装置の信
頼性の向上及び耐久性の向上を実現することができる。
また、ホットキャリア効果によるデバイス特性の劣化に
対して耐性度の高い回路設計を行うことが可能となり、
このホットキャリア劣化抑止方法をトランスファゲート
を使用する回路（セレクタ、フリップフロップ、ＸＯＲ
ゲートなど）に適用することによって、高速化要求に応
じた半導体集積回路装置を製造することができる。

【００１２】［請求項３］請求項３においては、相補型
ＭＯＳトランジスタよりなる伝送ゲートのホットキャリ
ア効果によるデバイス特性の劣化を抑止するホットキャ
リア劣化抑止方法において、前記相補型ＭＯＳトランジ
スタのｐ型ＭＯＳトランジスタのゲートに該相補型ＭＯ
Ｓトランジスタのｎ型ＭＯＳトランジスタのゲートより
も先に電圧信号を与えることにより、ホットキャリアに
よるデバイス特性の劣化を抑止することを特徴とするホ
ットキャリア劣化抑止方法を提供する。

【００１３】請求項３に係るホットキャリア劣化抑止方
法によれば、請求項２に係るホットキャリア劣化抑止方
法と同様な作用効果を得ることができる。 ［請求項４］請求項４においては、相補型ＭＯＳトラン
ジスタよりなる伝送ゲートのホットキャリア効果による
デバイス特性の劣化を抑止するホットキャリア劣化抑止
方法において、 前記相補型ＭＯＳトランジスタのｐ型
ＭＯＳトランジスタに該相補型ＭＯＳトランジスタのｎ
型ＭＯＳトランジスタよりも多く電流を流すことによ
り、ホットキャリアによるデバイス特性の劣化を抑止す
ることを特徴とするホットキャリア劣化抑止方法を提供
する。

【００１４】請求項４に係るホットキャリア劣化抑止方
法によれば、請求項２に係るホットキャリア劣化抑止方
法と同様な作用効果を得ることができる。 ［請求項５］請求項５においては、相補型ＭＯＳトラン
ジスタよりなる伝送ゲートのホットキャリア効果による
デバイス特性の劣化を抑止するホットキャリア劣化抑止
方法において、前記相補型ＭＯＳトランジスタのｐ型Ｍ
ＯＳトランジスタのゲート長を、前記相補型ＭＯＳトラ
ンジスタのｎ型ＭＯＳトランジスタのゲート長よりも短
くすることにより、又は前記ｐ型ＭＯＳトランジスタの
ゲート幅を、前記相補型ＭＯＳトランジスタのｎ型ＭＯ
Ｓトランジスタのゲート幅よりも長くすることによりホ
ットキャリアによるデバイス特性の劣化を抑止すること
を特徴とするホットキャリア劣化抑止方法を提供する。

【００１５】請求項５に係るホットキャリア劣化抑止方
法によれば、請求項２に係るホットキャリア劣化抑止方
法と同様な作用効果を得ることができる。 ［請求項６］請求項６においては、前記相補型ＭＯＳト
ランジスタのｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳト
ランジスタの各々のゲートへの制御電圧信号を発生させ
る信号源が同じである場合において、前記信号源の電圧
信号を負論理とし、該信号源から前記ｎ型ＭＯＳトラン
ジスタのゲートへの伝送線上にインバータを配置するこ
とによってホットキャリアによるデバイス特性の劣化を
抑止することを特徴とする請求項２、請求項３、請求項
４又は請求項５に記載のホットキャリア劣化抑止方法を
提供する。

【００１６】請求項６に係るホットキャリア劣化抑止方
法によれば、請求項２に係るホットキャリア劣化抑止方
法と同様な作用効果を得ることができる。 ［請求項７］請求項７においては、前記相補型ＭＯＳト
ランジスタのｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳト
ランジスタの各々のゲートへの電圧信号を発生させる信
号源が異なる場合において、前記信号源の電圧信号を正
論理とし、該信号源から前記ｎ型ＭＯＳトランジスタの
ゲートへの伝送線上に遅延素子又は遅延回路を配置する
ことによってホットキャリアによるデバイス特性の劣化
を抑止することを特徴とする請求項２、請求項３、請求
項４又は請求項５に記載のホットキャリア劣化抑止方法
を提供する。

【００１７】請求項７に係るホットキャリア劣化抑止方
法によれば、請求項２に係るホットキャリア劣化抑止方
法と同様な作用効果を得ることができる。

【００１８】

【発明の実施の形態】図１に、本発明の第１の実施例を
示す。図１（Ａ）には、負論理信号で相補型ＭＯＳＦＥ
Ｔの伝送ゲートに電圧信号を与える回路が示されてい
る。まず、回路の接続関係を説明する。負論理電圧信号
を発生させる信号源１がＲＣ伝送線路を介してｐ型ＭＯ
ＳＦＥＴ２のゲートに接続される。また同じ信号源１が
同じＲＣ伝送線路とインバータ４を介してｎ型ＭＯＳＦ
ＥＴ３のゲートに接続される。

【００１９】次に回路の機能を説明する。信号源１によ
って発生した負論理の電圧信号がＲＣ伝送線路を通って
ｐ型ＭＯＳＦＥＴ２とｎ型ＭＯＳＦＥＴ３とに供給され
る。この負論理の電圧信号は配線抵抗や容量によるＲＣ
遅延によって鈍りが生じ、入力時の理想的な信号とは程
遠いものとなっている。この鈍りが生じた負論理の電圧
信号は、信号源とｎ型ＭＯＳＦＥＴ３との間に配置され
たインバータ４のために、インバータ４の遅延（Ｔｄｅ
ｌａｙ）だけ、ｎ型ＭＯＳＦＥＴ３よりもｐ型ＭＯＳＦ
ＥＴ２に速く到達し、さきに導通状態となる。この状態
は、図１のグラフ（Ｂ）のα点に相当する。その後、イ
ンバータ４の遅延（Ｔｄｅｌａｙ）だけ遅れて電圧信号
がｎ型ＭＯＳＦＥＴ３に到達し、ｎ型ＭＯＳＦＥＴ３が
導通状態となる。この状態は、図１のグラフ（Ｂ）のβ
点に相当する。

【００２０】この結果、ｎ型ＭＯＳＦＥＴ３に流れるド
レイン電流の量が抑えられて、ホットキャリア効果によ
るデバイス特性の劣化を抑止することができる。これ
は、既述した第２の条件を満たす。また、ｎ型ＭＯＳＦ
ＥＴ３のゲートへの入力の前に配置されたインバータ４
によって、ｎ型ＭＯＳＦＥＴ３のゲートへ入力する電圧
信号の鈍りを除去しその電圧信号を急峻とすることによ
り、ゲートへの信号入力遷移時間を短くすることができ
る。この現象は、図１のグラフ（Ｂ）において、ｐＭＯ
Ｓ伝送ゲート制御信号の傾きとｎＭＯＳ伝送ゲート制御
信号の傾きが異なっていることに相当する。即ち、ｎＭ
ＯＳ伝送ゲート制御信号の傾きのほうが、ｐＭＯＳ伝送
ゲート制御信号の傾きよりも鋭くなっている。このよう
に、インバータを用いてゲートへ入力する電圧信号を急
峻とすることにより、ホットキャリア効果によるトラン
ジスタ特性の劣化を抑止することができる。これは、既
述した第１の条件を満たす。

【００２１】図２に、本発明の第２の実施例を示す。図
２（Ａ）には、２系統の制御信号（正論理信号と負論理
信号）で相補型ＭＯＳＦＥＴの伝送ゲートに電圧信号を
与える回路が示されている。まず、回路の接続関係を説
明する。負論理電圧信号を発生させる信号源１ａがＲＣ
伝送線路を介してｐ型ＭＯＳＦＥＴ２と接続される。ま
た負論理電圧信号を発生させる信号源１ｂがＲＣ伝送線
路と遅延要素５を介してｎ型ＭＯＳＦＥＴ３のゲートに
接続される。この遅延要素には、遅延素子又は遅延回路
などが含まれる。

【００２２】次に回路の機能を説明する。信号源１ａに
よって発生した負論理の電圧信号がＲＣ伝送線路を介し
てｐ型ＭＯＳＦＥＴ２に供給され、ｐ型ＭＯＳＦＥＴ２
が導通状態となる。この状態は、図２のグラフ（Ｂ）の
α点に相当する。また、信号源１ｂによって発生した正
論理の電圧信号はやはりＲＣ伝送線路を通ってｎ型ＭＯ
ＳＦＥＴ３のゲートに供給されるが、遅延要素５によっ
て遅延要素５の遅延（Ｔｄｅｌａｙ）だけｐ型ＭＯＳＦ
ＥＴ２への電圧信号よりも遅れてｎ型ＭＯＳＦＥＴ３の
ゲートに到達する。この状態は、図２のグラフ（Ｂ）の
β点に相当する。

【００２３】この結果、ｎ型ＭＯＳＦＥＴ３に流れるド
レイン電流の量が抑えられて、ホットキャリア効果によ
るトランジスタ特性の劣化を抑止することができる。こ
れは、既述した第２の条件を満たす。なお、図２に示す
実施例においては、遅延要素のみによってｎ型ＭＯＳＦ
ＥＴ３への電圧信号の到達を遅らせている。このため、
ゲートへの信号入力遷移時間を短くするという条件を満
たすものではない。これは、図２のグラフ（Ｂ）のｐＭ
ＯＳ伝送ゲート制御信号の傾きとｎＭＯＳ伝送ゲート制
御信号の傾きが同じであることからもわかる。従って、
第１の条件であるゲートへの信号入力遷移時間を短くす
るという条件を満たそうとするならば、ｐ型ＭＯＳＦＥ
Ｔ２又はｎ型ＭＯＳＦＥＴ３のゲートの入力前にバッフ
ァを配置することによってゲートへ入力する電圧信号の
鈍りを除去しその電圧信号を急峻とすることができる。
このような処置によって、ゲートへの信号入力遷移時間
を短くすることができる。遅延要素５の遅延だけｎ型Ｍ
ＯＳＦＥＴ３のゲートに到達する電圧信号を遅らせる処
置だけの場合よりも、図１に示した実施例と同様に更に
効果的にホットキャリア効果によるデバイス特性の劣化
を抑止することができる。

【００２４】図３に、本発明の第３の実施例を示す。図
３には、ｐ型ＭＯＳＦＥＴ２とｎ型ＭＯＳＦＥＴ３が示
されている。図３に示す実施例は、ｐ型ＭＯＳＦＥＴ２
の駆動能力を高めてホットキャリア効果によるデバイス
特性の劣化を抑止を図ろうとするものである。即ち、ｐ
型ＭＯＳＦＥＴ２の駆動能力を高めてｐ型ＭＯＳＦＥＴ
２に流れるドレイン電流の量を増加させることにより、
ホットキャリア効果の影響を受けやすいｎ型ＭＯＳＦＥ
Ｔ３のホットキャリア効果によるデバイス特性の劣化を
抑止するものである。なお、ｎ型ＭＯＳＦＥＴがｐ型Ｍ
ＯＳＦＥＴよりもホットキャリア効果を受け易い理由は
前にも述べたが、正孔に対する酸化膜の電位障壁が電子
に対するそれよりも高いためである。

【００２５】前述した第１の実施例及び第２の実施例に
おいては伝送ゲート上における処置によってホットキャ
リア効果によるトランジスタ特性の劣化を抑止しようと
していたのに対し、この第３の実施例においては、ＭＯ
ＳＦＥＴそのものに処置を施して、ホットキャリア効果
によるトランジスタ特性の劣化を抑止しようとするもの
である。

【００２６】具体的には、ｐ型ＭＯＳＦＥＴのゲート長
をｎ型ＭＯＳＦＥＴのゲート長よりも短くする。又は、
ｐ型ＭＯＳＦＥＴのゲート幅をｎ型ＭＯＳＦＥＴのゲー
ト幅よりも長くする。これらの方法は、通常、ｎ型ＭＯ
ＳＦＥＴよりも駆動能力が劣るｐ型ＭＯＳＦＥＴの駆動
能力を高め、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴの駆
動能力を等しくして回路の性能を向上させるために用い
られるものである。しかし、この第３の実施例では、こ
の通常の方法を逆手にとり、ｐ型ＭＯＳＦＥＴの駆動能
力をｎ型ＭＯＳＦＥＴの駆動能力よりも更に高めて、ホ
ットキャリア効果によるその特性の劣化を抑止し、この
ようなＭＯＳＦＥＴを使用した回路の寿命を延ばそうと
するものである。

【００２７】なお、このようにｐ型ＭＯＳＦＥＴとｎ型
ＭＯＳＦＥＴの駆動能力を調整する方法は、ｐ型ＭＯＳ
ＦＥＴのしきい値電圧を調整したり、ゲート酸化膜厚の
薄膜化などによっても実現できる。図４に、本発明の第
４の実施例を示す。図４（Ａ）には、正論理信号で相補
型ＭＯＳＦＥＴの伝送ゲートに電圧信号を与える回路が
示されている。

【００２８】まず、回路の接続関係を説明する。大まか
に述べると、正論理電圧信号を発生させる信号源１がＲ
Ｃ伝送線路を介してｐ型ＭＯＳＦＥＴ２と接続される。
また同じ信号源１が同じＲＣ伝送線路を通りインバータ
４と２つのｎ型ＭＯＳトランジスタで構成されるインバ
ータ７とを介してｎ型ＭＯＳＦＥＴ３のゲートに接続さ
れる。

【００２９】詳述すると、ＭＯＳインバータ７は、ｎ型
ＭＯＳＦＥＴ５とｎ型ＭＯＳＦＥＴ６から構成され、ｎ
型ＭＯＳＦＥＴ５のゲートがインバータ４の出力に接続
される。また、ｎ型ＭＯＳＦＥＴ５のドレインとｎ型Ｍ
ＯＳＦＥＴ６のドレインとが接続され、その接続された
部分がｎ型ＭＯＳＦＥＴ３のゲートに接続される。そし
て、ｎ型ＭＯＳＦＥＴ５のソースが電源電圧ＶDDと接続
され、ｎ型ＭＯＳＦＥＴ６のソースがグランドＧＮＤに
接続される。ＭＯＳインバータのｎ型ＭＯＳＦＥＴ６の
ゲートは、前記した信号源１がＲＣ伝送線路を介してｐ
型ＭＯＳＦＥＴ２に接続される伝送線の途中において分
岐した伝送線に接続される。

【００３０】次に回路の機能を説明する。信号源１によ
って発生した正論理の電圧信号がＲＣ伝送線路を通って
ｐ型ＭＯＳＦＥＴ２に供給され、このｐ型ＭＯＳＦＥＴ
２が導通状態となる。この状態は、図４のグラフ（Ｂ）
のα点に相当する。その後、インバータ４の遅延とＭＯ
Ｓインバータ７との双方の遅延（Ｔｄｅｌａｙ）だけ遅
れて電圧信号がｎ型ＭＯＳＦＥＴ３に到達し、ｎ型ＭＯ
ＳＦＥＴ３が導通状態となる。この状態は、図４のグラ
フ（Ｂ）のβ点に相当する。

【００３１】また、ｎ型ＭＯＳＦＥＴ３のゲートへの入
力の前に置かれたインバータ７によって、ｎ型ＭＯＳＦ
ＥＴ３のゲートへ入力する電圧信号の鈍りを除去しその
電圧信号を急峻とすることにより、ゲートへの信号入力
遷移時間を短くすることができる。この現象は、第４図
のグラフ（Ｂ）において、ｐＭＯＳ伝送ゲート制御信号
の傾きとｎＭＯＳ伝送ゲート制御信号の傾きとが異なっ
ていることに相当する。

【００３２】これらの機能は、第１の実施例において述
べたことと同じである。また、その効果も第１の実施例
と同様である。しかし、この第４の実施例においての特
徴は、ＭＯＳインバータ７にある。即ち、ＭＯＳインバ
ータ７を構成するｎ型ＭＯＳＦＥＴ５がｐ型ＭＯＳＦＥ
Ｔであれば、ｎ型ＭＯＳＦＥＴ３のゲートに供給される
電圧信号は電源電圧ＶDDとグランドとの間をフルスイン
グすることになるが、ｎ型ＭＯＳＦＥＴ５がｎ型ＭＯＳ
ＦＥＴであるためにｎ型ＭＯＳＦＥＴ５のしきい値電圧
（Ｖth）だけ下がるので、ｎ型ＭＯＳＦＥＴ３のゲート
に供給される電圧信号は電源電圧ＶDDよりも低い電圧即
ち（ＶDD−Ｖth）とグランドとの間をスイングすること
になる。これにより、ｎ型ＭＯＳＦＥＴ３のゲートに供
給される電圧信号が低められることになり、ｎ型ＭＯＳ
ＦＥＴ３内で発生する電界の高騰が抑えられて、ホット
キャリア効果によるデバイス特性の劣化を効果的に抑止
することができる。

【００３３】図５に、従来例の回路の回路シュミレーシ
ョンの結果（電圧波形）と、本発明の第４の実施例の回
路の回路シュミレーションの結果（電圧波形）とを示
す。図５の（Ａ）は、従来の相補型ＭＯＳトランジスタ
の伝送ゲートを有する回路とその回路シュミレーション
の結果を示し、図５の（Ｂ）は、第４の実施例の相補型
ＭＯＳトランジスタの伝送ゲートを有する回路とその回
路シュミレーションの結果を示す。

【００３４】図５の（Ａ−１）に示す従来例において
は、電圧信号がｎ型ＭＯＳＦＥＴ３のゲートにはインバ
ータ４の存在によってｐ型ＭＯＳＦＥＴ２よりも先に供
給されることになる。一方、第５図の（Ｂ−１）に示す
本発明の実施例においては、電圧信号がｎ型ＭＯＳＦＥ
Ｔ３のゲートにはインバータ４とＭＯＳインバータ７の
存在によってｐ型ＭＯＳＦＥＴ２よりも遅れて供給され
ることになると共に、ｎ型ＭＯＳＦＥＴ５のしきい値電
圧（Ｖth）だけ下がった電圧（ＶDD−Ｖth）がｎ型ＭＯ
ＳＦＥＴ３のゲートに供給されることになる。これによ
り、ｎ型ＭＯＳＦＥＴ３に流れるドレイン電流の量がｐ
型ＭＯＳＦＥＴ２に流れる電流よりも減じられる。

【００３５】また、図５（Ａ−３）は伝送ゲートへの入
力電圧信号及びドレイン電極における電圧信号、図５
（Ａ−２）は従来例回路の回路シュミレーションの結
果、そして図５（Ｂ−２）は実施例回路の回路シュミレ
ーションの結果を示す。詳述すると、図５（Ａ−３）
は、信号源１からｐ型ＭＯＳＦＥＴ２とｎ型ＭＯＳＦＥ
Ｔ３各々のゲートへ送られる電圧信号（伝送ゲート制
御信号）とｐ型ＭＯＳＦＥＴ２とｎ型ＭＯＳＦＥＴ３の
ドレイン側における電圧信号（データ波形信号）の時
間的経緯を表す。なお、電流の双方向性を有する相補型
ＭＯＳトランジスタにおいては、電流が双方向に流れる
ため、各電極のドレイン／ソースという名称は交互に変
化することになるが、ここでは便宜上図５中上部に記載
された電極をドレインとし、下部に記載された電極をソ
ースとする。図５（Ａ−２）及び図５（Ｂ−２）は、従
来例と実施例各々の、ｎ型ＭＯＳＦＥＴ３のゲートに送
られた電圧信号（ｎチャネルＭＯＳＦＥＴの制御信
号）、ｐ型ＭＯＳＦＥＴ３のゲートに送られた電圧信号
（ｐチャネルＭＯＳＦＥＴの制御信号）及びｐ型ＭＯ
ＳＦＥＴ２とｎ型ＭＯＳＦＥＴ３のソース側における電
圧信号（データ波形信号）の時間的経緯を表す。図５
（Ａ−２）及び図５（Ｂ−２）は、分かり易くするため
に回路シュミレーション結果を簡略化して図に表したも
のである。回路シュミレーション結果そのものは、図６
に示されている。図６（Ａ）が図５（Ａ−２）に対応
し、図６（Ｂ）が図５（Ｂ−２）に対応する。

【００３６】ここで、従来例の回路シュミレーション結
果（Ａ−２）と実施例の回路シュミレーション結果（Ｂ
−２）を比較してみる。ｎチャネルＭＯＳＦＥＴのゲ
ートにおける電圧信号は、従来例（Ａ−２）に比べて実
施例（Ｂ−２）の方が低くなっている。これは、実施例
の回路構成においては、ｎ型ＭＯＳＦＥＴ３に流れる電
流が少ないことを示している。従って、実施例の回路構
成は、従来例の回路構成よりも効果的にホットキャリア
によるデバイス特性の劣化を抑止できるということがで
きる。

【００３７】図６に、本発明の第４の実施例の回路の回
路シュミレーションの結果（電圧波形）と従来例の回路
の回路シュミレーションの結果（電圧波形）を示す。こ
れは、図５に本発明の説明のために便宜的に示した第４
の実施例の回路と従来例の回路との回路シュミレーショ
ンの結果の基礎となる実際の回路シュミレーション結果
を示したものである。

【００３８】図７において、実線に表されるドレイン電
流は従来例（図５（Ａ））においてのｎ型ＭＯＳＦＥＴ
３に流れるドレイン電流を示し、破線に表されるドレイ
ン電流は実施例（図５（Ｂ））においてのｎ型ＭＯＳＦ
ＥＴ３に流れるドレイン電流を示す。実施例の回路にお
いてのｎ型ＭＯＳＦＥＴ３に流れるドレイン電流が従来
例の回路においてのｎ型ＭＯＳＦＥＴ３に流れるドレイ
ン電流よりも少ないことは図７上明らかである。なお、
図７では、５００ｐｓ付近においては、図５において示
されるコンデンサ８が充電される方向に電流が流れ、
４．６ｎｓ付近においてはコンデンサ８が放電される方
向に電流が流れるため、５００ｐｓ付近では正方向にド
レイン電流が流れ、４．６ｎｓ付近では負方向にドレイ
ン電流が流れる。

【００３９】

【発明の効果】以上説明した様に、本発明によれば、電
流の双方向性を有する相補型ＭＯＳトランジスタの伝送
ゲートを自由に使用することができ、回路設計の自由度
が高められ、新たな半導体集積回路装置の開発に大きく
貢献する。また、ホットキャリア効果によるデバイス特
性の劣化を効果的に抑止することにより、半導体集積回
路装置の信頼性の向上及び耐久性の向上に貢献する。

【００４０】更に、このホットキャリア効果によるデバ
イス特性の劣化抑止方法をトランスファゲートなどを使
用する種々な回路（セレクタ、フリップフロップ、ＸＯ
Ｒゲート）に適用することにより、ホットキャリア効果
によるデバイス特性劣化に対して耐性度の高い回路設計
が可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す図である。

【図２】本発明の第２の実施例を示す図である。

【図３】本発明の第３の実施例を示す図である。

【図４】本発明の第４の実施例を示す図である。

【図５】本発明の第４の実施例の回路とその回路シュミ
レーションの結果（電圧波形）及び従来例の回路とその
回路シュミレーションの結果（電圧波形）を示す図であ
る。

【図６】実際の本発明の第４の実施例の回路の回路シュ
ミレーションの結果（電圧波形）と従来例の回路の回路
シュミレーションの結果（電圧波形）を示す図である。

【図７】本発明の第４の実施例の回路の回路シュミレー
ションの結果（ドレイン電流）と従来例の回路の回路シ
ュミレーションの結果（ドレイン電流）を示す図であ
る。

【図８】ホットキャリア効果によるドレイン電流減少の
原理を示す図である。

【符号の説明】

１ 信号源 ２ ｐ型ＭＯＳＦＥＴ ３ ｎ型ＭＯＳＦＥＴ ４ インバータ ５，６ ｎ型ＭＯＳトランジスタ ７ ｎＭＯＳインバータ ８ コンデンサ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 27/092 Ｈ０３Ｋ 17/687

Claims (7)

【特許請求の範囲】
1. 【請求項１】 相補型ＭＯＳトランジスタよりなる伝送
   ゲートを有する半導体集積回路において、 前記相補型ＭＯＳトランジスタのｐ型ＭＯＳトランジス
   タ及びｎ型ＭＯＳトランジスタの各ゲートへの電圧信号
   を発生させる信号源が、伝送線路を介して、第１のｎ型
   ＭＯＳトランジスタと第２のｎ型ＭＯＳトランジスタと
   から構成されるインバータの該第１のｎ型ＭＯＳトラン
   ジスタのゲートと、該相補型ＭＯＳトランジスタのｐ型
   ＭＯＳトランジスタのゲートとのそれぞれに接続される
   と共に、インバータが該伝送線路と該第１のｎ型ＭＯＳ
   トランジスタとの間に配置され、 前記第１のｎ型ＭＯＳトランジスタのドレインと前記第
   ２のｎ型ＭＯＳトランジスタのドレインとが接続される
   と共に、該接続点と前記相補型ＭＯＳトランジスタのｎ
   型トランジスタのゲートとが接続されることを特徴とす
   る半導体集積回路。
2. 【請求項２】 相補型ＭＯＳトランジスタよりなる伝送
   ゲートのホットキャリア効果によるデバイス特性の劣化
   を抑止するホットキャリア劣化抑止方法において、 前記相補型ＭＯＳトランジスタのｎ型ＭＯＳトランジス
   タ又はｐ型ＭＯＳトランジスタのゲートへの電圧信号の
   入力遷移時間を短くすることにより、ホットキャリアに
   よるデバイス特性の劣化を抑止することを特徴とするホ
   ットキャリア劣化抑止方法。
3. 【請求項３】 相補型ＭＯＳトランジスタよりなる伝送
   ゲートのホットキャリア効果によるデバイス特性の劣化
   を抑止するホットキャリア劣化抑止方法において、 前記相補型ＭＯＳトランジスタのｐ型ＭＯＳトランジス
   タのゲートに該相補型ＭＯＳトランジスタのｎ型ＭＯＳ
   トランジスタのゲートよりも先に電圧信号を与えること
   により、ホットキャリアによるデバイス特性の劣化を抑
   止することを特徴とするホットキャリア劣化抑止方法。
4. 【請求項４】 相補型ＭＯＳトランジスタよりなる伝送
   ゲートのホットキャリア効果によるデバイス特性の劣化
   を抑止するホットキャリア劣化抑止方法において、 前記相補型ＭＯＳトランジスタのｐ型ＭＯＳトランジス
   タに該相補型ＭＯＳトランジスタのｎ型ＭＯＳトランジ
   スタよりも多く電流を流すことにより、ホットキャリア
   によるデバイス特性の劣化を抑止することを特徴とする
   ホットキャリア劣化抑止方法。
5. 【請求項５】 相補型ＭＯＳトランジスタよりなる伝送
   ゲートのホットキャリア効果によるデバイス特性の劣化
   を抑止するホットキャリア劣化抑止方法において、 前記相補型ＭＯＳトランジスタのｐ型ＭＯＳトランジス
   タのゲート長を、前記相補型ＭＯＳトランジスタのｎ型
   ＭＯＳトランジスタのゲート長よりも短くすることによ
   り、又は前記ｐ型ＭＯＳトランジスタのゲート幅を、前
   記相補型ＭＯＳトランジスタのｎ型ＭＯＳトランジスタ
   のゲート幅よりも長くすることによりホットキャリアに
   よるデバイス特性の劣化を抑止することを特徴とするホ
   ットキャリア劣化抑止方法。
6. 【請求項６】 前記相補型ＭＯＳトランジスタのｐ型Ｍ
   ＯＳトランジスタ及びｎ型ＭＯＳトランジスタの各々の
   ゲートへの制御電圧信号を発生させる信号源が同じであ
   る場合において、 前記信号源の電圧信号を負論理とし、該信号源から前記
   ｎ型ＭＯＳトランジスタのゲートへの伝送線上にインバ
   ータを配置することによってホットキャリアによるデバ
   イス特性の劣化を抑止することを特徴とする請求項２、
   請求項３、請求項４又は請求項５に記載のホットキャリ
   ア劣化抑止方法。
7. 【請求項７】 前記相補型ＭＯＳトランジスタのｐ型Ｍ
   ＯＳトランジスタ及びｎ型ＭＯＳトランジスタの各々の
   ゲートへの電圧信号を発生させる信号源が異なる場合に
   おいて、 前記信号源の電圧信号を正論理とし、該信号源から前記
   ｎ型ＭＯＳトランジスタのゲートへの伝送線上に遅延素
   子又は遅延回路を配置することによってホットキャリア
   によるデバイス特性の劣化を抑止することを特徴とする
   請求項２、請求項３、請求項４又は請求項５に記載のホ
   ットキャリア劣化抑止方法。