JPH08181315A - 半導体装置 - Google Patents

半導体装置

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JPH08181315A
JPH08181315A JP31794994A JP31794994A JPH08181315A JP H08181315 A JPH08181315 A JP H08181315A JP 31794994 A JP31794994 A JP 31794994A JP 31794994 A JP31794994 A JP 31794994A JP H08181315 A JPH08181315 A JP H08181315A
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JP
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gate
region
source
thin film
drain
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JP31794994A
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Miki Takeuchi
幹 竹内
Yoshinobu Nakagome
儀延 中込
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Hitachi Ltd
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Hitachi Ltd
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Abstract

(57)【要約】 【目的】自己の容量が小さいスイッチング素子を提供
し、高速,高信頼,低消費電力の半導体装置を実現す
る。 【構成】絶縁層上の薄膜半導体領域に設けられたこれと
同じ導電型のソース領域及びドレイン領域の間の抵抗
を、その間に設けられた二つのゲートの下に広がる空乏
層が互いに横方向に接するか否かにより変調する。 【効果】ゲート下の半導体界面にキャリアを誘起する必
要がないので、ゲート容量をMOSトランジスタに比べ
小さくでき、かつ三次元的に電流経路が形成されるの
で、MOSトランジスタに比べキャリア密度が小さくて
も、MOSトランジスタ同等の電流が確保される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は低電圧で動作する高速,
高信頼,低消費電力の半導体装置を実現するに好適な半
導体素子に係り、特に、従来の半導体スイッチング素子
と同等の電流を得つつ、自己の容量が小さい新しい半導
体スイッチング素子の構成に関する。
【0002】
【従来の技術】LSI(Large Scale Integration)で
は、半導体上に設けられたスイッチング素子を組み合わ
せることにより、様々な機能を有する半導体装置を小さ
なチップ内に実現することができ、目覚ましい技術革新
をもたらしてきた。スイッチング素子としては、これま
でMOS(Metal Oxide Semiconductor)トランジスタと
バイポーラトランジスタとが主に用いられてきた。しか
し、バイポーラトランジスタは、拡散電位に起因する問
題から、低電圧での動作には不適であるとの認識があ
り、その主流はMOSトランジスタへと移行しつつあ
る。すなわち、LSIの集積度が急速に上がるととも
に、電池1本又は2本で動作する小型携帯機器が開発さ
れつつあり、MOSトランジスタはこれを実現するキー
デバイスとなってきている。
【0003】携帯機器では、電池1本又は2本で長時間
使用するために、消費電力を小さく抑えることが重要な
課題になる。消費電力は、LSI内で充放電される容量
をC、電源電圧をVとするとき、CV2 に比例する。し
たがって、消費電力低減には動作電圧を下げることとと
もに、Cを下げることが重要となる。この観点から、図
8の断面図に示す、SOI(Silicon On Insulator)MO
Sトランジスタが有望視されている。Dc,Sc,Gc
はMOSトランジスタのそれぞれドレイン,ソース,ゲ
ートである。図8に示す通り、MOSトランジスタは絶
縁層ISc上の薄膜半導体領域に形成される。この結
果、容量Cの大きな要因の一つであった拡散層容量を減
少させることができる。
【0004】
【発明が解決しようとする課題】ところが、SOIMOSトラ
ンジスタでは、ゲート容量が前記Cの大きな要因として
残る。したがって、ゲート容量をいかに減少させるかが
消費電力低減の上で重要である。さらに、SOIMOSトラン
ジスタではウェルWELcがフローティングであること
に起因して、ソース・ドレイン間のブレークダウンが比
較的小さな電圧で生じてしまう。これは、電界の高いド
レイン領域近くの高エネルギ電子による弱いアバランシ
ェ現象の結果、ウェルWELc内に正孔が生じ、これが
ソース・ドレイン間の電流を増加させ、さらに高エネル
ギ電子の増加により弱いアバランシェ現象が頻繁に起こ
るようになるという、正のフィードバック現象に起因す
るものである。ブレークダウン電圧が小さいと、ノイズ
による誤動作を起こし易くなってしまう。
【0005】また別の問題として、微細化技術を駆使し
たMOSトランジスタは、小さな領域に多大の発熱を生
じる。すなわち、MOSトランジスタのソースとドレイ
ンとの間を走る電子が、光学フォノンとの衝突を頻繁に
起こすようになり、電子の運動エネルギの多くが短い距
離の間に熱エネルギに変換してしまう。この速度飽和と
呼ばれる現象は、MOSトランジスタのゲート長が短く
なりソース・ドレイン間のポテンシャル勾配が急になる
ために起きるものであり、小さな領域に大きな発熱を引
き起こす。
【0006】
【課題を解決するための手段】前記課題を解決するた
め、本発明のスイッチング素子では、たとえば図1およ
びその断面図、図2に示すように、絶縁層IS1b上の
薄膜半導体領域上の2点D1及びS1間の抵抗を、その
間を空乏層領域で絶縁するか否かにより変調する。前記
空乏層領域は、薄膜半導体領域上に設けられた二つのゲ
ートG1aおよびG1bにより制御される。すなわち、
G1aおよびG1bの制御により図2(a)に示す空乏層
領域D1aおよびD1bが互いに接するまでに延びる
と、D1とS1との間は空乏層で絶縁される。反対に、
D1aとD1bとがつながらず、その間に空乏層のすき
まができると、D1とS1とが導通する。
【0007】
【作用】本発明のスイッチング素子によれば、ゲート容
量がMOSトランジスタに比べ小さくなり、消費電力を
小さくできる。なぜなら、MOSトランジスタではゲー
ト下のSi界面にキャリアを誘起するので、ゲート容量
はゲート絶縁膜で決まる大きな値となる。これに対し、
本発明のスイッチング素子では、ゲートは空乏層幅を変
調するのに用いるだけでゲート下のSi界面にキャリア
を誘起する必要がないので、ゲート容量を小さくでき
る。かつ、SOI構造なので空乏層下面の容量がほとん
ど見えず、ゲート容量はさらに小さい。したがって、消
費電力を小さくできる。なお、本発明のスイッチング素
子では、ゲート下のSi界面にキャリアを誘起しない方
が容量低減の観点から好ましいので、Siのバンドギャ
ップと同程度の動作電圧、すなわち、1V程度の低電圧
動作に対して特にその利点を発揮するものである。
【0008】また、SOIMOSトランジスタと異なり、ソー
ス,ドレインおよびその間のチャネル領域がすべて同じ
導電型の半導体で形成されているので、基板フローティ
ング効果によるソース・ドレイン間のブレークダウン電
圧の低下もない。
【0009】さらに、微細加工技術によりゲート長を短
くした場合、MOSトランジスタではソース・ドレイン
間距離がゲート長で決まってしまうのに対し、本発明の
スイッチング素子では、容量を増やすことなくソース・
ドレイン間距離を大きく取ることができる。なぜなら、
容量はゲート下に広がる空乏層の部分で決まりソース・
ドレイン間距離にほとんど依らないからである。したが
って、速度飽和の問題を回避し、印加電圧を有効に電子
の運動エネルギに変換する配置をとることが出来る。な
お、ソース・ドレイン間距離をむやみに短くしても、速
度飽和領域では電子速度は一定になってしまうので、ソ
ース・ドレイン間距離を大きく取った本発明のスイッチ
ング素子が、微細MOSトランジスタと同等の電流を確
保できる。
【0010】このように、本発明のスイッチング素子を
用いれば、高速,高信頼かつ低消費電力のLSIを実現
できる。
【0011】
【実施例】本発明のスイッチング素子の一実施例の平面
図を図1に示す。また、図1のA−A′およびB−B′
に沿った断面図を、それぞれ図2(a)および(b)に
示す。スイッチング素子は、絶縁層IS1b上の薄膜半
導体領域WEL1内に形成される。WEL1はp型領域
であっても、n型領域であってもよいが、以下ではp型
Si領域の場合を説明する。
【0012】WEL1内に高濃度p型Si領域DK1お
よびSK1とが設けられ、DK1とSK1との間の抵抗
がゲートG1aおよびG1bにより変調される。ここで
は、G1aとG1bとが配線GM1により同電位になっ
ているとする。ゲートG1aおよびG1bは薄い絶縁
膜、たとえば、SiO2 を介してWEL1上に形成され
る。G1aおよびG1bの下には、図2(a)に示すよ
うに、空乏層D1aおよびD1bがそれぞれ広がってい
る。DK1およびSK1は、MOSトランジスタのドレ
インおよびソースにそれぞれ相当する領域であり、たと
えばp型多結晶Si,D1およびS1に電気的に接続さ
れている。
【0013】本実施例の動作は次のように行われる。高
濃度p型Si領域DK1およびSK1とは絶縁層IS1a
およびIS1bとで囲まれたp型領域のトンネルによ
り、電気的に接続している。しかし、図2(a)に示す
ように、ゲート下には空乏層D1aおよびD1bとが延
びているので、これらが大きく広がってつながっている
場合には、DK1とSK1との間が空乏層で電気的に絶
縁される。すなわち、ゲートG1a,G1bに正の電圧
を印加すると、空乏層が延びてスイッチがオフ状態とな
る。反対に、ゲートG1a,G1bの電圧を負の方向に
変化させていくと、D1aとD1bとの間にすきま(中
性p型領域)ができ、スイッチがオン状態となる。な
お、図2(a)では、スイッチがオンの状態でも、空乏
層はある程度深く広がり、ゲート下のウェルWEL1と
絶縁層IS1bとの界面には空乏層のすきま(中性p型
領域)が出来ないようになっている。図1及び図2で
は、G1aおよびG1bとにより2方向から空乏層を伸
ばしているが、ゲートをたとえばG1aのみとして、空
乏層D1aが横方向に延び、絶縁層IS1aに達するよ
うにすることによりスイッチをオフしてもよい。
【0014】以上では、WEL1がp型領域の場合につ
いて説明したが、n型領域の場合も同様である。ただ
し、前記とは逆にゲートG1a,G1bが負の電圧の場
合にスイッチがオフ状態となる。
【0015】図3は、図1及び図2のスイッチング素子
で、ゲート電圧がソース電圧に等しいときにスイッチが
オフ状態となる本発明の一実施例の説明図である。図3
(a)はWEL1がp型領域の場合である。ゲート電極の
仕事関数Vw(GP)がp型Siの仕事関数Vw(PW
EL)よりも小さくなるようにゲート材料が選択され
る。たとえば、n型多結晶Siをゲートに用いる。この
とき、ゲート電圧がソース電圧に等しい状態で、ゲート
下には空乏層が広がる。この空乏層により、スイッチが
オフ状態となるように、図1における二つのゲート電極
G1aとG1bとの間の距離を設定する。これにより、
ソース・ゲート間電圧が0Vのときオフ状態となり、負
のソース・ゲート間電圧を印加することによりオン状態
となるスイッチング素子が得られる。図3(b)はWE
L1がn型領域の場合である。ゲート電極の仕事関数V
w(GN)がn型Siの仕事関数Vw(NWEL)より
も大きくなるようにゲート材料が選択される。たとえ
ば、p型多結晶Siをゲートに用いる。このとき、ゲー
ト電圧がソース電圧に等しい状態で、ゲート下には空乏
層が広がる。この空乏層により、スイッチがオフ状態と
なるように、図1における二つのゲート電極G1aとG
1bとの間の距離を設定する。これにより、ソース・ゲ
ート間電圧が0Vのときオフ状態となり、正のソース・
ゲート間電圧を印加することによりオン状態となるスイ
ッチング素子が得られる。
【0016】図4は、図1及び図2のスイッチング素子
のソース・ドレイン間電流Idsのソース・ゲート間電
圧Vgs依存性の一例を示すものである。WEL1がp
型領域であり、たとえばソース電圧が1V,ドレイン電
圧が0Vの場合を示している。縦軸は対数表示である。
Vgsが正の場合、図2(a)に示す空乏層D1aおよ
びD1bはつながっている。この領域では、ソース・ド
レイン間には空乏層によるポテンシャルバリアが存在
し、基本的に電流は流れない。ただし、熱的に励起され
たキャリア(正孔)のみがバリアを越えることが出来る
ので、小さな電流は流れる。Vgsが減少するにつれ、
バリア高さが低くなり、Idsは指数関数的に増大す
る。Vgsが十分な負電圧となると、ソース・ドレイン
間は中性p型領域でつながり、大きなソース・ドレイン
間電流が流れる。この時のIdsは、以下に示すように
MOSトランジスタのそれに匹敵するものである。すな
わち、Idsはキャリア数とキャリアの速度との積で決
まる。たとえば、WEL1の不純物濃度が、比較的低い
1017/cm3 程度である場合を考える。MOSトランジ
スタのスイッチオン状態でのSi界面の二次元電子濃度
は、1012/cm2 程度であり、これが1nm程度の幅に
広がっている。したがって、三次元的には1019/cm3
程度の電子密度である。したがって、本発明のスイッチ
ング素子では、薄膜半導体領域の厚さが1nmの100
倍程度、すなわち100nm程度であればMOSトラン
ジスタと同程度のキャリア数となる。この厚さは薄膜SO
IMOSトランジスタのそれと同程度であり、容易に実現さ
れる。このように、WEL1の不純物濃度を比較的小さ
く設定して、空乏層の延びのゲート電圧依存性が大きく
なるようにしても、本素子では電流が三次元的に流れる
効果として、十分なキャリア数を確保できる。一方、キ
ャリアの速度については、微細のMOSトランジスタで
は既に上述したように速度飽和している。したがって、
本発明のスイッチング素子のソース・ドレイン間の距離
をゲート長より大きく設定しても、同じゲート長の微細
MOSトランジスタと同等のキャリア速度を得ることが
できる。以上より明らかなように、本発明のスイッチン
グ素子の電流は、MOSトランジスタのそれと少なくと
も同等である。
【0017】以上、図1から図4で説明した本発明の実
施例によれば、MOSトランジスタと少なくとも同等の
電流を確保しつつ、容量を小さくすることが出来る。容
量が小さくできる理由は、MOSトランジスタと異な
り、ゲート下のSi表面を反転してキャリアを蓄積する
ことが動作上必要なく、したがってゲート容量を小さく
できるからである。ゲート下に広がる空乏層容量が本素
子の容量の大部分を占め、これはMOSトランジスタの
ような薄膜のゲート絶縁膜を介した容量に比べればはる
かに小さい。また、SOI構造であるために、ゲート下
に広がる空乏層容量は中性p型領域と接する横方向部分
のみであり、絶縁層IS1bに接する下方向部分はほと
んど寄与しない。LSIの消費電力はCV2(Cは容量、
Vは動作電圧)に比例するから、LSIを本スイッチン
グ素子で構成すれば、Cの低減効果により消費電力を小
さくできる。また、LSIの動作速度はCV/I(Iは
スイッチング素子の電流)に比例するから、LSIを本
スイッチング素子で構成すれば、高速化が達成される効
果もある。さらに、ソース,ドレインおよびチャネル領
域がすべて同じ導電型領域で構成されるので、SOIMOSト
ランジスタのような基板フローティング効果によるソー
ス・ドレイン間ブレークダウン電圧の低下もない。ある
いは、素子の容量を増やすことなく、ソース・ドレイン
間の距離を大きく取れるので、速度飽和領域での動作を
回避でき、ソース・ドレイン間印加電圧を電子の運動エ
ネルギに有効に変換できる。
【0018】図5は本発明の一実施例であり、図1から
図4で説明した本発明のスイッチング素子を用いて、M
OSトランジスタによるインバータと同じ機能を持つ回
路を実現した例である。図5(a)はその構成を示す。
図1から図4で説明した本発明のスイッチング素子が二
つ直列に接続されている。なお、図5ではスイッチング
素子をMOSトランジスタに類似した独自の記号で表し
た。スイッチング素子SWP2はp型の薄膜半導体領域
に形成される。p型のソース領域S2Pは高電位たとえ
ば1Vに固定される。p型のドレイン領域D2Pは出力
Voutに接続される。二つのゲートG2PaおよびG
2Pbは、ともに入力Vinに接続される。
【0019】SWP2は図3(a)で説明したように、
S2PとVinとが同電位の時、スイッチがオフ状態と
なるように構成される。スイッチング素子SWN2はn
型の薄膜半導体領域に形成される。n型のソース領域S
2Nは低電位たとえば0Vに固定される。n型のドレイ
ン領域D2Nは出力Voutに接続される。二つのゲー
トG2NaおよびG2Nbは、ともに入力Vinに接続
される。SWN2は図3(a)で説明したように、S2
NとVinとが同電位の時、スイッチがオフ状態となる
ように構成される。
【0020】図5(b)に図5(a)の回路の入出力特
性を模式的に示す。Vinが0Vに近い低電位の場合、
SWP2は低抵抗状態に、SWN2は高抵抗状態にな
る。この結果、Voutは1Vに近い高電位となる。一
方、Vinが1Vに近い高電位の場合、SWP2は高抵
抗状態に、SWN2は低抵抗状態になる。この結果、V
outは0Vに近い低電位となる。
【0021】本発明の実施例に依れば、MOSトランジ
スタによるインバータと同様な入出力特性を実現でき
る。このように、SWP2はPチャネルMOSトランジ
スタと、SWN2はNチャネルMOSトランジスタと同
様な特性を示すことを利用して、これらを任意に組み合
わせることにより、CMOSトランジスタによる演算回
路と同様な回路を本発明のスイッチング素子により構成
できる。本発明のスイッチング素子によりLSIを構成
すれば、図1から図4で説明した本発明の特性から明ら
かなように、高速,高信頼,低消費電力のLSI得られ
る。
【0022】図6は、図5で用いたSWN2と同様なス
イッチング素子SWN3で、ゲートG3NaおよびG3
Nbを別の電圧で制御する、本発明の一実施例である。
図6(a)に示すように、G3Naはソース・ドレイン
間電流Idsの制御に用い、G3NbはMOSトランジ
スタのしきい電圧に相当する値を変化させるのに用い
る。図6(b)は、図6(a)の素子のIdsのG3N
a電圧依存性を示したものである。
【0023】G3Nbに与える定電圧を変えることによ
り、スイッチング素子をオン状態にするのに必要なG3
Naの電圧を変えることが出来る。すなわち、G3Nb
に正の定電圧を印加すれば、しきい電圧の低いスイッチ
ング素子が得られる。これは、図2(a)の断面図にお
ける空乏層D1bの延びが小さいので、G1aに大きな
正の電圧を印加しなくても空乏層のすきま(中性p型領
域)が容易に生じることに相当する。反対に、G3Nb
に負の定電圧を印加すれば、しきい電圧の高いスイッチ
ング素子が得られる。図5のSWP2と同様な素子に対
しても、同様にしてしきい電圧の制御が可能なことは明
らかである。
【0024】本実施例に依れば、LSIの特性を製造後
に変えることが可能となる。すなわち、しきい電圧を高
く設定すれば、待機時の消費電流を小さくでき、しきい
電圧を低く設定すれば、動作時の電流が増大して、高速
なLSIが実現できる。製造後にしきい電圧を変化させ
ることにより、消費電流や動作速度が基準を満たしてい
ない従来不良とされていたLSIチップを救済し、歩留
りを向上させることが出来る。あるいは、同じ製造工程
で低消費電流を特徴とするLSIおよび高速性を特徴と
するLSIを同時に得ることが出来るので、LSIの多
品種化を低コストで行うことが出来る。
【0025】さらに、しきい電圧の切り替えを、LSI
使用時に行い、たとえば待機時には消費電流を減らすよ
うに、動作時には高速になるようにしきい電圧を制御す
れば、高速かつ低消費電力のLSIが得られる。このよ
うにして、本発明の実施例に依れば、高速,低消費電力
のLSIが得られる。
【0026】図7は本発明のスイッチング素子の構成を
応用して、クーロンブロケード現象を示す素子を構成し
た、本発明の一実施例である。本発明の実施例は、図7
(a)の平面図に示すように、たとえばSWN2が二つ直
列に接続されたような構成をとる。この様な素子を微細
に形成することにより、四つのゲートで囲まれた領域C
WEL4に1個の電子が入ることにより、ポテンシャル
が大きく変化し、次の電子がCWEL4に入って来るの
をブロックすることができる。クーロンブロケードを原
理とする従来の素子と同様に、CWEL4がソースS4
およびドレインD4と高抵抗で接続されるように、四つ
のゲートの電圧を制御する。図7(b)はこの様な素子の
ソース・ドレイン間電流Idsのソース・ドレイン間電
圧Vds依存性を示したものである。クーロンブロケー
ドによる効果として、IdsはVdsに対してなだらか
には増加しない。実施例に依れば、たとえば、線形抵抗
と本素子とを直列接続することにより、この直列抵抗の
両端に印加する電圧を入力とし、接続点を出力として、
アナログ入力をデジタル出力に変換する回路を簡単に構
成できる。
【0027】
【発明の効果】本発明によれば、高速,高信頼,低消費
電力のLSIが実現できる。
【図面の簡単な説明】
【図1】本発明のスイッチング素子の平面図。
【図2】本発明のスイッチング素子の断面図。
【図3】本発明の素子のゲート・ソース間電圧0Vにお
けるポテンシャルの説明図。
【図4】本発明の素子のソース・ドレイン間電流Ids
のゲート電圧依存性の特性図。
【図5】本発明の素子で構成したインバータの説明図。
【図6】しきい電圧可変の本発明の素子の説明図。
【図7】クーロンブロケード現象を示す本発明の説明
図。
【図8】従来のSOIMOSトランジスタの断面図。
【符号の説明】
Si…ソース、D1…ドレイン、G1…ゲート、GM1
…ゲート配線、SK1…ソース拡散層領域、DK1…ド
レイン拡散層領域、IS1a…絶縁層。

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】絶縁層上の第一の導電型の薄膜半導体領域
    に設けられた、前記薄膜半導体領域と同一の導電型でよ
    り高い不純物濃度で構成されたソースおよびドレイン領
    域と、前記ソースおよびドレイン領域の間にあって薄い
    絶縁膜を介して前記薄膜半導体領域上に設けられた少な
    くとも一つのゲートを少なくともその構成要素とする半
    導体素子を複数個有する半導体装置において、前記ソー
    ス・ドレイン間の抵抗を前記ゲートに与える電圧により
    制御することを特徴とする半導体装置。
  2. 【請求項2】請求項1において、前記ソース・ドレイン
    間の抵抗が低抵抗である場合に電流が流れる主たる経路
    は、前記薄膜半導体領域のうち前記ゲート下以外の領域
    である半導体装置。
  3. 【請求項3】請求項1または2において、前記ゲートが
    p型の薄膜半導体領域上に設けられている場合には、前
    記ゲート電極の仕事関数は前記p型の薄膜半導体領域の
    仕事関数よりも小さく、前記ゲートがn型の薄膜半導体
    領域上に設けられている場合には、前記ゲート電極の仕
    事関数は前記n型の薄膜半導体領域の仕事関数よりも大
    きい半導体装置。
  4. 【請求項4】請求項2において、前記ゲートは二つであ
    って、前記電流が流れる主たる経路は、前記二つのゲー
    トの間の前記薄膜半導体領域である半導体装置。
  5. 【請求項5】請求項4において、前記二つのゲートの一
    方には定電位を与え、他方には入力信号を与えた前記半
    導体素子を組み合わせて論理回路を構成する半導体装
    置。
  6. 【請求項6】絶縁層上の第一の導電型の薄膜半導体領域
    に設けられた、前記薄膜半導体領域と同一の導電型でよ
    り高い不純物濃度で構成されたソース領域およびドレイ
    ン領域と、前記ソースおよびドレイン領域の間にあって
    薄い絶縁膜を介して前記薄膜半導体領域上に設けられた
    ゲートにほぼ囲まれ、前記ソースおよびドレイン領域の
    両方とキャリアをやり取りすることが可能な、島状の第
    一の導電型の領域を少なくともその構成要素とする半導
    体素子を複数個有することを特徴とする半導体装置。
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