JP4828817B2 - 電界効果トランジスタの高電圧動作方法とそのバイアス回路およびその高電圧動作回路要素 - Google Patents
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Description
第1解決手段では、次の構成をとる。
基板と、
該基板の表面に離間して設けられたソース領域と、ドレイン領域と、
該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域上方に設けられ、ソース・ドレイン方向が分割された複数の分割ゲートと、
該チャネル形成領域と該複数の分割ゲートとの間に設けられた複数のゲート絶縁膜と、
からすくなくとも構成される電界効果トランジスタにおいて、
該複数の分割ゲートのうちソース領域に隣る前記分割ゲートへ信号電位を供給し、該ソース領域に隣る分割ゲートよりドレインに近い前記分割ゲートへは絶対値が規定電位以上でドレイン電位にしたがって増減し、かつドレインに近づくほど絶対値の大きいバイアス電位を供給することを特徴とする電界効果トランジスタの高電圧動作方法。
前記分割ゲートは3つ以上で、前記ソース領域に隣る分割ゲートのドレイン側に隣る前記分割ゲートへ第1定電位を供給し、ドレインへ更に近い前記分割ゲートへは絶対値が規定電位以上でドレイン電位にしたがって増減し、かつドレインに近づくほど絶対値の大きいバイアス電位を供給することを特徴とする前記第1解決手段の電界効果トランジスタの高電圧動作方法。
ソース領域に隣る分割ゲートG1よりドレイン側の分割ゲートG2、G3、---、Gk への供給電位は、ドレイン電位Vdが絶対値で規定電位以下になったとき、いずれも規定電位以上に保持して、低ドレイン電位での駆動電流値の減少を防ぐことができる。
基板と、
該基板の表面に離間して設けられたソース領域と、ドレイン領域と、
該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域上方に設けられ、ソース・ドレイン方向が分割された複数の分割ゲートと、
該チャネル形成領域と該複数の分割ゲートとの間に設けられた複数のゲート絶縁膜と、
からすくなくとも構成された電界効果トランジスタにおいて、
該ソース領域へ信号電位および信号電流のうちのすくなくとも一方を供給し、
該複数の分割ゲートのうちソース領域に隣る前記分割ゲートへ第1定電位を供給し、該ソース領域に隣る分割ゲートよりドレインに近い前記分割ゲートへは絶対値が第1定電位以上でドレイン電位にしたがって増減し、かつドレインに近づくほど絶対値の大きいバイアス電位を供給することを特徴とする電界効果トランジスタの高電圧動作方法。
基板と、
該基板の表面に離間して設けられたソース領域と、ドレイン領域と、
該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域上方に設けられたゲートと、
該チャネル形成領域と該ゲートとの間に設けられたゲート絶縁膜と、
からすくなくとも構成された電界効果トランジスタにおいて、
該ソース領域へ信号電位および信号電流のうちのすくなくとも一方を供給し、
該ゲートへは絶対値が第1定電位以上でドレイン電位にしたがって増減するバイアス電位を供給することを特徴とする電界効果トランジスタの高電圧動作方法。
前記複数の分割ゲート間下方のチャネル形成領域部分へチャネルキャリアと同一導電形の中間領域を設けたことを特徴とする前記第1解決手段およびその第1変形例、前記第2解決手段のうちの1つに記載された電界効果トランジスタの高電圧動作方法。
分割ゲート間距離がゲート長と同程度か、それ以下である場合はこの中間領域は標準トランジスタに用いられているLDDないしはドレインエクステンション工程で形成することができ、高不純物濃度ドレイン工程は不要とすることができる。
このため、中間領域を設けても、複数のトランジスタを単純に重ねた構造より、構造は簡素でかつ占有面積は少ない。
分割ゲートへ供給する電位バイアスは図3に例示するような抵抗分割等で発生できるが、用いる抵抗素子、配線などの浮遊容量の影響で過渡応答時に定常値と同じ値を発生できる保証はない。そのため、ドレイン領域(300)からVd1電位を供給する直列接続端60−kへ前記浮遊容量の影響を凌駕する容量値を有する容量性素子を接続することにより過渡応答時にもドレイン領域へ隣る分割ゲートGkへ必要な電位変化を確保することができる。
第1絶縁ゲート電界効果トランジスタと、
該第1絶縁ゲート電界効果トランジスタと相補形の第2電界効果トランジスタと、
該第1絶縁ゲート電界効果トランジスタのドレインへ一端が接続された第1抵抗素子と、
該第1絶縁ゲート電界効果トランジスタのソースへ一端が接続された第2抵抗素子と、
から少なくとも構成され、
該第1抵抗素子の他端へ第1の電位を供給し、該第2抵抗素子の他端を第2の電位を供給し、
該第2電界効果トランジスタは本発明の高電圧動作電界効果トランジスタであり、少なくとも2つの分割ゲートを具え、
該第1絶縁ゲート電界効果トランジスタのドレインへ該第2電界効果トランジスタのソースを接続し、
該第1絶縁ゲート電界効果トランジスタのソースへ該第2電界効果トランジスタのソース領域へ隣る分割ゲートを接続し、
該第2電界効果トランジスタのドレイン領域へ隣る分割ゲートへ該第2電位を供給し、
該第1絶縁ゲート電界効果トランジスタのゲートを入力とし、
該第1絶縁ゲート電界効果トランジスタのソース、ドレインのうちから選択された1つの点を出力とすることを特徴とする高電圧動作回路要素。
第1絶縁ゲート電界効果トランジスタと、
該第1絶縁ゲート電界効果トランジスタと相補形の第2電界効果トランジスタと、
該第1絶縁ゲート電界効果トランジスタのドレインへ一端が接続された第1抵抗素子と、
該第1絶縁ゲート電界効果トランジスタのソースに直列接続端の一方を接続された第2グループ直列接続複数抵抗素子と、
から少なくとも構成され、
該第2電界効果トランジスタは本発明の高電圧動作トランジスタであり、すくなくとも3つの分割ゲートを具え、
該第1絶縁ゲート電界効果トランジスタのドレインへ第2電界効果トランジスタのソースを接続し、
該分割ゲートは該第2グループ直列接続複数抵抗素子間の接続点および直列接続端のうち選定された場所へ接続され、
該第1抵抗素子の他端を第1の電位に接続し、
該第2グループ直列接続複数抵抗素子の直列接続端の他方へ第2の電位を供給し、
該第1絶縁ゲート電界効果トランジスタのゲートを入力とし、
該第1絶縁ゲート電界効果トランジスタのソース、ドレイン、および該第2グループ直列接続複数抵抗素子間の接続点のうちから選択された1つの点を出力とすることを特徴とする高電圧動作回路要素。
これら上記の高電圧動作回路要素の過渡応答を確保するために、前記入力と前記第1絶縁ゲート電界効果トランジスタのソースおよび前記出力のうちの1つとの間に容量性素子を接続することができる。
なお、従来の高耐圧断面構造と組み合わせることができれば更に高電圧動作化が可能。
2.チャネル長を長くして耐圧を改善したトランジスタに較べて、高電圧動作、駆動電流共に改善できる。
3.バイアス回路を必要とするが、標準電圧IC用に用意された製造工程で実現することができる。変更があってもわずかな変更で高電圧動作が実現可能。
4.ゲート絶縁膜は標準電圧IC用、またはそのICの出力トランジスタ(通常内部電圧より高電圧)があればそのために既に用意された絶縁膜を流用することができる。
5.したがって、高電圧出力のICを通常のIC製造ラインで製造することができる。
6.従来、電流容量を確保した高電圧動作が困難であった、SOI基板、ガラス基板、有機基板上のTFTに代表される半導体薄膜に作成された電界効果トランジスタの高電圧動作が可能となる。
7.本発明の第2解決手段を導入することにより、IC、L SIチップ内で標準電圧信号領域と高電圧動作領域とを分けることができ、高電圧配線を低電圧動作領域内に配置する危険を避け、かつ高電圧動作領域まで標準電圧信号を低振幅で送信することによる信号の遅延の抑制が可能となる。
ドレイン領域に隣る分割ゲートGkよりソース側の分割ゲート下のチャネル電位はソース領域へ近づくに従ってVdよりも低下してゆくので、標準トランジスタ構造よりもその分は動作電圧が改善される。
接続点60−1へはVgが供給され、接続点60−kへはVd1が供給される。
高周波特性をさらに改善するために分割ゲート500−2(G2)と交流接地点とに容量性素子(キャパシタンス成分を有する素子、例えばpn接合、MISキャパシタ)を接続することができる。
「ドレイン領域とドレイン領域に隣る分割ゲートとの間に容量性素子を接続した」、
「ドレイン領域と分割ゲートのうちの少なくとも1つとの間に容量性素子を接続した」、
「分割ゲート間のうちの少なくとも1対に容量性素子を接続した」、
「分割ゲートへ整流素子の一端を接続して、その整流素子の他端へ第2定電位を供給する」、
と同等となる。
基板と、
該基板の表面に離間して設けられたソース領域と、ドレイン領域と、
該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域上方に設けられ、ソース・ドレイン方向が分割された複数の分割ゲートと、
該チャネル形成領域と該複数の分割ゲートとの間に設けられた複数のゲート絶縁膜と、
からすくなくとも構成され、
該ソース領域へ信号電位および信号電流のうちのすくなくとも一方を供給し、
該複数の分割ゲートのうちソース領域に隣る前記分割ゲートへ第1定電位を供給し、該ソース領域に隣る分割ゲートよりドレインに近い前記分割ゲートへは絶対値が第1定電位以上でドレイン電位にしたがって増減し、かつドレインに近づくほど絶対値の大きいバイアス電位を供給することを特徴とする高電圧動作電界効果トランジスタ。
基板と、
該基板の表面に離間して設けられたソース領域と、ドレイン領域と、
該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域上方に設けられたゲートと、
該チャネル形成領域と該ゲートとの間に設けられたゲート絶縁膜と、
からすくなくとも構成され、
該ソース領域へ信号電位および信号電流のうちのすくなくとも一方を供給し、
該ゲートへは絶対値が第1定電位以上でドレイン電位にしたがって増減するバイアス電位を供給することを特徴とする高電圧動作電界効果トランジスタ。
さらに標準電圧信号領域と高電圧動作領域とを分けることができ、高電圧配線を低電圧動作領域内に配置する危険を避け、かつ高電圧動作領域まで標準電圧信号を低振幅で送信することによる信号の遅延の抑制が可能となる。
このためには上記実施形態の第2例の高電圧動作電界効果トランジスタのゲートバイアス電位中の規定電位として第1定電位を選ぶ。
この中間領域形成に援用可能な標準IC、LSIの製造工程は前記第1解決手段と同様である。
なお、電源電圧が複数ある場合は、Vs1としては駆動電流値と耐圧とが最適となる電圧を利用する。このときはIC、LSI製造工程でその電圧に耐えるよう準備されているゲート絶縁膜厚を使用する。
2つの入力と1つの出力を少なくとも有する加算回路から少なくともなり、
該2つの入力の内の一方にドレイン電位にしたがって増減する電位を供給し、該2つの入力の内の他方に規定電位Vs1gを供給し、
該加算回路の出力の電位を前記ドレイン領域に隣る分割ゲートないし前記実施形態の第2例の変形例1のゲートへバイアス電位として供給する。
この場合はVd1=Vs1+Vd2である。
直列に接続された2つの抵抗素子(51、52)から少なくともなり、
該2つの抵抗素子の直列接続端部の一方(70−2)は高電圧電源の電位が供給され、他方(70−1)はドレインへ接続され、
該2つの抵抗素子間の接続点(70−3)から前記ドレイン領域に隣る分割ゲートないし前記実施形態の第2例の変形例1のゲートへバイアス電位を供給する。
なお、図5でVHは高電圧源電位であり、通常2つの抵抗素子の抵抗値は、VH *(ドレイン側の抵抗素子の抵抗値)/(2つの抵抗素子の直列接続抵抗値)が第1定電位Vs1となる値を選ぶ。
直列接続された整流素子(43)と抵抗素子(52)とからすくなくともなり、
該整流素子側の直列接続端(70−1)をドレインに接続し、
該抵抗素子側の直列接続端(70−2)へ規定電位を供給し、
該整流素子(43)と該抵抗素子(52)との間の接続点(70−3)から前記ドレイン領域に隣る分割ゲートへバイアス電位を供給する。前記実施形態の第2例の変形例1のゲートへバイアス電位を供給する場合は該規定電位は第1定電位とする。
Vfは整流素子の順方向電圧である、整流素子がゲートをドレインに接続した電界効果トランジスタで実施される場合はVfはその絶縁ゲート電界効果トランジスタのゲート閾値電圧Vth43+ΔVとなる。ΔVは抵抗素子52に流れる電流に対応するゲート・ソース間電圧増加分である。
この場合、トポロジカルには、該直列終端70−1が接続されるドレイン領域と該接続点70−3が接続されるドレインに隣る分割ゲートとの間に容量性素子が接続されることに等価となる。
直列接続点61−2、61−3、---、61−(k−1)および直列接続端61−k(70−3)から分割ゲートへバイアス電位を供給する。
直列接続点61−2、61−3、---、61−(k−1)および直列接続端61−k(70−3)から適宜選択して分割ゲートへバイアス電位を供給する。
直列接続点62−2、62−3、---、62−(k−1)および直列接続端62−k(70−3)から適宜選択して分割ゲートへバイアス電位を供給する。
第1絶縁ゲート電界効果トランジスタと、
該第1絶縁ゲート電界効果トランジスタと相補形の第2電界効果トランジスタと、
該第1絶縁ゲート電界効果トランジスタのドレインへ一端が接続された第1抵抗素子と、
該第1絶縁ゲート電界効果トランジスタのソースへ一端が接続された第2抵抗素子と、
から少なくとも構成され、
該第1抵抗素子の他端へ第1の電位を供給し、該第2抵抗素子の他端を第2の電位を供給し、
該第2電界効果トランジスタは本発明の高電圧動作電界効果トランジスタであり、少なくとも2つの分割ゲートを具え、
該第1絶縁ゲート電界効果トランジスタのドレインへ該第2電界効果トランジスタのソースを接続し、
該第1絶縁ゲート電界効果トランジスタのソースへ該第2電界効果トランジスタのソース領域へ隣る分割ゲートを接続し、
該第2電界効果トランジスタのドレイン領域へ隣る分割ゲートへ該第2電位を供給し、
該第1絶縁ゲート電界効果トランジスタのゲートを入力とし、
該第1絶縁ゲート電界効果トランジスタのソース、ドレインのうちから選択された1つの場所から出力を取り出すことを特徴とする高電圧動作回路要素。
第1絶縁ゲート電界効果トランジスタと、
該第1絶縁ゲート電界効果トランジスタと相補形の第2電界効果トランジスタと、
該第1絶縁ゲート電界効果トランジスタのドレインへ一端が接続された第1抵抗素子と、
該第1絶縁ゲート電界効果トランジスタのソースに直列接続端の一端を接続された第2グループの直列接続複数抵抗素子と、
から少なくとも構成され、
該第2電界効果トランジスタは本発明の高電圧動作トランジスタであり、すくなくとも3つの分割ゲートを具え、
該第1絶縁ゲート電界効果トランジスタのドレインへ第2電界効果トランジスタのソースを接続し、
該分割ゲートは該第2グループの直列接続複数抵抗素子間の接続点および直列接続端のうち選定された場所へ接続され、
該第1抵抗素子の他端を第1の電位に接続し、
該第2グループの直列接続複数抵抗素子の直列接続端の他端へ第2の電位を供給し、
該第1絶縁ゲート電界効果トランジスタのゲートを入力とし、
該第1絶縁ゲート電界効果トランジスタのソース、ドレイン、および該第2グループ直列接続複数抵抗素子間の接続点のうちから選択された1つの場所から出力を取り出すことを特徴とする高電圧動作回路要素。
51は前記第1抵抗素子、52−1、---、52−(k−1)は前記第2グループの直列接続複数抵抗素子、45は前記第1絶縁ゲート電界効果トランジスタ、45−200、45−300、45−500はそれぞれ前記第1絶縁ゲート電界効果トランジスタのソース、ドレイン、ゲートを示す。46は前記第2電界効果トランジスタ、46−200、46−300、46−500−1、46−500−2、---46−500−kはそれぞれ前記第2電界効果トランジスタ(高電圧動作電界効果トランジスタ)46のソース、ドレイン、前記ソース領域に隣る分割ゲート、ソース領域に隣る分割ゲートのドレイン側に隣る分割ゲート、ドレイン領域に隣る分割ゲートを示す。
前記第1抵抗素子および第2抵抗素子のうちすくなくとも1つを直列接続複数抵抗素子としその接続点を出力とした高電圧動作回路要素、
また前記第1抵抗素子を直列接続複数抵抗素子としてその接続点へ前記第2電界効果トランジスタのソースを接続した高電圧動作回路要素、
前記第2抵抗素子を直列接続複数抵抗素子としてその接続点へ前記第2電界効果トランジスタのドレインを接続した高電圧動作回路要素、
前記第2電界効果トランジスタのドレインを第2電位に接続した高電圧動作回路要素、
前記第2電界効果トランジスタのドレインを第3抵抗素子を介して第2電位に接続した高電圧動作回路要素、
前記第2電界効果トランジスタのドレインを第3電位に接続した高電圧動作回路要素、
前記第2電界効果トランジスタのドレインを第3抵抗素子を介して第3電位に接続した高電圧動作回路要素、
前記第1抵抗素子、第2抵抗素子の内一方を定電流素子とした高電圧動作回路要素、
この他等業者が通常の技術範囲で素子を追加・変更した回路要素は本発明の権利範囲に含まれる。
図10の上記高電圧動作回路要素において、前記第1の電位を高電圧電源電位VHとし、前記第2の電位を接地電位とし、前記第2電界効果トランジスタ(46)のドレインに第3の抵抗素子(53)を介して接地電位を供給する。
前記第1絶縁ゲート電界効果トランジスタ(45)のゲート(45−500)を本発明の高電圧動作電界効果トランジスタのドレインへ接続し、
前記第1絶縁ゲート電界効果トランジスタのドレイン(45−300)と前記第1抵抗素子(51)との接続点(70−3)からバイアス電位を、前記本発明の高電圧動作電界効果トランジスタの前記ドレイン領域に隣る分割ゲートないし前記実施形態の第2例の変形例1のゲートへ供給する。
ソース領域へ隣る分割ゲートのドレイン側に隣る分割ゲートへ第1定電位を供給する場合は、第1グループ直列接続複数抵抗素子の接続数はk−2個となりその他端へは第1定電位を供給する。
なお、実施形態例8では第3抵抗素子は省略することができる。
なお、図形内部の正方形30はコンタクトホールを示す。
50−2、50−3、50−4は電位分割用抵抗素子であり、SOI基板表面の半導体薄膜を幅LR、長さ約2WRの形状に加工残置して周囲を酸化膜として形成している。エクステンション形成またはチャネル形成領域添加と同じ不純物を添加して実現している。接続点60−2、60−3、60−4を形成するために、その部分へはソース・ドレイン形成用高濃度不純物を添加している。この電位分割用抵抗素子への添加不純物の導電形は本発明の高電圧動作電界効果トランジスタのソース・ドレイン領域への添加不純物と逆導電形であることが望ましい。
試作された高電圧動作電界効果トランジスタは5分割ゲートを有し、Lg1=0.8μm、W1=80μmであり、ゲート絶縁膜として11nm厚SiO2を有している。抵抗素子50−1、50−2、50−3は長さ/幅=80μm /2.4μmの寸法比で形成されている。SOI基板は100nm厚シリコン薄膜/100nm厚SiO2/シリコン基板から構成される。
比較例の従来形MOSトランジスタはVds=2V弱で電流の急増が始まるが、本発明の高電圧動作電界効果トランジスタではVds=10Vでも電流の急増は観測されていない。またVg=0.6Vでの電流値は本発明の高電圧動作電界効果トランジスタは比較例のMOSトランジスタの約7倍である。
比較例の従来形MOSトランジスタはVds=−3Vで電流の急増が始まるが、本発明の高電圧動作電界効果トランジスタではVds=−7Vで電流の増加が観測されるものの、Vg=0VでのVdsの耐圧は10V以上である。またVg=−0.6Vでの電流値は本発明の高電圧動作電界効果トランジスタは比較例のMOSトランジスタの約9倍である。
この実施例はバイアス回路の実施様態例6に対応するバイアス回路を用いている。ゲート540とドレイン340を配線545で接続したMOSトランジスタ43を整流素子として用いている。このMOSトランジスタのソース240と抵抗素子50−4と配線60−55で直列に接続し、このMOSトランジスタのドレインと本発明の高電圧動作電界効果トランジスタのドレインとを配線545で接続する。その他の素子、および接続については実施例1と同様である。
Vdsが1V以下の低電圧部分で電流の駆動能力は比較例のMOSトランジスタに較べてVg=0.6Vでは約3倍である。Vdsが高電圧となれば実施例1と同様の倍率となる。
43 整流素子
45 バイアス回路用絶縁ゲート電界効果トランジスタ
45−200 バイアス回路用絶縁ゲート電界効果トランジスタ45のソース領域
45−300 バイアス回路用絶縁ゲート電界効果トランジスタ45のドレイン領域
46 バイアス回路用電界効果トランジスタ
46−200 バイアス回路用電界効果トランジスタ46のソース領域。
46−300 バイアス回路用電界効果トランジスタ46のドレイン領域
46−500−1 バイアス回路用電界効果トランジスタ46のソース領域に隣る分割ゲート
46−500−2 バイアス回路用電界効果トランジスタ46のソース領域に隣る分割ゲートのドレイン側へ隣る分割ゲート
46−500−k バイアス回路用電界効果トランジスタ46のドレイン領域に隣る分割ゲート
50−1 直列接続複数抵抗素子50の1要素抵抗
50−2 直列接続複数抵抗素子50の1要素抵抗
50−3 直列接続複数抵抗素子50の1要素抵抗
50−4 直列接続複数抵抗素子50の1要素抵抗
50−(k−1) 直列接続複数抵抗素子50の1要素抵抗
51 抵抗素子
52 抵抗素子
53 抵抗素子
51−1 直列接続複数抵抗素子51の1要素抵抗
51−2 直列接続複数抵抗素子51の1要素抵抗
51−(k−1) 直列接続複数抵抗素子51の1要素抵抗
52−1 直列接続複数抵抗素子52の1要素抵抗
52−2 直列接続複数抵抗素子52の1要素抵抗
52−(k−1) 直列接続複数抵抗素子52の1要素抵抗
60−1 接続点ないしは他端
60−2 接続点ないしは他端
60−3 接続点
60−4 接続点
60−5 接続点ないしは一端
60−k 接続点ないしは一端
60−25 接続点60−2からの配線
60−35 接続点60−3からの配線
60−45 接続点60−4からの配線
60−55 接続点60−5からの配線
61−1 接続点ないしは他端
61−2 接続点
61−3 接続点
61−(k−1) 接続点
61−k 接続点ないしは一端
62−1 接続点ないしは他端
62−2 接続点
62−3 接続点
62−(k−1) 接続点
62−k 接続点ないしは一端
70−1 接続点ないしは他端ないしは入力端子
70−2 接続点ないしは他端ないしは入力端子
70−3 接続点ないしは出力端子
70−4 接続点ないしは出力端子
100 基板
130 チャネル形成領域
130−1 第1の分割チャネル形成領域
130−2 第2の分割チャネル形成領域
130−3 第3の分割チャネル形成領域
130−k 第kの分割チャネル形成領域
200 ソース領域
205 ソース引出し配線
230−1 第1の中間領域
230−2 第2の中間領域
230−(k−1) 第(k−1)番目の中間領域
240 整流素子用絶縁ゲート電界効果トランジスタのソース領域
300 ドレイン領域
340 整流素子用絶縁ゲート電界効果トランジスタのドレイン領域
305 ドレイン引出し配線
400 ゲート絶縁膜
500 ゲート
540 整流素子用絶縁ゲート電界効果トランジスタのゲート
545 整流素子用絶縁ゲート電界効果トランジスタのゲート引出し配線
500−1 ソース側から1番目の分割ゲートないしはソース領域に隣る分割ゲート
500−2 ソース側から2番目の分割ゲートないしはソース領域に隣る分割ゲートのドレイン側へ隣る分割ゲート
500−k ソース側からk番目の分割ゲートないしはドレイン領域に隣る分割ゲート
500−15 1番目の分割ゲート引出し配線。
Claims (37)
- 基板と、
該基板の表面に離間して設けられたソース領域と、ドレイン領域と、
該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域上方に設けられ、ソース・ドレイン方向が分割された複数の分割ゲートと、
該チャネル形成領域と該複数の分割導電ゲートとの間に設けられた複数のゲート絶縁膜と、
からすくなくとも構成された電界効果トランジスタにおいて、
該複数の分割ゲートのうちソース領域に隣る前記分割ゲートへ信号電位を供給し、該ソース領域に隣る分割ゲートよりドレインに近い前記分割ゲートへは絶対値が規定電位以上でドレイン電位にしたがって増減し、かつドレインに近づくほど絶対値の大きいバイアス電位を供給することを特徴とする電界効果トランジスタの高電圧動作方法。 - 前記分割ゲートは3つ以上で、前記ソース領域に隣る分割ゲートのドレイン側に隣る前記分割ゲートへ第1定電位を供給し、ドレインへ更に近い前記分割ゲートへは絶対値が該第1定電位以上でドレイン電位にしたがって増減し、かつドレインに近づくほど絶対値の大きいバイアス電位を供給することを特徴とする請求項1記載の電界効果トランジスタの高電圧動作方法。
- 基板と、
該基板の表面に離間して設けられたソース領域と、ドレイン領域と、
該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域上方に設けられ、ソース・ドレイン方向が分割された複数の分割ゲートと、
該チャネル形成領域と該複数の分割ゲートとの間に設けられた複数のゲート絶縁膜と、からすくなくとも構成された電界効果トランジスタにおいて、
該ソース領域へ信号電位および信号電流のうちのすくなくとも一方を供給し、
該複数の分割ゲートのうちソース領域に隣る前記分割ゲートへ第1定電位を供給し、該
ソース領域に隣る分割ゲートよりドレインに近い前記分割ゲートへは絶対値が第1定電位以上でドレイン電位にしたがって増減し、かつドレインに近づくほど絶対値の大きいバイアス電位を供給することを特徴とする電界効果トランジスタの高電圧動作方法。 - 前記複数の分割ゲート間下方のチャネル形成領域部分へチャネルキャリアと同一導電形の中間領域を設けたことを特徴とする請求項1に記載された電界効果トランジスタの高電圧動作方法。
- 前記複数の分割ゲート間下方のチャネル形成領域部分へチャネルキャリアと同一導電形の中間領域を設けたことを特徴とする請求項2、3のうちの1つに記載された電界効果トランジスタの高電圧動作方法。
- 前記ドレイン領域と前記ソース領域へ隣る分割ゲートを除く前記分割ゲートのうちの少なくとも1つとの間へ容量性素子を接続したことを特徴とする請求項1、4記載のうちの一項記載の電界効果トランジスタの高電圧動作方法。
- 前記ドレイン領域と前記ソース領域へ隣る分割ゲートを除く前記分割ゲートのうちの少なくとも1つとの間へ容量性素子を接続したことを特徴とする請求項2、3、5記載のうちの一項記載の電界効果トランジスタの高電圧動作方法。
- 前記ソース領域へ隣る分割ゲートを除く前記分割ゲートのうちの少なくとも1対に容量性素子を接続したことを特徴とする請求項1、4、6記載のうちの一項記載の高電圧動作電界効果トランジスタの高電圧動作方法。
- 前記ソース領域へ隣る分割ゲートを除く前記分割ゲートのうちの少なくとも1対に容量性素子を接続したことを特徴とする請求項2、3、5、7記載のうちの一項記載の電界効果トランジスタの高電圧動作方法。
- 前記ソース領域へ隣る分割ゲートを除く前記分割ゲートの少なくとも1つへ整流性素子の一端を接続し、該整流素子の他端へ第2定電位を供給したことを特徴とする請求項1、4、6、8記載のうちの一項記載の電界効果トランジスタの高電圧動作方法。
- 前記ソース領域へ隣る分割ゲートを除く前記分割ゲートの少なくとも1つへ整流性素子の一端を接続し、該整流素子の他端へ第2定電位を供給したことを特徴とする請求項2、3、5、7、9記載のうちの一項記載の電界効果トランジスタの高電圧動作方法。
- 前記基板は半導体基板であることを特徴とする請求項1、2、3、4、5、6、7、8、9、10、11のうち一項に記載された電界効果トランジスタの高電圧動作方法。
- 前記基板は支持基板表面に支持基板から絶縁された半導体薄膜を設けた基板であることを特徴とする請求項1、2、3、4、5、6、7、8、9、10、11のうち一項に記載された電界効果トランジスタの高電圧動作方法。
- 2つの入力と1つの出力を少なくとも有する加算回路から少なくともなり、
該2つの入力の内の一方にドレイン電位にしたがって変化する電位を供給し、該2つの入力の内の他方に規定電位を供給し、
該加算回路の出力の電位をドレイン領域に隣る前記分割ゲートへバイアス電位として供給することを特徴とする請求項1、4、6、8、10のうち1つに記載された電界効果トランジスタの高電圧動作方法に用いるバイアス回路。 - 2つの入力と1つの出力を少なくとも有する加算回路から少なくともなり、
該2つの入力の内の一方にドレイン電位にしたがって変化する電位を供給し、該2つの入力の内の他方に第1定電位を供給し、
該加算回路の出力の電位をドレイン領域に隣る前記分割ゲートへバイアス電位として供給することを特徴とする請求項2、3、5、7、9、11のうち1つに記載された電界効果トランジスタの高電圧動作方法に用いるバイアス回路。 - 2つの入力と1つの出力を少なくとも有する加算回路と、
第1グループ直列接続複数抵抗素子から少なくともなり、
該第1グループ直列接続複数抵抗素子の直列接続端部の一端は該加算回路の出力に接続され、他端へは規定電位が供給され、
該2つの入力の内の一方にドレイン電位にしたがって変化する電位を供給し、該2つの入力の内の他方に信号電位を供給し、
該直列接続端部の一端および該第1グループ直列接続複数抵抗素子の各直列接続点のうち選択された場所から前記分割ゲートへバイアス電位を供給することを特徴とする請求項1、4、6、8、10のうち1つに記載された電界効果トランジスタの高電圧動作方法に用いるバイアス回路。 - 請求項16のバイアス回路において、
前記2つの入力のうちの他方に第1定電位を供給し、
前記第1グループ直列接続複数抵抗素子の直列接続端の他端へ第1定電位を供給した
ことを特徴とする請求項2、3、5、7、9、11のうち1つに記載された電界効果トランジスタの高電圧動作方法に用いるバイアス回路。 - 直列に接続された2つの抵抗素子から少なくともなり、
該2つの抵抗素子の直列接続端部の一方は高電圧電源の電位が供給され、他方はドレインへ接続され、
該2つの抵抗素子間の接続点からドレイン領域へ隣る前記分割ゲートへバイアス電位を供給することを特徴とする請求項1、2、3、4、5、6、7、8、9、10、11のうち1つに記載された電界効果トランジスタの高電圧動作方法に用いるバイアス回路。 - 請求項10において、更に前記2つの抵抗素子間の接続点へ第1グループ直列接続複数抵抗素子の一端を接続し、他端に前記規定電位を供給し、
該第1グループ直列接続複数素子の直列接続点および直列接続端から選択して分割ゲートへバイアス電位を供給することを特徴とする請求項1、4、6、8、10のうち1つに記載された電界効果トランジスタの高電圧動作方法に用いるバイアス回路。 - 請求項10において、更に前記2つの抵抗素子間の接続点へ
第1グループ直列接続複数抵抗素子の一端を接続し、他端に前記第1定電位を供給し、該第1グループ直列接続複数素子の直列接続点および直列接続端から選択して分割ゲートへバイアス電位を供給することを特徴とする請求項2、3、5、7、9、11のうち1つに記載された電界効果トランジスタの高電圧動作方法に用いるバイアス回路。 - 直列接続された整流素子と抵抗素子とからすくなくともなり、
該整流素子側の直列接続端をドレインに接続し、
該抵抗素子側の直列接続端へ規定電位を供給し、
該整流素子と該抵抗素子との間の接続点からドレイン領域へ隣る前記分割ゲートへバイアス電位を供給することを特徴とする請求項1、4、6、8、10のうち1つに記載された電界効果トランジスタの高電圧動作方法に用いるバイアス回路。 - 直列接続された整流素子と抵抗素子とからすくなくともなり、
該整流素子側の直列接続端をドレインに接続し、
該抵抗素子側の直列接続端へ第1定電位を供給し、
該整流素子と該抵抗素子との間の接続点からドレイン領域へ隣る前記分割ゲートへバイアス電位を供給することを特徴とする請求項2、3、5、7、9、11のうち1つに記載された電界効果トランジスタの高電圧動作方法に用いるバイアス回路。 - 整流素子と第2グループ直列接続複数抵抗素子とからすくなくともなり、
該整流素子の一端と該第2グループ直列接続複数抵抗素子一端とをさらに接続し、
該整流素子の他端をドレインに接続し、
該第2グループ直列接続複数抵抗素子の他端へ規定電位を供給し、
該第2グループ直列接続複数抵抗素子の直列接続端および該第2グループ直列接続複数抵抗素子の各直列接続点のうち選択された場所から前記分割ゲートへ電位を供給することを特徴とする請求項1、4、6、8、10のうち1つに記載された電界効果トランジスタの高電圧動作方法に用いるバイアス回路。 - 整流素子と第2グループ直列接続複数抵抗素子とからすくなくともなり、
該整流素子の一端と該第2グループ直列接続複数抵抗素子一端とをさらに接続し、
該整流素子の他端をドレインに接続し、
該第2グループ直列接続複数抵抗素子の他端へ第1定電位を供給し、
該第2グループ直列接続複数抵抗素子の直列接続端および該第2グループ直列接続複数抵抗素子の各直列接続点のうち選択された場所から前記分割ゲートへ電位を供給することを特徴とする請求項2、3、5、7、9、11のうち1つに記載された電界効果トランジスタの高電圧動作方法に用いるバイアス回路。 - 第1絶縁ゲート電界効果トランジスタと、
該第1絶縁ゲート電界効果トランジスタと相補形の第2電界効果トランジスタと、
該第1絶縁ゲート電界効果トランジスタのドレインへ一端が接続された第1抵抗素子と、
該第1絶縁ゲート電界効果トランジスタのソースへ一端が接続された第2抵抗素子と、
から少なくとも構成され、
該第1抵抗素子の他端へ第1の電位を供給し、該第2抵抗素子の他端を第2の電位を供給し、
該第2電界効果トランジスタは少なくとも2つの分割ゲートを具え、該分割ゲートのうちソース領域に隣る前記分割ゲートへ信号電位を供給し、該ソース領域に隣る分割ゲートよりドレインに近い前記分割ゲートへは絶対値が規定電位以上でドレイン電位にしたがって増減し、かつドレインに近づくほど絶対値の大きいバイアス電位を供給する高電圧動作電界効果トランジスタであり、
該第1絶縁ゲート電界効果トランジスタのドレインへ該第2電界効果トランジスタのソースを接続し、
該第1絶縁ゲート電界効果トランジスタのソースへ該第2電界効果トランジスタのソース領域へ隣る分割ゲートを接続し、
該第2電界効果トランジスタのドレイン領域へ隣る分割ゲートへ該第2電位を供給し、
該第1絶縁ゲート電界効果トランジスタのゲートを入力とし、
該第1絶縁ゲート電界効果トランジスタのソース、ドレインのうちから選択された1つの場所から出力を取り出すことを特徴とする高電圧動作回路要素。 - 第1絶縁ゲート電界効果トランジスタと、
該第1絶縁ゲート電界効果トランジスタと相補形の第2電界効果トランジスタと、
該第1絶縁ゲート電界効果トランジスタのドレインへ一端が接続された第1抵抗素子と、
該第1絶縁ゲート電界効果トランジスタのソースに直列接続端の一端を接続された第2グループ直列接続複数抵抗素子と、
から少なくとも構成され、
該第2電界効果トランジスタはすくなくとも3つの分割ゲートを具え、該分割ゲートのうちソース領域に隣る前記分割ゲートへ信号電位を供給し、該ソース領域に隣る分割ゲートよりドレインに近い前記分割ゲートへは絶対値が規定電位以上でドレイン電位にしたがって増減し、かつドレインに近づくほど絶対値の大きいバイアス電位を供給する高電圧動作トランジスタであり、
該第1絶縁ゲート電界効果トランジスタのドレインへ第2電界効果トランジスタのソースを接続し、
該分割ゲートは該第2グループ直列接続複数抵抗素子間の接続点および直列接続端のうち選定された場所へ接続され、
該第1抵抗素子の他端を第1の電位に接続し、
該第2グループ直列接続複数抵抗素子の直列接続端の他端へ第2の電位を供給し、
該第1絶縁ゲート電界効果トランジスタのゲートを入力とし、
該第1絶縁ゲート電界効果トランジスタのソース、ドレイン、および該第2グループ直列接続複数抵抗素子間の接続点のうちから選択された1つの場所から出力を取り出すことを特徴とする高電圧動作回路要素。 - 前記入力と前記第1絶縁ゲート電界効果トランジスタの前記ソースおよび前記出力のうちの1つとの間に容量性素子を接続したことを特徴とする請求項25記載の高電圧動作回路要素。
- 前記入力と前記第1絶縁ゲート電界効果トランジスタの前記ソースおよび前記出力のうちの1つとの間に容量性素子を接続したことを特徴とする請求項26記載の高電圧動作回路要素。
- 前記第1抵抗素子および第2抵抗素子のうちすくなくとも1つを直列接続複数抵抗素子としその接続点を出力とした請求項25、26、27、28のうちの一項記載の高電圧動作回路要素。
- 前記第1抵抗素子を直列接続複数抵抗素子としてその接続点へ前記第2電界効果トランジスタのソースを接続した請求項25、26、27、28のうちの一項記載の高電圧動作回路要素。
- 前記第2抵抗素子を直列接続複数抵抗素子としてその接続点へ前記第2電界効果トランジスタのドレインを接続した請求項25、26、27、28のうちの一項記載の高電圧動作回路要素。
- 前記第2電界効果トランジスタのドレインを第2電位に接続した請求項25、26、27、28のうちの一項記載の高電圧動作回路要素。
- 前記第2電界効果トランジスタのドレインを第3抵抗素子を介して第2電位に接続した請求項25、26、27、28のうちの一項記載の高電圧動作回路要素。
- 前記第2電界効果トランジスタのドレインを第3電位に接続した請求項25、26、27、28のうちの一項記載の高電圧動作回路要素。
- 前記第2電界効果トランジスタのドレインを第3抵抗素子を介して第3電位に接続した請求項25、26、27、28のうちの一項記載の高電圧動作回路要素。
- 前記第1抵抗素子、第2抵抗素子の内一方を定電流素子とした請求項25、26、27、28のうちの一項記載の高電圧動作回路要素。
- 前記第1絶縁ゲート電界効果トランジスタはデプレッション形であることを特徴とする請求項25および26のうち一項記載の高電圧動作回路要素。
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