JP5342611B2 - 電界効果トランジスタの高電圧動作方法とそのバイアス回路 - Google Patents
電界効果トランジスタの高電圧動作方法とそのバイアス回路 Download PDFInfo
- Publication number
- JP5342611B2 JP5342611B2 JP2011167139A JP2011167139A JP5342611B2 JP 5342611 B2 JP5342611 B2 JP 5342611B2 JP 2011167139 A JP2011167139 A JP 2011167139A JP 2011167139 A JP2011167139 A JP 2011167139A JP 5342611 B2 JP5342611 B2 JP 5342611B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- gate
- field effect
- effect transistor
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Description
本発明は電界効果トランジスタの高電圧動作方法とその回路に関する。高電圧動作トランジスタとはＩＣ、ＬＳＩで標準に設計されたトランジスタの耐圧より絶対値の大きい電圧で動作するトランジスタを指す。
従来の高電圧電界効果トランジスタは、図１に示すように高耐圧ドレイン領域３８０または高電位にバイアスしたフィールドプレート５８０を高耐圧絶縁膜４８０上に設け、ドレイン耐圧を改善していた。 MOSIC、MOSLSIで標準に使われる電界効果トランジスタもゲート長がサブミクロン以下の小寸法になると図２に示すようにLDD（lightly doped drain）またはドレインエクステンション（drain extension）３４０と呼ばれる低濃度ドレイン領域を設けて、標準の電源電圧に耐えて動作するように設計されているが、上記の高耐圧ドレイン領域はそれより更に不純物濃度が小さいか、領域の長さが大きいか、領域の深さが大きいか、またはその両方ないしは全てを必要とする。このため、特許文献１ではこの高耐圧ドレイン領域を不純物濃度、接合深さの異なる３つの領域を合成して形成している。なお、図１、２で１００は半導体基板、２００はソース領域、３００はドレイン領域、４００はゲート絶縁膜、５００は導電ゲートである。
この場合、高耐圧電界効果トランジスタをIC、LSIに集積すると、高耐圧絶縁膜、高耐圧ドレイン領域を作る為のフォトマスク、製造工程が余分に必要となり、コスト高につながる。また、このような構造のトランジスタは高耐圧化は可能としても駆動電流の低下が問題となっていた。また、ドレインエクステンションないしはLDD（Lightly Doped Drain）構造を有する標準電圧用電界効果トランジスタのチャネル長を大きくして耐圧の改善を図ることができるが、改善度合は小さく、駆動電流はチャネル長にほぼ反比例して小さくなる。この標準電圧用トランジスタのゲート絶縁膜を使う場合は耐圧はこの絶縁膜の耐圧でも制限された。さらにSOI（silicon on insulator）等絶縁基板上の半導体薄膜に形成されたトランジスタでは、ドレイン端で薄膜内に高電界が集中するために従来の技術を使ってもドレイン耐圧を大きくしてかつ出力電流を大きく保つことが半導体基板のトランジスタより一層困難であった。
本発明では、IC、LSIの標準電源電圧用のトランジスタ構成部分ないしはプロセス技術を活用して高電圧動作電界効果トランジスタを該IC、LSI中に作りこむことを課題とする。
上記の課題を解決するために、本発明では電界効果トランジスタの動作電圧を大きくするために（以後本発明では、本発明の高電圧動作方法を適用した電界効果トランジスタを高電圧動作電界効果トランジスタとよぶ）、ゲートをソース・ドレイン間で分割してドレインにより近い分割ゲートへドレイン電位により近い電位でかつドレイン電位に応じて増減する電位を供給する手段をとる。
第１解決手段では、次の構成をとる。
基板と、
該基板の表面に離間して設けられたソース領域と、ドレイン領域と、
該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域上方に設けられ、ソース・ドレイン方向が分割された複数の分割ゲートと、
該チャネル形成領域と該複数の分割ゲートとの間に設けられた複数のゲート絶縁膜と、
からすくなくとも構成される電界効果トランジスタにおいて、
該複数の分割ゲートのうちソース領域に隣る前記分割ゲートへ信号電位を供給し、該ソース領域に隣る分割ゲートよりドレインに近い前記分割ゲートへは絶対値が規定電位以上でドレイン電位にしたがって増減し、かつドレインに近づくほど絶対値の大きいバイアス電位を供給することを特徴とする電界効果トランジスタの高電圧動作方法。
第１解決手段では、次の構成をとる。
基板と、
該基板の表面に離間して設けられたソース領域と、ドレイン領域と、
該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域上方に設けられ、ソース・ドレイン方向が分割された複数の分割ゲートと、
該チャネル形成領域と該複数の分割ゲートとの間に設けられた複数のゲート絶縁膜と、
からすくなくとも構成される電界効果トランジスタにおいて、
該複数の分割ゲートのうちソース領域に隣る前記分割ゲートへ信号電位を供給し、該ソース領域に隣る分割ゲートよりドレインに近い前記分割ゲートへは絶対値が規定電位以上でドレイン電位にしたがって増減し、かつドレインに近づくほど絶対値の大きいバイアス電位を供給することを特徴とする電界効果トランジスタの高電圧動作方法。
さらに、周波数特性改善のために次の第１変形例を取ることができる。
前記分割ゲートは３つ以上で、前記ソース領域に隣る分割ゲートのドレイン側に隣る前記分割ゲートへ第１定電位を供給し、ドレインへ更に近い前記分割ゲートへは絶対値が規定電位以上でドレイン電位にしたがって増減し、かつドレインに近づくほど絶対値の大きいバイアス電位を供給することを特徴とする前記第１解決手段の電界効果トランジスタの高電圧動作方法。
前記分割ゲートは３つ以上で、前記ソース領域に隣る分割ゲートのドレイン側に隣る前記分割ゲートへ第１定電位を供給し、ドレインへ更に近い前記分割ゲートへは絶対値が規定電位以上でドレイン電位にしたがって増減し、かつドレインに近づくほど絶対値の大きいバイアス電位を供給することを特徴とする前記第１解決手段の電界効果トランジスタの高電圧動作方法。
この方法が適用される構造では、ソース領域に隣る分割ゲートＧ１へは従来の信号電位Ｖｇが供給される。該ソース領域に隣る分割ゲートよりドレイン側の分割ゲートＧ２、Ｇ３、−−−、Ｇｋへは前記信号電位Ｖｇないしは前記第１定電位Ｖｓ１以上でかつソース電位Ｖｓよりドレイン電位Ｖｄに近くドレイン電位に従って増減するＶｄ１までの電位が供給される。ドレイン領域へより近い分割ゲートほど絶対値の大きい電位が供給される。
前記第１定電位Vs1はIC、LSIの電源電位以下の値である。本発明では信号電位Vgおよび前記第１定電位Vs1を統合して規定電位とよぶ。
ソース領域に隣る分割ゲートG1よりドレイン側の分割ゲートG2、G3、---、Gk への供給電位は、ドレイン電位Vdが絶対値で規定電位以下になったとき、いずれも規定電位以上に保持して、低ドレイン電位での駆動電流値の減少を防ぐことができる。
ソース領域に隣る分割ゲートG1よりドレイン側の分割ゲートG2、G3、---、Gk への供給電位は、ドレイン電位Vdが絶対値で規定電位以下になったとき、いずれも規定電位以上に保持して、低ドレイン電位での駆動電流値の減少を防ぐことができる。
本発明では分割ゲートG2、G3、---、Gkに供給するこのような電位を「絶対値が規定電位以上でドレイン電位にしたがって増減するバイアス電位」とよび、Gkに供給する電位をVd1で表す。
ドレイン領域へ隣る分割ゲートGkへ供給される電位Vd1はVdに近い電位でVd以下でもVd以上でも極端に乖離しなければ効果はある。ドレイン領域に隣る分割ゲートGkよりソース側の分割ゲート下のチャネル電位はソース領域へ近づくに従ってVd1よりも低下してゆくので、単一ゲートの標準トランジスタ構造よりもその分は動作電圧が改善される。
IC、LSI内の標準トランジスタ用のゲート絶縁膜を本発明のトランジスタに援用するためには、VdとVd1との差異はその標準トランジスタが動作する電源電圧にさらにその設計マージンを加えた値程度は許容される。標準トランジスタは、通常、内部logic用と外部interface用と２種類用意されている場合が多いので、電流容量より高電圧動作を優先する場合は、外部interface用のゲート絶縁膜厚および電圧を適用することができる。
上記第１解決手段の信号供給場所をソース領域とした第２解決手段の電界効果トランジスタの高電圧動作方法は下記の構成となる。
基板と、
該基板の表面に離間して設けられたソース領域と、ドレイン領域と、
該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域上方に設けられ、ソース・ドレイン方向が分割された複数の分割ゲートと、
該チャネル形成領域と該複数の分割ゲートとの間に設けられた複数のゲート絶縁膜と、
からすくなくとも構成された電界効果トランジスタにおいて、
該ソース領域へ信号電位および信号電流のうちのすくなくとも一方を供給し、
該複数の分割ゲートのうちソース領域に隣る前記分割ゲートへ第１定電位を供給し、該ソース領域に隣る分割ゲートよりドレインに近い前記分割ゲートへは絶対値が第１定電位以上でドレイン電位にしたがって増減し、かつドレインに近づくほど絶対値の大きいバイアス電位を供給することを特徴とする電界効果トランジスタの高電圧動作方法。
基板と、
該基板の表面に離間して設けられたソース領域と、ドレイン領域と、
該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域上方に設けられ、ソース・ドレイン方向が分割された複数の分割ゲートと、
該チャネル形成領域と該複数の分割ゲートとの間に設けられた複数のゲート絶縁膜と、
からすくなくとも構成された電界効果トランジスタにおいて、
該ソース領域へ信号電位および信号電流のうちのすくなくとも一方を供給し、
該複数の分割ゲートのうちソース領域に隣る前記分割ゲートへ第１定電位を供給し、該ソース領域に隣る分割ゲートよりドレインに近い前記分割ゲートへは絶対値が第１定電位以上でドレイン電位にしたがって増減し、かつドレインに近づくほど絶対値の大きいバイアス電位を供給することを特徴とする電界効果トランジスタの高電圧動作方法。
上記第２解決手段の第１変形例の電界効果トランジスタの高電圧動作方法は下記の構成となる。
基板と、
該基板の表面に離間して設けられたソース領域と、ドレイン領域と、
該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域上方に設けられたゲートと、
該チャネル形成領域と該ゲートとの間に設けられたゲート絶縁膜と、
からすくなくとも構成された電界効果トランジスタにおいて、
該ソース領域へ信号電位および信号電流のうちのすくなくとも一方を供給し、
該ゲートへは絶対値が第１定電位以上でドレイン電位にしたがって増減するバイアス電位を供給することを特徴とする電界効果トランジスタの高電圧動作方法。
基板と、
該基板の表面に離間して設けられたソース領域と、ドレイン領域と、
該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域上方に設けられたゲートと、
該チャネル形成領域と該ゲートとの間に設けられたゲート絶縁膜と、
からすくなくとも構成された電界効果トランジスタにおいて、
該ソース領域へ信号電位および信号電流のうちのすくなくとも一方を供給し、
該ゲートへは絶対値が第１定電位以上でドレイン電位にしたがって増減するバイアス電位を供給することを特徴とする電界効果トランジスタの高電圧動作方法。
上記第２解決手段の第１変形例の電界効果トランジスタの高電圧動作方法は、ゲート下でソース領域側のチャネルはソース電位に近い電位で動作するが、「絶対値が規定電位以上でドレイン電位にしたがって増減するバイアス電位」をゲートに供給するので、ドレイン側のチャネルの電位はドレイン電位に近くなり、ドレインーチャネル間の電位差が小さく保たれるため、ドレインの高電圧動作が可能となる。
この場合、ゲートは分割不要であり、かつ、高耐圧化のための長チャネル化も必要ないので、駆動電流の低下が抑えられるという本発明の目的を充足する効果が実現される。
この場合、ゲートは分割不要であり、かつ、高耐圧化のための長チャネル化も必要ないので、駆動電流の低下が抑えられるという本発明の目的を充足する効果が実現される。
ただし、チャネル形成領域にこれをデプレッションチャネルとする不純物が添加されていて、電流容量が問題とならない場合はこの中間領域は省略できる。
分割ゲート間距離がゲート長と同程度か、それ以下である場合はこの中間領域は標準トランジスタに用いられているLDDないしはドレインエクステンション工程で形成することができ、高不純物濃度ドレイン工程は不要とすることができる。
分割ゲート間距離がゲート長と同程度か、それ以下である場合はこの中間領域は標準トランジスタに用いられているLDDないしはドレインエクステンション工程で形成することができ、高不純物濃度ドレイン工程は不要とすることができる。
前記中間領域へは導電薄膜による配線は不要であり、このためのコンタクトを設ける必要も無い。電流容量が仕様を満足する場合は、このコンタクト抵抗を下げるためだけに高不純物濃度ドレインと同じ不純物濃度に中間領域を不純物添加する必要がない。
このため、中間領域を設けても、複数のトランジスタを単純に重ねた構造より、構造は簡素でかつ占有面積は少ない。
このため、中間領域を設けても、複数のトランジスタを単純に重ねた構造より、構造は簡素でかつ占有面積は少ない。
第２解決手段のゲートへ供給するバイアス電位も第１解決手段のゲートへ供給するゲート電位と規定電位を第１定電位とする以外は同様であるが、これら第１解決手段、第２解決手段の分割ゲートないしはゲートへ供給する電位を発生するバイアス回路（以後「バイアス回路」と略記する）に関しては［発明を実施するための最良の形態］で記述する。
分割ゲートへ供給する電位バイアスは図３に例示するような抵抗分割等で発生できるが、用いる抵抗素子、配線などの浮遊容量の影響で過渡応答時に定常値と同じ値を発生できる保証はない。そのため、ドレイン領域（３００）からVd1電位を供給する直列接続端６０−ｋへ前記浮遊容量の影響を凌駕する容量値を有する容量性素子を接続することにより過渡応答時にもドレイン領域へ隣る分割ゲートGkへ必要な電位変化を確保することができる。
分割ゲートへ供給する電位バイアスは図３に例示するような抵抗分割等で発生できるが、用いる抵抗素子、配線などの浮遊容量の影響で過渡応答時に定常値と同じ値を発生できる保証はない。そのため、ドレイン領域（３００）からVd1電位を供給する直列接続端６０−ｋへ前記浮遊容量の影響を凌駕する容量値を有する容量性素子を接続することにより過渡応答時にもドレイン領域へ隣る分割ゲートGkへ必要な電位変化を確保することができる。
この構成は６０−ｋからGkへの配線を介して、またはその間に抵抗素子等他の素子のある場合はその素子を介して、ドレイン領域とドレイン領域へ隣る分割ゲートとの間へ容量性素子を接続したのと等価となる。本発明では各種バイアス回路ですべて過渡応答対策の容量素子について記述するのは煩雑であるので、このように直接であれ間接であれ本発明の高電圧動作トランジスタのドレイン領域とドレイン領域へ隣る分割ゲートとの間へトポロジカルに容量素子が接続された結果になっていれば、「ドレイン領域とドレイン領域に隣る分割ゲートとの間に容量性素子を接続した」と表記する。
ゲートが１つである上記第２解決手段の第１変形例の電界効果トランジスタの高電圧動作方法でもこの直接ないしはトポロジカルに同等の接続を「ドレイン領域とゲートとの間に容量性素子を接続した」と表記する。
前述の過渡応答の確保は他の分割ゲートへも必要である。このためにはドレイン領域と各分割ゲートのうちの少なくとも１つ間に直接ないしはバイアス回路に組み込んだ形でトポロジカルに容量性素子を接続する。本発明では上記同様煩雑さを避けるために「ドレイン領域と分割ゲートのうちの少なくとも１つとの間に容量性素子を接続した」と表記する。ただし、ソース領域へ隣る分割ゲートへ信号電位が供給される場合はソース領域へ隣る分割ゲートへ該容量性素子を接続することはない。
ドレイン領域から遠い分割ゲートほど容量値の相対的に小さい値を有する容量性素子を選ぶ。
同様に過渡応答確保のために、ドレイン領域に隣る分割ゲートを含む分割ゲート間に容量性素子を直接ないしはバイアス回路に組み込んだ形でトポロジカルに容量性素子を接続する。本発明ではこれを一括して「分割ゲート間のうちの少なくとも１対に容量性素子を接続する」と表記する。ただし、ソース領域へ隣る分割ゲートへ信号電位が供給される場合はソース領域へ隣る分割ゲートへ該容量性素子を接続することはない。一方、上記第２解決手段のばあいはどのゲートへも信号の直接の入力が無いので、どのゲートへも該容量素子を接続することができる。
分割ゲート間へ直接に容量性素子を接続する場合は、接続される分割ゲート間の定常電位差の比の逆数と各容量値の比がほぼ同じとなるように設定される場合が多い。バイアス回路が抵抗分割でバイアス電位を供給している場合は時定数をマッチングさせるために各分割抵抗の逆数の比を各容量性素子の容量値比として設定する場合が多い。
このように容量性素子をドレイン領域とゲートないしは分割ゲートとの間、または分割ゲート間へ接続する場合は、分割ゲートないしはゲートの電位の絶対値が過渡的に第１の定電位Vs1より小さくなることがある。これを避けるために、分割ゲートないしはゲートへ整流素子の一端を接続して、その整流素子の他端へ第２定電位を供給することができる。第２定電位の絶対値は第１定電位の絶対値と整流素子の順方向電圧とを加えた値に設定される場合が多い。
前記容量性素子はMOS構造容量、pn接合容量を援用することができる。前記整流素子はpn接合、ドレインとゲートを接続した電界効果トランジスタ等を使用することができる。
本発明の高電圧動作方法が適用される電界効果トランジスタが形成される基板として半導体基板を使用することができる。
本発明の高電圧動作方法が適用される電界効果トランジスタが形成される基板として支持基板表面に支持基板から絶縁された半導体薄膜を設けた基板を使用することができる。
本発明の高電圧動作電界効果トランジスタを応用した高電圧動作回路の中で、本発明の高電圧動作電界効果トランジスタのためのバイアス回路にも使用するためには次の第１の高電圧動作回路要素が好都合である。すなわち、
第１絶縁ゲート電界効果トランジスタと、
該第１絶縁ゲート電界効果トランジスタと相補形の第２電界効果トランジスタと、
該第１絶縁ゲート電界効果トランジスタのドレインへ一端が接続された第１抵抗素子と、
該第1絶縁ゲート電界効果トランジスタのソースへ一端が接続された第２抵抗素子と、
から少なくとも構成され、
該第１抵抗素子の他端へ第1の電位を供給し、該第２抵抗素子の他端を第２の電位を供給し、
該第２電界効果トランジスタは本発明の高電圧動作電界効果トランジスタであり、少なくとも２つの分割ゲートを具え、
該第1絶縁ゲート電界効果トランジスタのドレインへ該第２電界効果トランジスタのソースを接続し、
該第１絶縁ゲート電界効果トランジスタのソースへ該第２電界効果トランジスタのソース領域へ隣る分割ゲートを接続し、
該第２電界効果トランジスタのドレイン領域へ隣る分割ゲートへ該第２電位を供給し、
該第１絶縁ゲート電界効果トランジスタのゲートを入力とし、
該第１絶縁ゲート電界効果トランジスタのソース、ドレインのうちから選択された１つの点を出力とすることを特徴とする高電圧動作回路要素。
第１絶縁ゲート電界効果トランジスタと、
該第１絶縁ゲート電界効果トランジスタと相補形の第２電界効果トランジスタと、
該第１絶縁ゲート電界効果トランジスタのドレインへ一端が接続された第１抵抗素子と、
該第1絶縁ゲート電界効果トランジスタのソースへ一端が接続された第２抵抗素子と、
から少なくとも構成され、
該第１抵抗素子の他端へ第1の電位を供給し、該第２抵抗素子の他端を第２の電位を供給し、
該第２電界効果トランジスタは本発明の高電圧動作電界効果トランジスタであり、少なくとも２つの分割ゲートを具え、
該第1絶縁ゲート電界効果トランジスタのドレインへ該第２電界効果トランジスタのソースを接続し、
該第１絶縁ゲート電界効果トランジスタのソースへ該第２電界効果トランジスタのソース領域へ隣る分割ゲートを接続し、
該第２電界効果トランジスタのドレイン領域へ隣る分割ゲートへ該第２電位を供給し、
該第１絶縁ゲート電界効果トランジスタのゲートを入力とし、
該第１絶縁ゲート電界効果トランジスタのソース、ドレインのうちから選択された１つの点を出力とすることを特徴とする高電圧動作回路要素。
本発明の高電圧動作電界効果トランジスタを応用した高電圧動作回路の中で、本発明の高電圧動作電界効果トランジスタのためのバイアス回路にも使用するためには次の第２の高電圧動作回路要素が好都合である。すなわち、
第1絶縁ゲート電界効果トランジスタと、
該第１絶縁ゲート電界効果トランジスタと相補形の第２電界効果トランジスタと、
該第１絶縁ゲート電界効果トランジスタのドレインへ一端が接続された第１抵抗素子と、該第1絶縁ゲート電界効果トランジスタのソースに直列接続端の一方を接続された第２グループ直列接続複数抵抗素子と、
から少なくとも構成され、
該第２電界効果トランジスタは本発明の高電圧動作トランジスタであり、すくなくとも３つの分割ゲートを具え、
該第1絶縁ゲート電界効果トランジスタのドレインへ第２電界効果トランジスタのソースを接続し、
該分割ゲートは該第２グループ直列接続複数抵抗素子間の接続点および直列接続端のうち選定された場所へ接続され、
該第1抵抗素子の他端を第１の電位に接続し、
該第２グループ直列接続複数抵抗素子の直列接続端の他方へ第２の電位を供給し、
該第１絶縁ゲート電界効果トランジスタのゲートを入力とし、
該第１絶縁ゲート電界効果トランジスタのソース、ドレイン、および該第２グループ直列接続複数抵抗素子間の接続点のうちから選択された１つの点を出力とすることを特徴とする高電圧動作回路要素。
第1絶縁ゲート電界効果トランジスタと、
該第１絶縁ゲート電界効果トランジスタと相補形の第２電界効果トランジスタと、
該第１絶縁ゲート電界効果トランジスタのドレインへ一端が接続された第１抵抗素子と、該第1絶縁ゲート電界効果トランジスタのソースに直列接続端の一方を接続された第２グループ直列接続複数抵抗素子と、
から少なくとも構成され、
該第２電界効果トランジスタは本発明の高電圧動作トランジスタであり、すくなくとも３つの分割ゲートを具え、
該第1絶縁ゲート電界効果トランジスタのドレインへ第２電界効果トランジスタのソースを接続し、
該分割ゲートは該第２グループ直列接続複数抵抗素子間の接続点および直列接続端のうち選定された場所へ接続され、
該第1抵抗素子の他端を第１の電位に接続し、
該第２グループ直列接続複数抵抗素子の直列接続端の他方へ第２の電位を供給し、
該第１絶縁ゲート電界効果トランジスタのゲートを入力とし、
該第１絶縁ゲート電界効果トランジスタのソース、ドレイン、および該第２グループ直列接続複数抵抗素子間の接続点のうちから選択された１つの点を出力とすることを特徴とする高電圧動作回路要素。
これら上記の高電圧動作回路要素の過渡応答を確保するために、前記第１絶縁ゲート電界効果トランジスタのゲートとソースの間に容量性素子を接続することができる。
これら上記の高電圧動作回路要素の過渡応答を確保するために、前記入力と前記第１絶縁ゲート電界効果トランジスタのソースおよび前記出力のうちの１つとの間に容量性素子を接続することができる。
これら上記の高電圧動作回路要素の過渡応答を確保するために、前記入力と前記第１絶縁ゲート電界効果トランジスタのソースおよび前記出力のうちの１つとの間に容量性素子を接続することができる。
上記の高電圧動作回路要素の過渡応答を確保するために、前記第２グループ直列接続複数抵抗素子の直列接続端および接続点のうちから選択された２点の間に容量性素子を接続することができる。この場合、第２電界効果トランジスタの分割ゲート間へ容量性素子が接続されている時は同等の効果が期待できる。
１．特別な断面構造を有する高耐圧構造をトランジスタに作りこむことなく、標準電圧用に開発されたトランジスタ断面構造とわずかの加工工程の追加で、高電圧動作の電界効果トランジスタを実現することができる。（平面パターンの変更は必要）。
なお、従来の高耐圧断面構造と組み合わせることができれば更に高電圧動作化が可能。
２．チャネル長を長くして耐圧を改善したトランジスタに較べて、高電圧動作、駆動電流共に改善できる。
３．バイアス回路を必要とするが、標準電圧IC用に用意された製造工程で実現することができる。変更があってもわずかな変更で高電圧動作が実現可能。
４．ゲート絶縁膜は標準電圧IC用、またはそのICの出力トランジスタ（通常内部電圧より高電圧）があればそのために既に用意された絶縁膜を流用することができる。
５．したがって、高電圧出力のICを通常のIC製造ラインで製造することができる。
６．従来、電流容量を確保した高電圧動作が困難であった、SOI基板、ガラス基板、有機
基板上のTFTに代表される半導体薄膜に作成された電界効果トランジスタの高電圧動作が可能となる。
７．本発明の第２解決手段を導入することにより、IC、L SIチップ内で標準電圧信号領域と高電圧動作領域とを分けることができ、高電圧配線を低電圧動作領域内に配置する危険を避け、かつ高電圧動作領域まで標準電圧信号を低振幅で送信することによる信号の遅延の抑制が可能となる。
なお、従来の高耐圧断面構造と組み合わせることができれば更に高電圧動作化が可能。
２．チャネル長を長くして耐圧を改善したトランジスタに較べて、高電圧動作、駆動電流共に改善できる。
３．バイアス回路を必要とするが、標準電圧IC用に用意された製造工程で実現することができる。変更があってもわずかな変更で高電圧動作が実現可能。
４．ゲート絶縁膜は標準電圧IC用、またはそのICの出力トランジスタ（通常内部電圧より高電圧）があればそのために既に用意された絶縁膜を流用することができる。
５．したがって、高電圧出力のICを通常のIC製造ラインで製造することができる。
６．従来、電流容量を確保した高電圧動作が困難であった、SOI基板、ガラス基板、有機
基板上のTFTに代表される半導体薄膜に作成された電界効果トランジスタの高電圧動作が可能となる。
７．本発明の第２解決手段を導入することにより、IC、L SIチップ内で標準電圧信号領域と高電圧動作領域とを分けることができ、高電圧配線を低電圧動作領域内に配置する危険を避け、かつ高電圧動作領域まで標準電圧信号を低振幅で送信することによる信号の遅延の抑制が可能となる。
本発明の実施の形態に関する説明では、主としてnチャネル高電圧動作電界効果トラン
ジスタを仮定して説明する。電圧関係の符号を正負逆とし、大小関係は絶対値で適用し、導電形はpとnとを逆にすればpチャネル電界効果トランジスタにも適用できる。
ジスタを仮定して説明する。電圧関係の符号を正負逆とし、大小関係は絶対値で適用し、導電形はpとnとを逆にすればpチャネル電界効果トランジスタにも適用できる。
本発明の実施形態の第１例は、図３に示すように、基板１００の表面に設けられたソース領域２００とドレイン領域３００に挟まれた半導体のチャネル形成領域１３０上方にソース・ドレイン方向が分割された複数の分割導電ゲート５００−１、５００−２、---、５００−ｋ（前記G1、G2、---、Gkに対応）を設ける（ｋは２以上）。該チャネル形成領域と該分割ゲートとの間にはゲート絶縁膜４００−１、４００−２、---、４００−ｋが設けられている。
該複数の分割ゲートのうちソース領域に隣る前記分割ゲートへ信号電位を供給し、該ソース領域に隣る分割ゲートよりドレインに近い前記分割ゲートへはドレイン電位にしたがって増減し、かつドレインに近づくほど絶対値の大きいバイアス電位を供給する。
該分割ゲート間の距離が大きいと該分割ゲート間でチャネル抵抗が大きくなりかつ不安定となる場合があるので、該分割ゲート間のチャネル形成領域にはチャネルキャリアと同一導電形の中間領域２３０−１、---、２３０−（ｋ−１）を設ける場合が多い。この中間領域により、該チャネル形成領域１３０は１３０−１、１３０−２、---、１３０−ｋと分けられる。
この中間領域はソース領域、ドレイン領域が半導体である場合はそれらと同一プロセスで形成することができる。混載するMOSIC製造工程にドレインエクステンション（drain extension）ないしはLDD工程を有する場合はそれを援用することもできる。
この分割ゲートの構造では、ソース領域に隣る分割ゲート５００−１（G1）へは従来の信号電位Vgが供給される。該ソース領域に隣る分割ゲートのドレイン側の分割ゲート５００−２（G2）、---、５００−ｋ（Gk）へは前記信号電位Vgないしは前記第１定電位Vs1以上Vd1までの電位が供給される。ドレイン領域へより近い分割ゲートほど絶対値の大きい電位が供給される。
ただし、該ソース領域に隣る分割ゲートよりドレイン側の分割ゲート５００−２（G2）、---、５００−ｋ（Gk） への供給電位の絶対値は、いずれも前記規定電位（前記信号電位Vgないしは第１定電位Vs1）以上に制御して、低ドレイン電位での駆動電流値の減少を防ぐ。
ドレイン領域へ隣る分割ゲートGkへ供給される電位Vd1はVdに近い電位でVd以下でもVd以上でも極端に乖離しなければ効果はある。
ドレイン領域に隣る分割ゲートGkよりソース側の分割ゲート下のチャネル電位はソース領域へ近づくに従ってVdよりも低下してゆくので、標準トランジスタ構造よりもその分は動作電圧が改善される。
ドレイン領域に隣る分割ゲートGkよりソース側の分割ゲート下のチャネル電位はソース領域へ近づくに従ってVdよりも低下してゆくので、標準トランジスタ構造よりもその分は動作電圧が改善される。
VdとVd1との差異はその標準トランジスタが動作する電源電圧にさらにその設計マージンを加えた値程度は許容される。標準トランジスタは、通常、内部logic用と外部interface用と２種類用意されている場合が多いので、その場合は、外部interface用トランジスタのゲート絶縁膜厚を本発明の高電圧動作電界効果トランジスタのゲート絶縁膜に適用し、外部interface用に準備された電源電圧に更にその設計マージンを加えた値をVdとVd1の許容電圧差に適用することにより本発明の動作電圧範囲を広げることができる。
図３では、これらの電位を該分割ゲートへ供給するための仕組みの1例が示されている。抵抗素子５０−１、５０−２、---、５０−（ｋ−１）が直列接続され、接続点６０−２、---、６０−ｋから電位V2、---、Vkを各分割ゲート５００−２（G2）、---、５００−ｋ（Gk）へ供給する。接続点６０−１へはVｇが供給され、接続点６０−ｋへはVd1が供給される。
本発明では抵抗素子は線形のIV特性を有する必要は必ずしもない。また、分割ゲートへのバイアス電位は抵抗素子による分割だけでなく、IC上のトランジスタ等の活性素子によっても発生することができる。
本発明の高電圧動作電界効果トランジスタの入力インピーダンスを高めるために、分割ゲート５００−２（G2）、---、５００−ｋ（Gk）へはIC、LSI中で使用されている電源電圧以下の第１定電圧Vs1とVd１の間の電位V2、V3、---、Vｋ（ｋ≧2）を与えることができる。この時も上記と同様にドレイン領域へ近い分割ゲートほど絶対値の大きい電位が供給される。V d1がVs1より絶対値で小さくなったときは分割ゲート５００−２、---、５００−ｋ（Gk）へはVs1を供給する。この場合、Vgは500-1へ供給するが接続点６０−１へはVgの代わりにVs1を、Vd1がVs1より大きい時は接続点６０−ｋへはVd1を供給する。本発明では直列接続の終端（一端、ないしは他端）も接続点と総称することがある。
更に高周波の入力インピーダンスを高くするために、前記実施形態の第１例の変形例１として、前記ソース領域に隣る分割ゲートのドレイン側に隣る前記分割ゲート５００−２（G2）へ供給する電位V2は第１定電位Vs1に固定することができる。この場合も耐圧の改善効果は見られる。図３において、この場合はVs1は分割ゲートG2と接続点６０−２に接続され、抵抗素子５０−１と接続点６０−１は不要となる。本第１変形例では分割ゲート数は３つ以上である。
高周波特性をさらに改善するために分割ゲート５００−２（G2）と交流接地点とに容量性素子（キャパシタンス成分を有する素子、例えばｐｎ接合、MISキャパシタ）を接続することができる。
高周波特性をさらに改善するために分割ゲート５００−２（G2）と交流接地点とに容量性素子（キャパシタンス成分を有する素子、例えばｐｎ接合、MISキャパシタ）を接続することができる。
前記ドレイン領域へ隣る分割ゲートへのバイアスの過渡応答を改善するために、前記ドレイン領域と前記接続点６０−Kとの間に容量性素子を接続することができる。
各分割ゲートへのバイアスの過渡応答を改善するために、前記ドレイン領域と前記接続点６０−K、６０−（ｋ−１）、---、６０−３のうちの少なくとも１つとの間に容量性素子を接続することができる。前記ドレイン領域と前記接続点６０−K、６０−（ｋ−１）、---、６０−３の全てとの間にそれぞれ容量性素子を接続することが望ましい。この場合、各接続点から見た浮遊容量値が同程度の場合は、前記ドレイン領域と６０−ｋ間より前記ドレイン領域と６０−（ｋ−１）間、---と番号の小さくなるほど容量値を小さい値とする。
各分割ゲートへのバイアスの過渡応答を改善するために、前記接続点６０−K、６０−（ｋ−１）、---、６０−２のうちの２つの間ないしは隣接する接続点間に容量性素子を接続することができる。前記ドレイン領域と前記接続点６０−Kとの間に容量性素子を接続し、さらに前記接続点６０−K、６０−（ｋ−１）、---、６０−２の隣接する接続点間に容量性素子を接続することが望ましい。前記接続点間に接続する容量性素子の容量値比は抵抗素子５０−（ｋ−１）、---、５０−２の抵抗値の比率の逆数とほぼ同一に選ばれる。
これらの場合、前記接続点の電位の絶対値が過渡的に第１の定電位Vs1より小さくなることがある。これを避けるために、前記接続点へ整流素子の一端を接続して、その整流素子の他端へ第２定電位を供給することができる。第２定電位の絶対値は第１定電位の絶対値と整流素子の順方向電圧を加算した値に設定される場合が多い。
上記容量性素子のバイアス回路への接続様態はトポロジカルには、
「ドレイン領域とドレイン領域に隣る分割ゲートとの間に容量性素子を接続した」、
「ドレイン領域と分割ゲートのうちの少なくとも１つとの間に容量性素子を接続した」、
「分割ゲート間のうちの少なくとも１対に容量性素子を接続した」、
「分割ゲートへ整流素子の一端を接続して、その整流素子の他端へ第２定電位を供給する」、と同等となる。
「ドレイン領域とドレイン領域に隣る分割ゲートとの間に容量性素子を接続した」、
「ドレイン領域と分割ゲートのうちの少なくとも１つとの間に容量性素子を接続した」、
「分割ゲート間のうちの少なくとも１対に容量性素子を接続した」、
「分割ゲートへ整流素子の一端を接続して、その整流素子の他端へ第２定電位を供給する」、と同等となる。
本発明の実施形態の第２例として、下記の構成を提供することができる。すなわち、
基板と、
該基板の表面に離間して設けられたソース領域と、ドレイン領域と、
該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域上方に設けられ、ソース・ドレイン方向が分割された複数の分割ゲートと、
該チャネル形成領域と該複数の分割ゲートとの間に設けられた複数のゲート絶縁膜と、
からすくなくとも構成され、
該ソース領域へ信号電位および信号電流のうちのすくなくとも一方を供給し、
該複数の分割ゲートのうちソース領域に隣る前記分割ゲートへ第１定電位を供給し、該ソース領域に隣る分割ゲートよりドレインに近い前記分割ゲートへは絶対値が第１定電位以上でドレイン電位にしたがって増減し、かつドレインに近づくほど絶対値の大きいバイアス電位を供給することを特徴とする高電圧動作電界効果トランジスタ。
基板と、
該基板の表面に離間して設けられたソース領域と、ドレイン領域と、
該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域上方に設けられ、ソース・ドレイン方向が分割された複数の分割ゲートと、
該チャネル形成領域と該複数の分割ゲートとの間に設けられた複数のゲート絶縁膜と、
からすくなくとも構成され、
該ソース領域へ信号電位および信号電流のうちのすくなくとも一方を供給し、
該複数の分割ゲートのうちソース領域に隣る前記分割ゲートへ第１定電位を供給し、該ソース領域に隣る分割ゲートよりドレインに近い前記分割ゲートへは絶対値が第１定電位以上でドレイン電位にしたがって増減し、かつドレインに近づくほど絶対値の大きいバイアス電位を供給することを特徴とする高電圧動作電界効果トランジスタ。
上記実施形態の第２例の変形例１の高電圧動作トランジスタは下記の構成となる。
基板と、
該基板の表面に離間して設けられたソース領域と、ドレイン領域と、
該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域上方に設けられたゲートと、
該チャネル形成領域と該ゲートとの間に設けられたゲート絶縁膜と、
からすくなくとも構成され、
該ソース領域へ信号電位および信号電流のうちのすくなくとも一方を供給し、
該ゲートへは絶対値が第１定電位以上でドレイン電位にしたがって増減するバイアス電位を供給することを特徴とする高電圧動作電界効果トランジスタ。
基板と、
該基板の表面に離間して設けられたソース領域と、ドレイン領域と、
該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域上方に設けられたゲートと、
該チャネル形成領域と該ゲートとの間に設けられたゲート絶縁膜と、
からすくなくとも構成され、
該ソース領域へ信号電位および信号電流のうちのすくなくとも一方を供給し、
該ゲートへは絶対値が第１定電位以上でドレイン電位にしたがって増減するバイアス電位を供給することを特徴とする高電圧動作電界効果トランジスタ。
上記実施形態の第２例およびその第１変形例の高電圧動作電界効果トランジスタのソースを、IC、LSI内部の標準トランジスタのドレインと導電配線で接続することにより、標準電圧信号から高電圧動作信号への変換が可能となる。
さらに標準電圧信号領域と高電圧動作領域とを分けることができ、高電圧配線を低電圧動作領域内に配置する危険を避け、かつ高電圧動作領域まで標準電圧信号を低振幅で送信することによる信号の遅延の抑制が可能となる。
このためには上記実施形態の第２例の高電圧動作電界効果トランジスタのゲートバイアス電位中の規定電位として第１定電位を選ぶ。
さらに標準電圧信号領域と高電圧動作領域とを分けることができ、高電圧配線を低電圧動作領域内に配置する危険を避け、かつ高電圧動作領域まで標準電圧信号を低振幅で送信することによる信号の遅延の抑制が可能となる。
このためには上記実施形態の第２例の高電圧動作電界効果トランジスタのゲートバイアス電位中の規定電位として第１定電位を選ぶ。
前記第２解決手段においても該分割ゲート間の距離が大きいと該分割ゲート間でチャネル抵抗が大きくなりかつ不安定となる場合があるので、該分割ゲート間のチャネル形成領域にはチャネルキャリアと同一導電形の中間領域を設ける場合が多い。この中間領域により、該チャネル形成領域は分割される。
この中間領域形成に援用可能な標準IC、LSIの製造工程は前記第１解決手段と同様である。
この中間領域形成に援用可能な標準IC、LSIの製造工程は前記第１解決手段と同様である。
上記実施形態の第２例の分割ゲートおよびその第１変形例のゲートへ供給するバイアス電位も第１解決手段のゲートへ供給する分割ゲート電位と同様である。
上記実施形態の第２例の分割ゲートおよびその第１変形例のゲートへ供給するバイアス電位の容量性素子接続による過渡応答改善も前記実施様態の第１例の場合と同様である。上記実施様態の第２例の第１変形例の場合は「ドレイン領域に隣る分割ゲート」を「ゲート」と読みかえる。
上記のバイアス電位Vd１はVdの増減にしたがって増減するがVd１とVdの関係は線形である必要は無い。
なお、電源電圧が複数ある場合は、Vs1としては駆動電流値と耐圧とが最適となる電圧を利用する。このときはIC、LSI製造工程でその電圧に耐えるよう準備されているゲート絶縁膜厚を使用する。
なお、電源電圧が複数ある場合は、Vs1としては駆動電流値と耐圧とが最適となる電圧を利用する。このときはIC、LSI製造工程でその電圧に耐えるよう準備されているゲート絶縁膜厚を使用する。
本発明はLDDないしはドレインエクステンションを有するトランジスタにも適用できる。
本発明は半導体基板に形成される高電圧動作電界効果トランジスタにも、支持基板表面に支持基板から絶縁された半導体薄膜を有するいわゆるSOI（semiconductor on insulator）基板、ガラス基板、有機物シート等の上に形成される高電圧動作電界効果トランジスタにも、空洞上に左右から保持されて支持基板から絶縁されている半導体薄膜SON（semiconductor on nothing）に形成される高電圧動作電界効果トランジスタにも適用される。
本発明の高電圧動作電界効果トランジスタのためのバイアス電位発生回路（以後バイアス回路と記す）は多くの種類があるが、その実施形態例を開示する。過渡応答改善のための容量素子接続、整流素子接続については図３の抵抗分割の例で記述したので、個々の回路については繰り返し記述しない。
先ず、ドレイン領域に隣る分割ゲートないし前記実施形態の第２例の変形例１のゲートのバイアス電位（Vd1）発生回路について開示する。他の分割ゲートのバイアス電位はこのVd1と規定電位との間電位を電位分割によって供給することができる。
実施形態例１は、
２つの入力と１つの出力を少なくとも有する加算回路から少なくともなり、
該２つの入力の内の一方にドレイン電位にしたがって増減する電位を供給し、該２つの入力の内の他方に規定電位Vs1gを供給し、
該加算回路の出力の電位を前記ドレイン領域に隣る分割ゲートないし前記実施形態の第２例の変形例１のゲートへバイアス電位として供給する。
２つの入力と１つの出力を少なくとも有する加算回路から少なくともなり、
該２つの入力の内の一方にドレイン電位にしたがって増減する電位を供給し、該２つの入力の内の他方に規定電位Vs1gを供給し、
該加算回路の出力の電位を前記ドレイン領域に隣る分割ゲートないし前記実施形態の第２例の変形例１のゲートへバイアス電位として供給する。
図４に例示するように、加算回路４４は入力端子７０−１、７０−２に入力される電位の和を出力端子７０−３へ出力する演算回路で、一方の入力端子７０−１にドレイン電位に従って増減する電位Vd2、他方の入力端子７０−２にVｇを供給すると７０−３へVg＋Vd2（＝Vd1）を出力する。出力端子７０−３からドレイン領域に隣る分割ゲートへバイアス電位を供給する。
上記実施形態例１において、加算回路の他方の入力端子にVgの代わりの第１定電位Vs1を供給することによっても本発明の高電圧動作電界効果トランジスタのドレイン領域に隣る分割ゲートないし前記実施形態の第２例の変形例１のゲートへバイアス電位を供給することができる。
この場合はVd1=Vs1＋Vd2である。
この場合はVd1=Vs1＋Vd2である。
この加算回路の電源は本発明の高電圧動作電界効果トランジスタの高電圧源を流用する場合が多い。この演算回路を構成するトランジスタにも本発明の技術を適用することで高電圧出力を可能とすることができる。
上記バイアス回路の実施形態例１より簡単な素子構成で、前記本発明の高電圧動作電界効果トランジスタの前記ドレイン領域に隣る分割ゲートないし前記実施形態の第２例の変形例１のゲートへの電位を供給するバイアス回路の実施形態例２は、図５にその具体例を示すように、
直列に接続された２つの抵抗素子（５1、５２）から少なくともなり、
該２つの抵抗素子の直列接続端部の一方（７０−２）は高電圧電源の電位が供給され、他方（７０−１）はドレインへ接続され、
該２つの抵抗素子間の接続点（７０−３）から前記ドレイン領域に隣る分割ゲートないし前記実施形態の第２例の変形例１のゲートへバイアス電位を供給する。
なお、図５でVHは高電圧源電位であり、通常２つの抵抗素子の抵抗値は、VH ＊（ドレイン側の抵抗素子の抵抗値）／（２つの抵抗素子の直列接続抵抗値）が第１定電位Vs1となる値を選ぶ。
直列に接続された２つの抵抗素子（５1、５２）から少なくともなり、
該２つの抵抗素子の直列接続端部の一方（７０−２）は高電圧電源の電位が供給され、他方（７０−１）はドレインへ接続され、
該２つの抵抗素子間の接続点（７０−３）から前記ドレイン領域に隣る分割ゲートないし前記実施形態の第２例の変形例１のゲートへバイアス電位を供給する。
なお、図５でVHは高電圧源電位であり、通常２つの抵抗素子の抵抗値は、VH ＊（ドレイン側の抵抗素子の抵抗値）／（２つの抵抗素子の直列接続抵抗値）が第１定電位Vs1となる値を選ぶ。
上記バイアス回路の実施形態例２では高電圧源から、ドレインへ電流が流入する。抵抗素子の抵抗値によってはこれが問題となる場合がある。この電流の流入のない、本発明の高電圧動作電界効果トランジスタの前記ドレイン領域に隣る分割ゲートおよび前記実施形態の第２例の変形例１のゲートへの電位を供給するバイアス回路の実施形態例３は、図６にその具体例を示すように、
直列接続された整流素子（４３）と抵抗素子（５２）とからすくなくともなり、
該整流素子側の直列接続端（７０−１）をドレインに接続し、
該抵抗素子側の直列接続端（７０−２）へ規定電位を供給し、
該整流素子（４３）と該抵抗素子（５２）との間の接続点（７０−３）から前記ドレイン領域に隣る分割ゲートへバイアス電位を供給する。前記実施形態の第２例の変形例１のゲートへバイアス電位を供給する場合は該規定電位は第１定電位とする。
直列接続された整流素子（４３）と抵抗素子（５２）とからすくなくともなり、
該整流素子側の直列接続端（７０−１）をドレインに接続し、
該抵抗素子側の直列接続端（７０−２）へ規定電位を供給し、
該整流素子（４３）と該抵抗素子（５２）との間の接続点（７０−３）から前記ドレイン領域に隣る分割ゲートへバイアス電位を供給する。前記実施形態の第２例の変形例１のゲートへバイアス電位を供給する場合は該規定電位は第１定電位とする。
この実施形態例３では、整流素子４３は、具体的にはpn接合ダイオード、ショットキダイオード、絶縁ゲート電界効果トランジスタのドレイン・ゲート間を接続した等価整流素子等で実現される。該整流素子４３はドレイン電位が接地電位近傍に低下した時に供給電位の絶対値が｜Vg｜または｜Vs1｜以下に下がらないためにある。
簡単化の為に７０−１へ供給する電位には規定電位（VgないしVs1）の加算は省略しているが、これでもVd＞＞Vgの場合は高耐圧効果は充分発現する。規定電位の加算は省略した代わりに、７０−１が規定電位＋Vf以下となると上記接続点７０−３の電位はほぼ規定電位に固定される。
Vfは整流素子の順方向電圧である、整流素子がゲートをドレインに接続した電界効果トランジスタで実施される場合はVfはその絶縁ゲート電界効果トランジスタのゲート閾値電圧Vth43＋ΔVとなる。ΔVは抵抗素子５２に流れる電流に対応するゲート・ソース間電圧増加分である。
Vfは整流素子の順方向電圧である、整流素子がゲートをドレインに接続した電界効果トランジスタで実施される場合はVfはその絶縁ゲート電界効果トランジスタのゲート閾値電圧Vth43＋ΔVとなる。ΔVは抵抗素子５２に流れる電流に対応するゲート・ソース間電圧増加分である。
実施形態例３でドレイン領域の電位がVHからVs1の方向へ変化する時、接続点７０−３の浮遊容量と抵抗素子５２で決まる時定数より高速度で変化すると、整流素子４３が過渡的にカットオフ状態となり、接続点７０−３から供給されるバイアス電位変化に遅れが出て望ましくない。これを改善するために、整流素子側の直列終端７０−１と接続点７０−３の間に容量性素子を接続することができる。
この場合、トポロジカルには、該直列終端７０−１が接続されるドレイン領域と該接続点７０−３が接続されるドレインに隣る分割ゲートとの間に容量性素子が接続されることに等価となる。
この場合、トポロジカルには、該直列終端７０−１が接続されるドレイン領域と該接続点７０−３が接続されるドレインに隣る分割ゲートとの間に容量性素子が接続されることに等価となる。
実施形態例１の出力を、本発明の高電圧動作電界効果トランジスタの分割ゲートへ分割して供給するバイアス回路の実施形態例４を図７に示す。第１グループ直列接続複数抵抗素子（５１−１、５１−２、---、５１−（ｋ−１））の一端を実施形態１の出力７０−３へ接続し、他端に前記規定電位Vs1gを供給する。
直列接続点６１−２、６１−３、---、６１−（ｋ−１）および直列接続端６１−ｋ（７０−３）から分割ゲートへバイアス電位を供給する。
直列接続点６１−２、６１−３、---、６１−（ｋ−１）および直列接続端６１−ｋ（７０−３）から分割ゲートへバイアス電位を供給する。
ソース領域へ隣る分割ゲートのドレイン側に隣る分割ゲートへ第1定電位Vs1を供給する場合は、分割ゲートの数をｋとした時、第1グループ直列接続複数抵抗素子の接続数はｋ−２個となりその他端へは第1定電位を供給する。
実施形態例２の出力を、本発明の高電圧動作電界効果トランジスタの分割ゲートへ分割して供給するバイアス回路の実施形態例５を図８に示す。第１グループ直列接続複数抵抗素子（５１−１、５１−２、---、５１−（ｋ−１））の一端を実施形態２の出力７０−３へ接続し、他端に前記規定電位Vs1gを供給する。
直列接続点６１−２、６１−３、---、６１−（ｋ−１）および直列接続端６１−ｋ（７０−３）から適宜選択して分割ゲートへバイアス電位を供給する。
直列接続点６１−２、６１−３、---、６１−（ｋ−１）および直列接続端６１−ｋ（７０−３）から適宜選択して分割ゲートへバイアス電位を供給する。
ソース領域へ隣る分割ゲートのドレイン側に隣る分割ゲートへ第1定電位Vs1を供給する場合は、分割ゲートの数をｋとした時、第1グループ直列接続複数抵抗素子の接続数はｋ−２個となりその他端へは第1定電位を供給する。
実施形態例３の出力を、本発明の高電圧動作電界効果トランジスタの分割ゲートへ分割して供給するバイアス回路の実施形態例６を図９に示す。整流素子（４３）の一端を第２グループ直列接続複数抵抗素子（５２−１、５２−２、---、５２−（ｋ−１））の一端に接続して出力７０−３とし、他端に前記規定電位Vs1gを供給する。該整流素子の他端は本発明の高電圧動作電界効果トランジスタのドレインへ接続する。
直列接続点６２−２、６２−３、---、６２−（ｋ−１）および直列接続端６２−ｋ（７０−３）から適宜選択して分割ゲートへバイアス電位を供給する。
直列接続点６２−２、６２−３、---、６２−（ｋ−１）および直列接続端６２−ｋ（７０−３）から適宜選択して分割ゲートへバイアス電位を供給する。
ソース領域へ隣る分割ゲートのドレイン側に隣る分割ゲートへ第1定電位Vs1を供給する場合は、分割ゲートの数をｋとした時、第1グループ直列接続複数抵抗素子の接続数はｋ−２個となりその他端へは第1定電位を供給する。
本発明の高電圧動作電界効果トランジスタを応用した高電圧動作回路の1要素として次の回路構成が可能である。すなわち、
第１絶縁ゲート電界効果トランジスタと、
該第１絶縁ゲート電界効果トランジスタと相補形の第２電界効果トランジスタと、
該第１絶縁ゲート電界効果トランジスタのドレインへ一端が接続された第１抵抗素子と、
該第1絶縁ゲート電界効果トランジスタのソースへ一端が接続された第２抵抗素子と、
から少なくとも構成され、
該第１抵抗素子の他端へ第1の電位を供給し、該第２抵抗素子の他端を第２の電位を供給し、
該第２電界効果トランジスタは本発明の高電圧動作電界効果トランジスタであり、少なくとも２つの分割ゲートを具え、
該第1絶縁ゲート電界効果トランジスタのドレインへ該第２電界効果トランジスタのソースを接続し、
該第１絶縁ゲート電界効果トランジスタのソースへ該第２電界効果トランジスタのソース領域へ隣る分割ゲートを接続し、
該第２電界効果トランジスタのドレイン領域へ隣る分割ゲートへ該第２電位を供給し、
該第１絶縁ゲート電界効果トランジスタのゲートを入力とし、
該第１絶縁ゲート電界効果トランジスタのソース、ドレインのうちから選択された１つの場所から出力を取り出すことを特徴とする高電圧動作回路要素。
第１絶縁ゲート電界効果トランジスタと、
該第１絶縁ゲート電界効果トランジスタと相補形の第２電界効果トランジスタと、
該第１絶縁ゲート電界効果トランジスタのドレインへ一端が接続された第１抵抗素子と、
該第1絶縁ゲート電界効果トランジスタのソースへ一端が接続された第２抵抗素子と、
から少なくとも構成され、
該第１抵抗素子の他端へ第1の電位を供給し、該第２抵抗素子の他端を第２の電位を供給し、
該第２電界効果トランジスタは本発明の高電圧動作電界効果トランジスタであり、少なくとも２つの分割ゲートを具え、
該第1絶縁ゲート電界効果トランジスタのドレインへ該第２電界効果トランジスタのソースを接続し、
該第１絶縁ゲート電界効果トランジスタのソースへ該第２電界効果トランジスタのソース領域へ隣る分割ゲートを接続し、
該第２電界効果トランジスタのドレイン領域へ隣る分割ゲートへ該第２電位を供給し、
該第１絶縁ゲート電界効果トランジスタのゲートを入力とし、
該第１絶縁ゲート電界効果トランジスタのソース、ドレインのうちから選択された１つの場所から出力を取り出すことを特徴とする高電圧動作回路要素。
本発明の高電圧動作電界効果トランジスタを応用した高電圧動作回路の他の1要素として次の回路構成が可能である。すなわち、
第1絶縁ゲート電界効果トランジスタと、
該第１絶縁ゲート電界効果トランジスタと相補形の第２電界効果トランジスタと、
該第１絶縁ゲート電界効果トランジスタのドレインへ一端が接続された第１抵抗素子と、
該第1絶縁ゲート電界効果トランジスタのソースに直列接続端の一端を接続された第２グループの直列接続複数抵抗素子と、から少なくとも構成され、
該第２電界効果トランジスタは本発明の高電圧動作トランジスタであり、すくなくとも３つの分割ゲートを具え、
該第1絶縁ゲート電界効果トランジスタのドレインへ第２電界効果トランジスタのソースを接続し、
該分割ゲートは該第２グループの直列接続複数抵抗素子間の接続点および直列接続端のうち選定された場所へ接続され、
該第1抵抗素子の他端を第１の電位に接続し、
該第２グループの直列接続複数抵抗素子の直列接続端の他端へ第２の電位を供給し、
該第１絶縁ゲート電界効果トランジスタのゲートを入力とし、
該第１絶縁ゲート電界効果トランジスタのソース、ドレイン、および該第２グループ直列接続複数抵抗素子間の接続点のうちから選択された１つの場所から出力を取り出すことを特徴とする高電圧動作回路要素。
第1絶縁ゲート電界効果トランジスタと、
該第１絶縁ゲート電界効果トランジスタと相補形の第２電界効果トランジスタと、
該第１絶縁ゲート電界効果トランジスタのドレインへ一端が接続された第１抵抗素子と、
該第1絶縁ゲート電界効果トランジスタのソースに直列接続端の一端を接続された第２グループの直列接続複数抵抗素子と、から少なくとも構成され、
該第２電界効果トランジスタは本発明の高電圧動作トランジスタであり、すくなくとも３つの分割ゲートを具え、
該第1絶縁ゲート電界効果トランジスタのドレインへ第２電界効果トランジスタのソースを接続し、
該分割ゲートは該第２グループの直列接続複数抵抗素子間の接続点および直列接続端のうち選定された場所へ接続され、
該第1抵抗素子の他端を第１の電位に接続し、
該第２グループの直列接続複数抵抗素子の直列接続端の他端へ第２の電位を供給し、
該第１絶縁ゲート電界効果トランジスタのゲートを入力とし、
該第１絶縁ゲート電界効果トランジスタのソース、ドレイン、および該第２グループ直列接続複数抵抗素子間の接続点のうちから選択された１つの場所から出力を取り出すことを特徴とする高電圧動作回路要素。
図１０は本発明の高電圧動作回路要素の接続図を示し、５１は前記第１抵抗素子、５２−１、---、５２−（ｋ−１）は前記第２グループの直列接続複数抵抗素子、４５は前記第１絶縁ゲート電界効果トランジスタ、４５−２００、４５−３００、４５−５００はそれぞれ前記第１絶縁ゲート電界効果トランジスタのソース、ドレイン、ゲートを示す。４６は前記第２電界効果トランジスタ、４６−２００、４６−３００、４６−５００−１、４６−５００−２、---４６−５００−ｋはそれぞれ前記第２電界効果トランジスタ（高電圧動作電界効果トランジスタ）４６のソース、ドレイン、前記ソース領域に隣る分割ゲート、ソース領域に隣る分割ゲートのドレイン側に隣る分割ゲート、ドレイン領域に隣る分割ゲートを示す。
前記第1絶縁ゲート電界効果トランジスタのソース４５−２００へ前記第２電界効果トランジスタのソース領域に隣る分割ゲート４６−５００−１が接続され、前記第２電界効果トランジスタのソース４６−２００が前記第1絶縁ゲート電界効果トランジスタのドレイン４５−３００へ接続されている。この接続により第１絶縁ゲート電界効果トランジスタのドレイン・ソース間電圧がVth46＋ΔV（定義は下記）に制御され、高耐圧動作から回避させることができる。
前記第１抵抗素子の一端は前記第１絶縁ゲート電界効果トランジスタ４５のドレインへ接続され、その接続点が出力７０−３となる。前記第２グループの直列接続複数抵抗素子の一端は前記第１の絶縁ゲート電界効果トランジスタのソース４５−２００へ接続され出力７０−４となる。前記第１抵抗素子５１の他端７０−１へは第１電位V1が供給され、前記第２グループの直列接続複数抵抗素子の他端６２−１へは第２電位V2が供給されている。前記第２電界効果トランジスタのドレイン領域へ隣る分割ゲート４６−５００−ｋへは第２電位V2が供給されている。その他の分割ゲートへは前記第２グループの直列接続複数抵抗素子の接続点、一端から選択された電位が供給される。
前記第２の電界効果トランジスタの分割ゲートが２つの場合は、前記第２グループの直列接続複数素子を単一の第２抵抗素子とすることができる。
前記高電圧動作回路要素において、
前記第１抵抗素子および第２抵抗素子のうちすくなくとも１つを直列接続複数抵抗素子としその接続点を出力とした高電圧動作回路要素、
また前記第１抵抗素子を直列接続複数抵抗素子としてその接続点へ前記第２電界効果トランジスタのソースを接続した高電圧動作回路要素、
前記第２抵抗素子を直列接続複数抵抗素子としてその接続点へ前記第２電界効果トランジスタのドレインを接続した高電圧動作回路要素、
前記第２電界効果トランジスタのドレインを第２電位に接続した高電圧動作回路要素、
前記第２電界効果トランジスタのドレインを第３抵抗素子を介して第２電位に接続した高電圧動作回路要素、
前記第２電界効果トランジスタのドレインを第３電位に接続した高電圧動作回路要素、
前記第２電界効果トランジスタのドレインを第３抵抗素子を介して第３電位に接続した高電圧動作回路要素、
前記第１抵抗素子、第２抵抗素子の内一方を定電流素子とした高電圧動作回路要素、
この他等業者が通常の技術範囲で素子を追加・変更した回路要素は本発明の権利範囲に含まれる。
前記第１抵抗素子および第２抵抗素子のうちすくなくとも１つを直列接続複数抵抗素子としその接続点を出力とした高電圧動作回路要素、
また前記第１抵抗素子を直列接続複数抵抗素子としてその接続点へ前記第２電界効果トランジスタのソースを接続した高電圧動作回路要素、
前記第２抵抗素子を直列接続複数抵抗素子としてその接続点へ前記第２電界効果トランジスタのドレインを接続した高電圧動作回路要素、
前記第２電界効果トランジスタのドレインを第２電位に接続した高電圧動作回路要素、
前記第２電界効果トランジスタのドレインを第３抵抗素子を介して第２電位に接続した高電圧動作回路要素、
前記第２電界効果トランジスタのドレインを第３電位に接続した高電圧動作回路要素、
前記第２電界効果トランジスタのドレインを第３抵抗素子を介して第３電位に接続した高電圧動作回路要素、
前記第１抵抗素子、第２抵抗素子の内一方を定電流素子とした高電圧動作回路要素、
この他等業者が通常の技術範囲で素子を追加・変更した回路要素は本発明の権利範囲に含まれる。
上記の高電圧動作回路要素の前期第１絶縁ゲート電界効果トランジスタのソース出力は入力との間に、前期第１絶縁ゲート電界効果トランジスタのゲート閾値電圧Vth46＋ΔVのオフセットが生ずる。このオフセットを小さくするために、前期第１絶縁ゲート電界効果トランジスタをデプレッション形とすることができる。ここで、ΔVは第２抵抗素子へ流れる電流に対応する前期第１絶縁ゲート電界効果トランジスタのゲート・ソース間にゲート閾値電圧にさらに加えて必要な電圧降下分である。
上記の高電圧動作回路要素では、前期第１絶縁ゲート電界効果トランジスタのゲート閾値電圧と前期第２電界効果トランジスタのゲート閾値電圧とで絶対値がほぼ同じであれば、前期第１絶縁ゲート電界効果トランジスタのドレイン出力は入力とのオフセットがほぼ補償される。
上記バイアス回路の実施形態例２ではバイアス回路からの電流が本発明の高電圧動作電界効果トランジスタのドレインへ流れ込む。また上記バイアス回路の実施形態例３ではバイアス回路の抵抗が本発明の高電圧動作電界効果トランジスタのドレイン出力抵抗に並列に加算される。これらのことが、性能上または商品イメージ上問題となる場合は、バイアス回路に絶縁ゲート電界効果トランジスタを導入しそのゲートへドレイン電圧を入力することで解決する。このバイアス回路の骨格に上記高電圧動作回路要素を利用することができる。
上記高電圧動作回路要素を利用したバイアス回路の実施形態例７を下記に記す。すなわち、図１１にその具体例を示すように、図１０の上記高電圧動作回路要素において、前記第１の電位を高電圧電源電位VHとし、前記第２の電位を接地電位とし、前記第２電界効果トランジスタ（４６）のドレインに第３の抵抗素子（５３）を介して接地電位を供給する。
前記第１絶縁ゲート電界効果トランジスタ（４５）のゲート（４５−５００）を本発明の高電圧動作電界効果トランジスタのドレインへ接続し、前記第１絶縁ゲート電界効果トランジスタのドレイン（４５−３００）と前記第１抵抗素子（５１）との接続点（７０−３）からバイアス電位を、前記本発明の高電圧動作電界効果トランジスタの前記ドレイン領域に隣る分割ゲートないし前記実施形態の第２例の変形例１のゲートへ供給する。
前記第１絶縁ゲート電界効果トランジスタ（４５）のゲート（４５−５００）を本発明の高電圧動作電界効果トランジスタのドレインへ接続し、前記第１絶縁ゲート電界効果トランジスタのドレイン（４５−３００）と前記第１抵抗素子（５１）との接続点（７０−３）からバイアス電位を、前記本発明の高電圧動作電界効果トランジスタの前記ドレイン領域に隣る分割ゲートないし前記実施形態の第２例の変形例１のゲートへ供給する。
該第３の抵抗素子の抵抗値は（第１の抵抗素子の抵抗値）*（Vs1）／（VH−Vs1）とすると、ドレイン電圧が低電位となった時にドレイン領域に隣る分割ゲートないし前記実施形態の第２例の変形例１のゲートへの供給電位がVs1より接地電位方向へ変化しない。
同様の効果は、該第２グループの直列接続複数抵抗素子の他端子を該第３の抵抗素子の前記第２絶縁ゲート電界効果トランジスタとの接続点へ接続することによっても達成される。このときの該第３の抵抗素子の抵抗値は（第１の抵抗素子の抵抗値）*（Vs1−Vth46−ΔV）／（VH−Vs1）とする。Vth46＋ΔVは前記第２電界効果トランジスタに（VH−Vs1）／（第１の抵抗素子の抵抗値）の電流を流す時に必要なゲート・ソース間電圧である。
同様の効果は、前記第２グループの直列接続複数抵抗素子の他端子に電位（Vs1−Vth46−ΔV）を供給することによっても得られる。
実施形態例７のバイアス回路の出力を利用して本発明の高電圧動作電界効果トランジスタの複数の分割ゲートへのバイアス電位を供給するためには、例えば、前記バイアス回路の実施形態５のように、第1グループ直列接続複数抵抗素子の一端を第１絶縁ゲート電界効果トランジスタのドレインからの出力端子７０−３へ接続し、その他端に規定電位を供給し、該第１グループ直列接続複数抵抗素子の接続点および端部から選択してそれぞれ分割ゲートへ電位供給する。
ソース領域へ隣る分割ゲートのドレイン側に隣る分割ゲートへ第1定電位を供給する場合は、第1グループ直列接続複数抵抗素子の接続数はｋ−２個となりその他端へは第1定電位を供給する。
ソース領域へ隣る分割ゲートのドレイン側に隣る分割ゲートへ第1定電位を供給する場合は、第1グループ直列接続複数抵抗素子の接続数はｋ−２個となりその他端へは第1定電位を供給する。
さらに図１２の実施形態例８に示すように、第２直列接続複数抵抗素子（５２−１、---、５２−（ｋ−１））の接続点（６２−２、---、６２−（ｋ−１））および端部（６２−１、６２−ｋ）から選択してそれぞれ本発明の高電圧電界効果トランジスタの分割ゲートへバイアス電位を供給することができる。このとき、第２直列接続複数抵抗素子の他端には規定電位が供給される。
ソース領域へ隣る分割ゲートのドレイン側に隣る分割ゲートへ第1定電位を供給する場合は、該他端へは第1定電位を供給する。
なお、バイアス供給が必要な本発明の高電圧動作電界効果トランジスタのゲートがドレイン領域に隣るゲート１つだけまたは、前記実施形態の第２例の変形例のようにゲートが一つでありかつ、前記第２電界効果トランジスタの分割ゲートは２つである時は前期第２グループ直列接続複数抵抗素子は単一の第２抵抗素子であり、該第１電界効果トランジスタのソースとの接続点から該ゲートへバイアス供給する。
上記高電圧動作回路要素を利用したバイアス回路の実施形態例８はバイアス回路の実施形態６から本発明の高電圧動作電界効果トランジスタのドレインへ並列に加わるバイアス回路の抵抗成分を実質的に除いたものである。
なお、実施形態例８では第３抵抗素子は省略することができる。
なお、実施形態例８では第３抵抗素子は省略することができる。
特別な製造工程をあらたに追加しないかわずかな変更で、上記本発明のバイアス回路の実施形態例の抵抗素子を実現するために、アナログMOSICで使用されている多結晶シリコン抵抗、LDD用ないしはドレインエクステンション用のイオン注入を流用して作成した基板表面の不純物層などを用いることができる。抵抗素子はほぼ線形特性を有する抵抗が望ましいが、高いシート抵抗を必要とする低消費電力用途のために、電界効果トランジスタのチャネル抵抗、SOI基板ないしガラス基板等絶縁基板、有機シート上の半導体薄膜、などを使うことができる。この場合は必ずしも線形抵抗特性である必要はない。
本発明は、公知の技術範囲で構造ないしバイアスが変更されたトランジスタも含み、更に本発明の構成が組み込まれた合成トランジスタも本発明の範囲に含まれる。また本発明のバイアス回路において記述した素子以外に抵抗素子、容量素子、トランジスタ等の素子が通常の技術力の範囲で追加されたものも本発明の範囲に含まれる。
図１３は本発明の実施例１の素子平面図を示す。図は断面図ではないが、それぞれの部品の視認性を高める目的で、斜線等の模様が施してある。１００はＳＯＩ基板、２００は高電圧動作電界効果トランジスタのソース、３００は高電圧動作電界効果トランジスタのドレイン、５００−１、５００−２、５００−３、５００−４、５００−５は高電圧動作電界効果トランジスタの分割ゲートG1、G2、G3、G4、G5で、その下にゲート絶縁膜４００−１、４００−２、４００−３、４００−４、４００−５（図示せず）がチャネル形成領域１３０（図示せず）上に形成されている。該チャネル形成領域１３０は中間領域２３０−１、２３０−２、２３０−３、２３０−４により幅W1長さLc1の分割チャネル１３０−１、１３０−２、１３０−３、１３０−４、１３０−５（図示せず）へと分割されている。分割チャネル長L c1は分割ゲート長Lg1から中間領域あるいはソース・ドレイン領域の横方向オーバーラップ長を引いた値となる。なお、図形内部の正方形３０はコンタクトホールを示す。
チャネル形成領域１３０（図示せず）、ソース領域２００、ドレイン領域３００、中間領域２３０（２３０−１、２３０−２、２３０−３、２３０−４）はＳＯＩ基板表面の半導体薄膜に形成されている。ソース領域、ドレイン領域、中間領域は不純物濃度を減少したエクステンション領域をともなった高濃度不純物領域である。不純物はｎチャネル高電圧動作電界効果トランジスタにたいしては燐ないし砒素、ｐチャネル高電圧動作電界効果トランジスタにたいしては硼素を用いている。
５０−２、５０−３、５０−４は電位分割用抵抗素子であり、ＳＯＩ基板表面の半導体薄膜を幅LR、長さ約2WRの形状に加工残置して周囲を酸化膜として形成している。エクステンション形成またはチャネル形成領域添加と同じ不純物を添加して実現している。接続点６０−２、６０−３、６０−４を形成するために、その部分へはソース・ドレイン形成用高濃度不純物を添加している。この電位分割用抵抗素子への添加不純物の導電形は本発明の高電圧動作電界効果トランジスタのソース・ドレイン領域への添加不純物と逆導電形であることが望ましい。
５０−２、５０−３、５０−４は電位分割用抵抗素子であり、ＳＯＩ基板表面の半導体薄膜を幅LR、長さ約2WRの形状に加工残置して周囲を酸化膜として形成している。エクステンション形成またはチャネル形成領域添加と同じ不純物を添加して実現している。接続点６０−２、６０−３、６０−４を形成するために、その部分へはソース・ドレイン形成用高濃度不純物を添加している。この電位分割用抵抗素子への添加不純物の導電形は本発明の高電圧動作電界効果トランジスタのソース・ドレイン領域への添加不純物と逆導電形であることが望ましい。
図中、３０はコンタクトホール、６０−２５は接続点６０−２から分割ゲート５００−２への配線および電位供給用配線、６０−３５は接続点６０−３から分割ゲート５００−３への配線、６０−４５は接続点６０−４から分割ゲート５００−４への配線、６０−５５は接続点６０−５から分割ゲート５００−５への配線および電位供給用配線、２０５はソース引出し配線、３０５はドレイン引出し配線、５００−１５は分割ゲート５００−１からの引き出し配線、である。
上記の構造を有する実施例１の高電圧動作電界効果トランジスタをSOI基板に試作した。
試作された高電圧動作電界効果トランジスタは５分割ゲートを有し、Lg1=0.8μm、W1＝80μmであり、ゲート絶縁膜として11nm厚SiO2を有している。抵抗素子５０−１、５０−２、５０−３は長さ／幅＝80μm /2.4μmの寸法比で形成されている。ＳＯＩ基板は100nm厚シリコン薄膜／100nm厚SiO2／シリコン基板から構成される。
試作された高電圧動作電界効果トランジスタは５分割ゲートを有し、Lg1=0.8μm、W1＝80μmであり、ゲート絶縁膜として11nm厚SiO2を有している。抵抗素子５０−１、５０−２、５０−３は長さ／幅＝80μm /2.4μmの寸法比で形成されている。ＳＯＩ基板は100nm厚シリコン薄膜／100nm厚SiO2／シリコン基板から構成される。
G1端子にVgを供給し、G2にVs1＝1V、接続点６０−２へVs1＝1V、接続点６０−５へVd＋Vs1＝Vd＋1Vを供給したときの出力特性を図１４に丸印ないしは三角印で示す。
比較の為にゲート長4μm、ゲート幅80μmの同一基板上に形成された通常のMOSトランジスタの出力特性を三角印で示す。ゲート長4μを選んだ理由は、本発明の高電圧動作電界効果トランジスタの５分割ゲートの合計ゲート長に相当するからである。チャネル長は本発明の高電圧動作電界効果トランジスタの５分割チャネル長の合計値より長いので平均電界という観点からは従来形に有利な比較例である。
図１４はｎチャネルの試作結果の出力特性を示す。
比較例の従来形MOSトランジスタはVds＝2V弱で電流の急増が始まるが、本発明の高電圧動作電界効果トランジスタではVds=10Vでも電流の急増は観測されていない。またVg=0.6Vでの電流値は本発明の高電圧動作電界効果トランジスタは比較例のMOSトランジスタの約７倍である。
比較例の従来形MOSトランジスタはVds＝2V弱で電流の急増が始まるが、本発明の高電圧動作電界効果トランジスタではVds=10Vでも電流の急増は観測されていない。またVg=0.6Vでの電流値は本発明の高電圧動作電界効果トランジスタは比較例のMOSトランジスタの約７倍である。
MOSトランジスタの単純な長チャネル化による耐圧改善と較べて耐圧増加も著しく電流駆動能力は大きく保たれることが示されている。
図１５はｐチャネルの試作結果の出力特性を示す。
比較例の従来形MOSトランジスタはVds＝−3Vで電流の急増が始まるが、本発明の高電圧動作電界効果トランジスタではVds=−7Vで電流の増加が観測されるものの、Vg=0VでのVdsの耐圧は10V以上である。またVg=−0.6Vでの電流値は本発明の高電圧動作電界効果トランジスタは比較例のMOSトランジスタの約9倍である。
比較例の従来形MOSトランジスタはVds＝−3Vで電流の急増が始まるが、本発明の高電圧動作電界効果トランジスタではVds=−7Vで電流の増加が観測されるものの、Vg=0VでのVdsの耐圧は10V以上である。またVg=−0.6Vでの電流値は本発明の高電圧動作電界効果トランジスタは比較例のMOSトランジスタの約9倍である。
MOSトランジスタの単純な長チャネル化による耐圧改善と較べて耐圧増加も著しく電流駆動能力は大きく保たれることが示されている。
図１６は本発明の実施例２の素子の平面図を示す。図は断面図ではないが、それぞれの部品の視認性を高める目的で、斜線等の模様が施してある。
この実施例はバイアス回路の実施様態例６に対応するバイアス回路を用いている。ゲート５４０とドレイン３４０を配線５４５で接続したMOSトランジスタ４３を整流素子として用いている。このMOSトランジスタのソース２４０と抵抗素子５０−４と配線６０−５５で直列に接続し、このMOSトランジスタのドレインと本発明の高電圧動作電界効果トランジスタのドレインとを配線５４５で接続する。その他の素子、および接続については実施例１と同様である。
この実施例はバイアス回路の実施様態例６に対応するバイアス回路を用いている。ゲート５４０とドレイン３４０を配線５４５で接続したMOSトランジスタ４３を整流素子として用いている。このMOSトランジスタのソース２４０と抵抗素子５０−４と配線６０−５５で直列に接続し、このMOSトランジスタのドレインと本発明の高電圧動作電界効果トランジスタのドレインとを配線５４５で接続する。その他の素子、および接続については実施例１と同様である。
ドレイン電位Vdと接続点６０−５の電位V5との関係はVs1=1Vのとき、図１７に示す特性が得られる。VdがVs1以下になると接続点６０−５はVs1より僅か高い電位に保たれる。MOSトランジスタ４３による整流素子の動作により、接続点６０−２、６０−３、６０−４、６０−５は接続点６０−２の電位Vs1以下にはならない。したがってV2、V3、V4、V5もVs1以下にはならない。このため、Vdが小さい部分でも本発明の高電圧動作電界効果トランジスタの出力電流が保たれる。
図１８はｎチャネルの試作結果の出力特性を示す。本発明の高電圧動作電界効果トランジスタでは少なくともVdsが10Vまでは電流の急増が観測されない。バイアス回路がドレインへ直接接続されている影響はVg＝0Vでのドレイン電流が150nA程度増加している。これは素子の劣化によるリーク電流ではないので信頼性上の心配はない。またVds〜1V近傍でIV特性に“こぶ”が見えるが、これは分割ゲートバイアスがVd＜〜1Vで一定となるよう制御されているためであり耐圧劣化では無い。
Vdsが1Ｖ以下の低電圧部分で電流の駆動能力は比較例のMOSトランジスタに較べてVg=0.6Vでは約３倍である。Vdsが高電圧となれば実施例１と同様の倍率となる。
Vdsが1Ｖ以下の低電圧部分で電流の駆動能力は比較例のMOSトランジスタに較べてVg=0.6Vでは約３倍である。Vdsが高電圧となれば実施例１と同様の倍率となる。
図１９はｐチャネルの試作結果の出力特性を示す。本発明の高電圧動作電界効果トランジスタでは|Vds|が8V以上で電流の増加が観測されるものの、Vg=0VでのVdsの耐圧の絶対値は10V以上である。バイアス回路がドレインへ直接接続されているために約4MΩのドレイン出力抵抗が並列に接続されているように見えるが、これは素子の劣化によるリーク電流ではないので信頼性上の心配はない。またVds〜−1V近傍でIV特性に小さな“こぶ”が見えるが、これは分割ゲートバイアスが|Vd|＜〜1Vで一定となるよう制御されているためであり耐圧劣化では無い。
電流の駆動能力は、|Vds|が1Ｖ以下の低電圧部分では比較例のMOSトランジスタに較べてVg＝-0.6Vのとき約５倍である。|Vds|が高電圧となれば実施例１と同様の倍率となる。
以上の実施例は高耐圧化の困難とされていたＳＯＩ基板での例であったが、ＳＯＮ、半導体基板上に形成される電界効果トランジスタでも同様な効果が実施できる。
本発明は、通常の技術範囲で構造ないしバイアスが変更されたトランジスタも含み、更に本発明の構成が組み込まれたトランジスタにも本発明の範囲に含まれる。また本発明のバイアス回路において記述した素子以外に通常の技術範囲で抵抗素子、容量素子等の素子が追加されたものも本発明の範囲に含まれる。
３０ コンタクトホール
４３ 整流素子
４５ バイアス回路用絶縁ゲート電界効果トランジスタ
４５−２００ バイアス回路用絶縁ゲート電界効果トランジスタ４５のソース領域
４５−３００ バイアス回路用絶縁ゲート電界効果トランジスタ４５のドレイン領域
４６ バイアス回路用電界効果トランジスタ
４６−２００ バイアス回路用電界効果トランジスタ４６のソース領域。
４６−３００ バイアス回路用電界効果トランジスタ４６のドレイン領域
４６−５００−１ バイアス回路用電界効果トランジスタ４６のソース領域に隣る分割ゲート
４６−５００−２ バイアス回路用電界効果トランジスタ４６のソース領域に隣る分割ゲートのドレイン側へ隣る分割ゲート
４６−５００−ｋ バイアス回路用電界効果トランジスタ４６のドレイン領域に隣る分割ゲート
５０−１ 直列接続複数抵抗素子５０の１要素抵抗
５０−２ 直列接続複数抵抗素子５０の１要素抵抗
５０−３ 直列接続複数抵抗素子５０の１要素抵抗
５０−４ 直列接続複数抵抗素子５０の１要素抵抗
５０−（ｋ−１） 直列接続複数抵抗素子５０の１要素抵抗
５１ 抵抗素子
５２ 抵抗素子
５３ 抵抗素子
５１−１ 直列接続複数抵抗素子５１の１要素抵抗
５１−２ 直列接続複数抵抗素子５１の１要素抵抗
５１−（ｋ−１） 直列接続複数抵抗素子５１の１要素抵抗
５２−１ 直列接続複数抵抗素子５２の１要素抵抗
５２−２ 直列接続複数抵抗素子５２の１要素抵抗
５２−（ｋ−１） 直列接続複数抵抗素子５２の１要素抵抗
６０−１ 接続点ないしは他端
６０−２ 接続点ないしは他端
６０−３ 接続点
６０−４ 接続点
６０−５ 接続点ないしは一端
６０−ｋ 接続点ないしは一端
６０−２５ 接続点６０−２からの配線
６０−３５ 接続点６０−３からの配線
６０−４５ 接続点６０−４からの配線
６０−５５ 接続点６０−５からの配線
６１−１ 接続点ないしは他端
６１−２ 接続点
６１−３ 接続点
６１−（ｋ−１） 接続点
６１−ｋ 接続点ないしは一端
６２−１ 接続点ないしは他端
６２−２ 接続点
６２−３ 接続点
６２−（ｋ−１） 接続点
６２−ｋ 接続点ないしは一端
７０−１ 接続点ないしは他端ないしは入力端子
７０−２ 接続点ないしは他端ないしは入力端子
７０−３ 接続点ないしは出力端子
７０−４ 接続点ないしは出力端子
１００ 基板
１３０ チャネル形成領域
１３０−１ 第１の分割チャネル形成領域
１３０−２ 第２の分割チャネル形成領域
１３０−３ 第３の分割チャネル形成領域
１３０−ｋ 第ｋの分割チャネル形成領域
２００ ソース領域
２０５ ソース引出し配線
２３０−１ 第１の中間領域
２３０−２ 第２の中間領域
２３０−（ｋ−１） 第（ｋ−１）番目の中間領域
２４０ 整流素子用絶縁ゲート電界効果トランジスタのソース領域
３００ ドレイン領域
３４０ 整流素子用絶縁ゲート電界効果トランジスタのドレイン領域
３０５ ドレイン引出し配線
４００ ゲート絶縁膜
５００ ゲート
５４０ 整流素子用絶縁ゲート電界効果トランジスタのゲート
５４５ 整流素子用絶縁ゲート電界効果トランジスタのゲート引出し配線
５００−１ ソース側から１番目の分割ゲートないしはソース領域に隣る分割ゲート
５００−２ ソース側から2番目の分割ゲートないしはソース領域に隣る分割ゲートのドレイン側へ隣る分割ゲート
５００−ｋ ソース側からｋ番目の分割ゲートないしはドレイン領域に隣る分割ゲート
５００−１５ １番目の分割ゲート引出し配線
４３ 整流素子
４５ バイアス回路用絶縁ゲート電界効果トランジスタ
４５−２００ バイアス回路用絶縁ゲート電界効果トランジスタ４５のソース領域
４５−３００ バイアス回路用絶縁ゲート電界効果トランジスタ４５のドレイン領域
４６ バイアス回路用電界効果トランジスタ
４６−２００ バイアス回路用電界効果トランジスタ４６のソース領域。
４６−３００ バイアス回路用電界効果トランジスタ４６のドレイン領域
４６−５００−１ バイアス回路用電界効果トランジスタ４６のソース領域に隣る分割ゲート
４６−５００−２ バイアス回路用電界効果トランジスタ４６のソース領域に隣る分割ゲートのドレイン側へ隣る分割ゲート
４６−５００−ｋ バイアス回路用電界効果トランジスタ４６のドレイン領域に隣る分割ゲート
５０−１ 直列接続複数抵抗素子５０の１要素抵抗
５０−２ 直列接続複数抵抗素子５０の１要素抵抗
５０−３ 直列接続複数抵抗素子５０の１要素抵抗
５０−４ 直列接続複数抵抗素子５０の１要素抵抗
５０−（ｋ−１） 直列接続複数抵抗素子５０の１要素抵抗
５１ 抵抗素子
５２ 抵抗素子
５３ 抵抗素子
５１−１ 直列接続複数抵抗素子５１の１要素抵抗
５１−２ 直列接続複数抵抗素子５１の１要素抵抗
５１−（ｋ−１） 直列接続複数抵抗素子５１の１要素抵抗
５２−１ 直列接続複数抵抗素子５２の１要素抵抗
５２−２ 直列接続複数抵抗素子５２の１要素抵抗
５２−（ｋ−１） 直列接続複数抵抗素子５２の１要素抵抗
６０−１ 接続点ないしは他端
６０−２ 接続点ないしは他端
６０−３ 接続点
６０−４ 接続点
６０−５ 接続点ないしは一端
６０−ｋ 接続点ないしは一端
６０−２５ 接続点６０−２からの配線
６０−３５ 接続点６０−３からの配線
６０−４５ 接続点６０−４からの配線
６０−５５ 接続点６０−５からの配線
６１−１ 接続点ないしは他端
６１−２ 接続点
６１−３ 接続点
６１−（ｋ−１） 接続点
６１−ｋ 接続点ないしは一端
６２−１ 接続点ないしは他端
６２−２ 接続点
６２−３ 接続点
６２−（ｋ−１） 接続点
６２−ｋ 接続点ないしは一端
７０−１ 接続点ないしは他端ないしは入力端子
７０−２ 接続点ないしは他端ないしは入力端子
７０−３ 接続点ないしは出力端子
７０−４ 接続点ないしは出力端子
１００ 基板
１３０ チャネル形成領域
１３０−１ 第１の分割チャネル形成領域
１３０−２ 第２の分割チャネル形成領域
１３０−３ 第３の分割チャネル形成領域
１３０−ｋ 第ｋの分割チャネル形成領域
２００ ソース領域
２０５ ソース引出し配線
２３０−１ 第１の中間領域
２３０−２ 第２の中間領域
２３０−（ｋ−１） 第（ｋ−１）番目の中間領域
２４０ 整流素子用絶縁ゲート電界効果トランジスタのソース領域
３００ ドレイン領域
３４０ 整流素子用絶縁ゲート電界効果トランジスタのドレイン領域
３０５ ドレイン引出し配線
４００ ゲート絶縁膜
５００ ゲート
５４０ 整流素子用絶縁ゲート電界効果トランジスタのゲート
５４５ 整流素子用絶縁ゲート電界効果トランジスタのゲート引出し配線
５００−１ ソース側から１番目の分割ゲートないしはソース領域に隣る分割ゲート
５００−２ ソース側から2番目の分割ゲートないしはソース領域に隣る分割ゲートのドレイン側へ隣る分割ゲート
５００−ｋ ソース側からｋ番目の分割ゲートないしはドレイン領域に隣る分割ゲート
５００−１５ １番目の分割ゲート引出し配線
Claims (8)
- 基板と、
該基板の表面に離間して設けられたソース領域と、ドレイン領域と、
該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域上方に設けられたゲートと、
該チャネル形成領域と該ゲートとの間に設けられたゲート絶縁膜と、
からすくなくとも構成される電界効果トランジスタにおいて、
該ソース領域へ信号電位および信号電流のうちのすくなくとも一方を供給し、
該ゲートへは絶対値が第１定電位以上でドレイン電位にしたがって増減するバイアス電位を供給することを特徴とする電界効果トランジスタの高電圧動作方法。 - 前記ドレイン領域と前記ゲートとの間へ容量性素子を接続したことを特徴とする請求項１に記載の電界効果トランジスタの高電圧動作方法。
- 前記ゲートへ整流性素子の一端を接続し、該整流素子の他端へ第２定電位を供給したことを特徴とする請求項２記載の高電圧動作電界効果トランジスタの高電圧動作方法。
- 前記基板は半導体基板であることを特徴とする請求項１、２、３のうち一項に記載された電界効果トランジスタの高電圧動作方法。
- 前記基板は支持基板表面に支持基板から絶縁された半導体薄膜を設けた基板であることを特徴とする請求項１、２、３のうち一項に記載された電界効果トランジスタの高電圧動作方法。
- ２つの入力と１つの出力を少なくとも有する加算回路から少なくともなり、
該２つの入力の内の一方にドレイン電位にしたがって変化する電位を供給し、該２つの入力の内の他方に第１定電位を供給し、
該加算回路の出力の電位をゲートへバイアス電位として供給することを特徴とする請求項１、２、３のうち一項に記載された電界効果トランジスタの高電圧動作方法に用いるバイアス回路。 - 直列に接続された２つの抵抗素子から少なくともなり、
該２つの抵抗素子の直列接続端部の一方は高電圧電源の電位が供給され、他方はドレインへ接続され、
該２つの抵抗素子間の接続点からゲートへバイアス電位を供給することを特徴とする請求項１、２、３のうち１つに記載された電界効果トランジスタの高電圧動作方法に用いるバイアス回路。 - 直列接続された整流素子と抵抗素子とからすくなくともなり、
該整流素子側の直列接続端をドレインに接続し、
該抵抗素子側の直列接続端へ第１定電位を供給し、
該整流素子と該抵抗素子との間の接続点から前記ゲートへバイアス電位を供給することを特徴とする請求項１、２、３のうち１つに記載された電界効果トランジスタの高電圧動作方法に用いるバイアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011167139A JP5342611B2 (ja) | 2004-02-24 | 2011-07-29 | 電界効果トランジスタの高電圧動作方法とそのバイアス回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004048667 | 2004-02-24 | ||
| JP2004048667 | 2004-02-24 | ||
| JP2011167139A JP5342611B2 (ja) | 2004-02-24 | 2011-07-29 | 電界効果トランジスタの高電圧動作方法とそのバイアス回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004318751A Division JP4828817B2 (ja) | 2004-02-24 | 2004-11-02 | 電界効果トランジスタの高電圧動作方法とそのバイアス回路およびその高電圧動作回路要素 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012004581A JP2012004581A (ja) | 2012-01-05 |
| JP5342611B2 true JP5342611B2 (ja) | 2013-11-13 |
Family
ID=36919081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011167139A Expired - Fee Related JP5342611B2 (ja) | 2004-02-24 | 2011-07-29 | 電界効果トランジスタの高電圧動作方法とそのバイアス回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP5342611B2 (ja) |
| CN (1) | CN100474619C (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109687869B (zh) * | 2018-12-26 | 2022-08-16 | 中国电子科技集团公司第五十八研究所 | 基于阱内高压高精度多晶电阻的降压分压偏置电路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5120870B1 (ja) * | 1968-11-14 | 1976-06-28 | ||
| JPS53136489A (en) * | 1977-05-04 | 1978-11-29 | Hitachi Ltd | Mos semiconductor element of high dielectric strenght |
| JPS613458A (ja) * | 1984-06-15 | 1986-01-09 | Nec Corp | Ｍｉｓトランジスタ |
| JPS6213078A (ja) * | 1985-07-11 | 1987-01-21 | Fujitsu Ltd | 半導体記憶装置 |
| JPS62239568A (ja) * | 1986-04-11 | 1987-10-20 | Nec Corp | 半導体集積回路装置 |
| JPH0810759B2 (ja) * | 1987-05-26 | 1996-01-31 | 富士ゼロックス株式会社 | 半導体集積回路装置 |
| JPH02201964A (ja) * | 1989-01-30 | 1990-08-10 | Sumitomo Metal Ind Ltd | Ｍｏｓ型トランジスタ |
| JPH0590515A (ja) * | 1991-09-27 | 1993-04-09 | Toshiba Corp | 電圧転送回路 |
| JP2003149286A (ja) * | 2001-11-08 | 2003-05-21 | Asahi Kasei Microsystems Kk | Ｍｏｓ型電界効果トランジスタの特性測定方法 |
-
2005
- 2005-02-24 CN CNB2005100656632A patent/CN100474619C/zh not_active Expired - Fee Related
-
2011
- 2011-07-29 JP JP2011167139A patent/JP5342611B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN100474619C (zh) | 2009-04-01 |
| JP2012004581A (ja) | 2012-01-05 |
| CN1819266A (zh) | 2006-08-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101623958B1 (ko) | 인버터 및 그의 동작방법과 인버터를 포함하는 논리회로 | |
| US20070221992A1 (en) | Castellated gate MOSFET device capable of fully-depleted operation | |
| KR20100115220A (ko) | 인버터와 그 제조방법 및 인버터를 포함하는 논리회로 | |
| US20070241400A1 (en) | Semiconductor device | |
| US11217604B2 (en) | Semiconductor device | |
| CN101635310A (zh) | 一种多阈值高压mosfet器件 | |
| KR101232589B1 (ko) | 고전압 작동 전계 효과 트랜지스터, 및 그것을 위한 바이어스 회로 및 고전압 회로 | |
| KR101220660B1 (ko) | 고전압 동작 전계 효과 트랜지스터, 그의 바이어스 회로 및고전압 회로 | |
| JP5342611B2 (ja) | 電界効果トランジスタの高電圧動作方法とそのバイアス回路 | |
| JP5395137B2 (ja) | 高電圧動作電界効果トランジスタとそのバイアス回路およびその高電圧動作回路要素 | |
| KR100540404B1 (ko) | 반도체 장치 | |
| US20200243690A1 (en) | Multiple-state electrostatically-formed nanowire transistors | |
| US20050118758A1 (en) | Method for arranging layout of CMOS device | |
| JP2003303834A (ja) | 半導体装置 | |
| US20050040437A1 (en) | Cascaded transistors in one well | |
| Schram et al. | Wafer scale integration of $\mathbf {MX} _ {2} $ based NMOS only ring oscillators on 300 mm wafers | |
| CN117461139A (zh) | 半导体架构和制造半导体架构的方法 | |
| JP2004095567A (ja) | 半導体装置 | |
| JPH11145469A (ja) | 正負可変論理素子、およびそれを具備した正負可変論理素子マスタースライス半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130423 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130620 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130806 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130809 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5342611 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |