CN117461139A - 半导体架构和制造半导体架构的方法 - Google Patents

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Abstract

一种半导体架构包括衬底、n型晶体管和p型晶体管，所述n型晶体管和所述p型晶体管各自形成在所述衬底上。所述半导体架构的所述n型晶体管和所述p型晶体管中的每一个包括多个指状子器件，每个指状子器件包括多个堆叠半导体。用于所述n型晶体管和所述p型晶体管中的每一个的所述指状子器件中的一个或多个指状子器件形成为叉形堆叠器件，所述叉形堆叠器件包括仅沿着所述堆叠半导体的一个侧面向下延伸的介电屏障。所述半导体架构和多指架构有利于高电流器件和功率性能权衡器件。

Description

半导体架构和制造半导体架构的方法
技术领域
本发明大体上涉及半导体器件领域，更具体地，涉及一种半导体架构和一种制造半导体架构的方法。
背景技术
通常，半导体器件是一种电子器件，该电子器件基于硅(Si)、锗(Ge)等半导体材料的电子特性，以实现其功能。半导体器件被制造为单个器件或集成电路(integratedcircuit，IC)器件。众所周知的半导体器件被称为金属氧化物半导体场效应晶体管(metaloxide semiconductor field-effect transistor，MOSFET)，其包括漏极端子、源极端子和栅极端子。另一种具有部分改进性能的众所周知的半导体器件被称为鳍式场效应晶体管(fin field-effect transistor，FinFET)，是一种多栅极器件。FinFET器件包括两个或两个以上栅极端子，这两个或两个以上栅极端子位于由FinFET器件的源极端子和漏极端子制成的沟道的两个或三个侧面上，因此，与已知的MOSFET器件相比，FinFET器件表现出更好的导电特性。
目前，提出了一种环绕栅极FET(gate all around FET，GAAFET)器件作为FinFET器件或基于FinFET的互补金属氧化物半导体(complementary metal oxidesemiconductor，CMOS)逻辑器件(例如微处理器、存储单元等)的替代。传统的GAAFET器件是具有由一个或多个源极端子和一个或多个漏极端子制成的沟道的多栅极器件。传统的GAAFET器件在概念上与FinFET器件相似，例外是多个栅极在所有侧面环绕沟道，这使得传统的GAAFET器件比FinFET器件的性能部分提高。传统的GAAFET器件包括一个或多个传统的N/P型器件，该N/P型器件具有多个布置在彼此顶部的纳米片(nanosheet，NS)或纳米线(nanowire，NW)堆叠。传统的GAAFET器件具有多个以单指形式布置或以多指形式布置的NS或NW堆叠。具有多个以多指形式布置的NS或NW堆叠的传统的GAAFET器件表现出电流得到部分改进。此外，多个NS或NW堆叠具有介电隔离的传统的GAAFET器件也可以是单指形式或多指形式，但是，缺乏电特性，例如阈值电压和功率性能权衡。此后，提出了一种传统的叉片(fork-sheet，FS)器件，具有多个以单指形式布置的NS或NW堆叠。具有多个以单指形式布置的NS或NW堆叠的传统的FS器件是一种半环绕栅极架构，其中，n型纳米片和p型纳米片由介电隔离分离。具有多个以单指形式布置的NS或NW堆叠的传统的FS器件通过部分降低寄生电容，部分改进了速度-功率性能(例如，改进了10％)。尽管存在介电隔离，但具有多个以单指形式布置的NS或NW堆叠的传统的FS器件对于一种或多种高电流和功率性能权衡器件并不优选。因此，一种或多种传统的半导体器件存在低电流和低功率性能的技术问题。
因此，根据上述讨论，需要克服与传统半导体器件相关的上述缺点。
发明内容
本发明提供了一种半导体架构和一种制造半导体架构的方法。本发明提供了与一种或多种传统半导体器件相关的现有的低电流和低功率性能问题的方案。本发明的目的是提供一种方案，该方案至少部分克服了现有技术中遇到的问题，并提供一种改进的半导体架构和一种制造半导体架构的改进方法，该改进的半导体架构和改进方法可用于高功率性能权衡器件以及高电流器件。
本发明的一个或多个目的是通过所附独立权利要求中提供的方案实现的。本发明的有利实施方式在从属权利要求中进一步限定。
在一个方面，本发明提供了一种半导体架构，所述半导体架构包括衬底、n型晶体管和p型晶体管，所述n型晶体管和所述p型晶体管各自形成在所述衬底上。所述n型晶体管和所述p型晶体管中的每一个包括多个指状子器件，每个指状子器件包括多个堆叠半导体。用于所述n型晶体管和所述p型晶体管中的每一个的所述指状子器件中的一个或多个指状子器件形成为叉形堆叠器件，所述叉形堆叠器件包括仅沿着所述堆叠半导体的一个侧面向下延伸的介电屏障。
所公开的半导体架构提供了一种多堆叠多指纳米片和叉形堆叠(或叉片)半导体器件。所述半导体架构和多指架构有利于高电流器件和功率性能权衡器件。此外，由于具有介电屏障，半导体架构的每个叉形堆叠器件降低了有效寄生电容(Ceff)，并提供了更好的电阻-电容(resistance-capacitance，R-C)权衡。此外，多个堆叠半导体也使半导体架构具有紧凑的尺寸。
在一种实现方式中，每个叉形堆叠器件的三个侧面被栅极介电层和n型金属栅极层或p型金属栅极层环绕。
半导体架构的栅极介电层和n型金属栅极层和p型金属栅极层也有利于连接每个叉形堆叠器件。这进一步导致高电流，并且有利的是，半导体架构可用于制造电路中的某些关键路径中的高电流器件。
在另一种实现方式中，未形成为叉形堆叠器件的所述指状子器件中的每一个形成为环绕栅极器件，其中，所有四个侧面都被所述栅极介电层和所述n型金属栅极层或所述p型金属栅极层环绕。
通过使用环绕栅极(gate-all-around，GAA)器件，半导体架构也表现出GAA半导体器件的电特性。
在另一种实现方式中，所述n型晶体管的指状子器件和所述p型晶体管的指状子器件共用在所述n型晶体管与所述p型晶体管之间延伸的所述介电屏障。
通过使用介电屏障，半导体架构的每个叉形堆叠器件降低了有效寄生电容(Ceff)，并提供了更好的电阻-电容(resistance-capacitance，R-C)权衡，因此使半导体架构具有高性能。
在另一种实现方式中，所述n型晶体管中远离所述p型晶体管的指状子器件包括沿着所述堆叠半导体中远离所述p型晶体管的一个侧面向下延伸的介电屏障；所述p型晶体管中远离所述n型晶体管的指状子器件包括沿着所述堆叠半导体中远离所述n型晶体管的一个侧面向下延伸的介电屏障。
这种实现方式使得n型晶体管和p型晶体管中的每一个具有两个叉形堆叠器件，这进一步使得半导体架构能够用于高电流和高性能权衡器件。
在另一种实现方式中，所述n型晶体管和所述p型晶体管中的每一个包括两个指状子器件，所述两个指状子器件共用在相应指状子器件之间延伸的介电屏障。
有利的是，共用在相应指状子器件之间延伸的介电屏障，以便为n型晶体管和p型晶体管中的每一个获得两个叉形堆叠器件。
在另一种实现方式中，所述n型晶体管和所述p型晶体管中的每一个包括总共两个指状子器件。
有利的是，包括总共两个指状子器件，因为n型晶体管和p型晶体管中的每一个的一个指状子器件可以用作环绕栅极(gate-all-around，GAA)器件，而n型晶体管和p型晶体管中的每一个的另一个指状子器件可以用作叉形堆叠器件。因此，半导体架构表现出GAA器件和叉形堆叠器件的电特性。
在另一种实现方式中，所述指状子器件中的每一个包括总共三个堆叠半导体。
三个堆叠半导体使半导体架构具有紧凑的尺寸。
在另一种实现方式中，通过以下过程制造所述半导体架构：提供衬底；在所述衬底上形成所述多个堆叠半导体；沉积栅极介电层；蚀刻每个指状子器件的顶部和至少一个侧面，以留下所述介电屏障；沉积一个或多个金属栅极层。
用于制造半导体架构的过程提供了具有紧凑尺寸的相同的多个指状子器件(或纳米片器件)，这些相同的多个指状子器件可用于电路中的某些关键路径。
在另一种实现方式中，沉积所述一个或多个金属栅极层包括沉积n型金属栅极层、蚀刻所述n型金属栅极层和沉积p型金属栅极层。
n型金属栅极层和p型金属栅极层用于连接半导体架构的每个指状子器件(或纳米片器件)。
另一方面，本发明提供了一种制造半导体架构的方法，所述方法包括：提供衬底；在所述衬底上形成多个堆叠半导体，以在所述衬底上形成n型晶体管和p型晶体管，其中，所述n型晶体管和所述p型晶体管中的每一个包括多个指状子器件，并且每个指状子器件包括多个堆叠半导体。所述方法还包括：沉积介电层；蚀刻每个指状子器件的顶部和至少一个侧面，以留下仅沿着所述堆叠半导体的一个侧面向下延伸的介电屏障。所述方法还包括：沉积一个或多个金属栅极层，使得所述n型晶体管和所述p型晶体管中的每一个的所述指状子器件中的一个或多个指状子器件形成为叉形堆叠器件，所述叉形堆叠器件包括仅沿着所述堆叠半导体的一个侧面向下延伸的所述介电屏障。
所述方法实现了本发明的半导体架构的所有优点和效果。
应理解，可组合所有上述实现方式。
需要说明的是，本申请中描述的所有器件、元件、电路、单元和模块可以在软件或硬件元件或其任何类型的组合中实现。本申请中描述的各种实体执行的所有步骤以及所描述的将由各种实体执行的功能旨在表明相应的实体用于执行相应的步骤和功能。虽然在以下具体实施例的描述中，外部实体执行的具体功能或步骤没有在执行具体步骤或功能的实体的具体详述元件的描述中反映，但是技术人员应清楚，这些方法和功能可以通过相应的硬件或软件元件或其任何组合实现。可以理解的是，本发明的特征易于以各种组合进行组合，而不脱离由所附权利要求书所限定的本发明的范围。
本发明的附加方面、优点、特征和目的从附图和结合以下所附权利要求书解释的说明性实现方式的详细描述中变得显而易见。
附图说明
当结合附图阅读时，可以更好地理解以上发明内容以及说明性实施例的以下详细描述。为了说明本发明，本发明的示例性结构在附图中示出。但是，本发明不限于本文公开的具体方法和工具。此外，本领域技术人员应理解，附图不是按比例绘制的。在可能的情况下，相同的元件用相同的数字表示。
现在参考下图仅作为示例来描述本发明实施例，在附图中：
图1A是本发明的一个实施例提供的半导体架构的图示；
图1B是本发明的另一个实施例提供的半导体架构的图示；
图1C是本发明的又一个实施例提供的半导体架构的图示；
图2是本发明的一个实施例提供的制造半导体架构的方法的流程图。
在附图中，带下划线的数字用于表示带下划线的数字所在的项目或与带下划线的数字相邻的项目。不带下划线的数字与由将不带下划线的数字与项目关联的线标识的项目有关。当一个数字不带下划线并具有关联的箭头时，不带下划线的数字用于标识箭头指向的一般项目。
具体实施方式
以下详细描述说明了本发明实施例以及可以实施这些实施例的方式。虽然已经公开了实施本发明的一些模式，但本领域技术人员应认识到，也可存在用于实施或实践本发明的其它实施例。
图1A是本发明的一个实施例提供的半导体架构的图示。参考图1A，示出了半导体架构100A。半导体架构100A包括：衬底102；n型晶体管104；n型金属栅极层104A；p型晶体管106；p型金属栅极层106A；多个指状子器件108，例如第一指状子器件108A、第二指状子器件108B，第三指状子器件108C和第四指状子器件108D；多个堆叠半导体110；介电屏障112。还示出了浅沟槽隔离114和栅极介电层116。第一指状子器件108A、第二指状子器件108B、第三指状子器件108C和第四指状子器件108D中的每一个由虚线框表示，该虚线框仅用于说明目的，不形成电路的一部分。
在一个方面，本发明提供了一种半导体架构100A，包括：
衬底102；
n型晶体管104和p型晶体管106，各自形成在衬底102上；
其中，n型晶体管104和p型晶体管106中的每一个包括多个指状子器件108，并且每个指状子器件包括多个堆叠半导体110；
其中，n型晶体管104和p型晶体管106中的每一个的指状子器件(即，多个指状子器件108)中的一个或多个指状子器件形成为叉形堆叠器件，该叉形堆叠器件包括仅沿着堆叠半导体110的一个侧面向下延伸的介电屏障112。
半导体架构100A包括衬底102。半导体架构100A还包括各自形成在衬底102上的n型晶体管104和p型晶体管106。半导体架构100A也可以被称为具有纳米片(nano-sheet，NS)和叉片(fork-sheet，FS)的多堆叠多指半导体器件或多堆叠多指三栅极纳米片架构。叉片(fork-sheet，FS)对应于三栅极水平器件，并使半导体架构100A具有减小的单元尺寸和减小的寄生电容。半导体架构100A可用于基于互补型金属氧化物半导体(complementarymetal-oxide-semiconductor，CMOS)的集成电路、电子器件等。
衬底102也可以称为单个晶圆或芯片。衬底102由硅(Si)或锗(Ge)等半导体材料制成。在衬底102的半导体材料中，添加n型掺杂剂。因此，衬底102也可以称为n型半导体或n阱半导体。通常，n型半导体是其中大多数电荷载流子是电子的半导体。n型半导体的示例是但不限于磷(P)、砷(As)、锑(Sb)等。衬底102还可以具有隔离特性。在另一个实施例中，衬底102可以具有p型掺杂，因此，可以被称为p型半导体。通常，p型半导体是其中大多数电荷载流子是空穴的半导体。p型半导体的示例是但不限于硼(B)、铟(In)、镓(Ga)、铝(Al)等。
n型晶体管104和p型晶体管106中的每一个都是场效应晶体管(field effecttransistor，FET)。更具体地，n型晶体管104是n型FET(n-type FET，N-FET)，p型晶体管106是p型FET(p-type FET，P-FET)。n型晶体管104(即，N-FET)和p型晶体管106(即，P-FET)中的每一个包括三个端子，即栅极端子、源极端子和漏极端子。当为n型晶体管104的栅极端子提供高电压时，n型晶体管104(即，N-FET)充当闭路，当为n型晶体管104的栅极端子提供低电压时，n型晶体管104充当开路。但是，在相反的一个侧面上，当为p型晶体管106的栅极端子提供高电压时，p型晶体管106(即，P-FET)充当开路，当为p型晶体管106的栅极端子提供低电压时，p型晶体管106(即，P-FET)充当闭路。n型晶体管104(即，N-FET)和p型晶体管106(即，P-FET)中的每一个形成在衬底102上。
第一指状子器件108A、第二指状子器件108B、第三指状子器件108C和第四指状子器件108D等多个指状子器件108也可以称为纳米片半导体器件。多个指状子器件108由多个堆叠半导体110制成。
介电屏障112是绝缘聚合物膜，浅沟槽隔离(shallow trench isolation，STI)114也被称为箱式隔离技术。在一个示例中，浅沟槽隔离114防止半导体架构100A的相邻组件之间的电流泄漏。
栅极介电层116是可以被施加的电场极化的绝缘层。
n型晶体管104和p型晶体管106中的每一个包括多个指状子器件108，并且每个指状子器件包括多个堆叠半导体110。n型晶体管104和p型晶体管106中的每一个的指状子器件(即，多个指状子器件108)中的一个或多个指状子器件形成为叉形堆叠器件，该叉形堆叠器件包括仅沿着堆叠半导体110的一个侧面向下延伸的介电屏障112。多个指状子器件108包括例如第一指状子器件108A、第二指状子器件108B、第三指状子器件108C和第四指状子器件108D。多个指状子器件108也可以称为一个或多个指状子器件。n型晶体管104(即，N-FET)包括第一指状子器件108A和第二指状子器件108B。类似地，p型晶体管106(即，P-FET)包括第三指状子器件108C和第四指状子器件108D。多个指状子器件108中的每一个还包括多个堆叠半导体110(例如，3个堆叠半导体)，这些堆叠半导体110是垂直布置的半导体。多个堆叠半导体110对应于堆叠在彼此顶部上的纳米片(nanosheet，NS)或纳米线(nanowire，NW)。此外，n型晶体管104和p型晶体管106的指状子器件(即，多个指状子器件108)中的一个或多个指状子器件形成为叉形堆叠(fork-stack，FS)(或叉片)器件。例如，n型晶体管104的第二指状子器件108B和p型晶体管106的第三指状子器件108C形成为叉形堆叠(fork-stack，FS)器件。叉形堆叠(fork-stack，FS)器件可以定义为三栅极水平器件，该三栅极水平器件表现出减小的单元尺寸和减小的寄生电容。n型晶体管104的第二指状子器件108B和p型晶体管106的第三指状子器件108C还包括布置在第二指状子器件108B与第三指状子器件108C之间的介电屏障112。介电屏障112仅沿着堆叠半导体110的一个侧面向下延伸。例如，介电屏障112仅沿着第二指状子器件108B和第三指状子器件108C的堆叠半导体110的一个侧面向下延伸。因此，半导体架构100A和叉形堆叠器件(或多指架构)有利于高电流器件和功率性能权衡器件。此外，由于具有介电屏障112，半导体架构100A的叉形堆叠器件(例如n型晶体管104的第二指状子器件108B和p型晶体管106的第三指状子器件108C)的有效寄生电容(Ceff)降低。此外，半导体架构100A提供了更好的电阻-电容(resistance-capacitance，R-C)权衡。
根据一个实施例，n型晶体管104和p型晶体管106中的每一个包括总共两个指状子器件。换句话说，n型晶体管104包括两个指状子器件，即第一指状子器件108A和第二指状子器件108B。类似地，p型晶体管106包括两个指状子器件，即第三指状子器件108C和第四指状子器件108D。
根据一个实施例，指状子器件(即，多个指状子器件108)中的每一个包括总共三个堆叠半导体。在半导体架构100A中，第一指状子器件108A、第二指状子器件108B、第三指状子器件108C和第四指状子器件108D等指状子器件中的每一个包括总共三个堆叠半导体(即，多个堆叠半导体110)。例如，第一指状子器件108A包括布置在彼此顶部上的三个纳米片(nanosheet，NS)或纳米线(nanowire，NW)。类似地，第二指状子器件108B、第三指状子器件108C和第四指状子器件108D中的每一个包括三个堆叠的纳米片(nanosheet，NS)或纳米线(nanowire，NW)。
根据一个实施例，每个叉形堆叠器件的三个侧面被栅极介电层116和n型金属栅极层104A或p型金属栅极层106A环绕。由于介电屏障112仅沿着每个叉形堆叠器件的堆叠半导体110的一个侧面向下延伸，因此，每个叉形堆叠器件的三个侧面被栅极介电层116和n型金属栅极层104A或p型金属栅极层106A环绕。例如，充当叉形堆叠器件的n型晶体管104的第二指状子器件108B的三个侧面被栅极介电层116和n型金属栅极层104A环绕。n型金属栅极层104A由n型晶体管104包括。类似地，充当叉形堆叠器件的p型晶体管106的第三指状子器件108C的三个侧面被栅极介电层116和p型金属栅极层106A环绕。p型金属栅极层106A由p型晶体管106包括。有利的是，与传统的叉形堆叠半导体器件相比，栅极介电层116、n型金属栅极层104A和p型金属栅极层106A用于连接n型晶体管104的第二指状子器件108B和p型晶体管106的第三指状子器件108C。
根据一个实施例，将未形成为叉形堆叠器件的指状子器件(即，多个指状子器件108)中的每一个形成为环绕栅极器件，其中，所有四个侧面都被栅极介电层116和n型金属栅极层104A或p型金属栅极层106A环绕。例如，n型晶体管104的第一指状子器件108A和p型晶体管106的第四指状子器件108D不形成为叉形堆叠器件，而是形成为环绕栅极(gate-all-around，GAA)器件。因此，第一指状子器件108A的所有四个侧面都被栅极介电层116和n型金属栅极层104A环绕。类似地，第四指状子器件108D的所有四个侧面都被栅极介电层116和p型金属栅极层106A环绕。这样，半导体架构100A表现出GAA半导体器件的电特性。
根据一个实施例，n型晶体管104的指状子器件和p型晶体管106的指状子器件共用在n型晶体管104与p型晶体管106之间延伸的介电屏障112。由于介电屏障112由n型晶体管104的第二指状子器件108B和p型晶体管106的第三指状子器件108C共用。因此，介电屏障112的一部分朝向n型晶体管104延伸，而介电屏障112的另一部分朝向p型晶体管106延伸。这样，介电屏障112在n型晶体管104与p型晶体管106之间延伸。
根据一个实施例，n型晶体管104中远离p型晶体管106的指状子器件包括沿着堆叠半导体110中远离p型晶体管106的一个侧面向下延伸的介电屏障。p型晶体管106中远离n型晶体管104的指状子器件包括沿着堆叠半导体110中远离n型晶体管104的一个侧面向下延伸的介电屏障。例如，n型晶体管104的第一指状子器件108A远离p型晶体管106。第一指状子器件108A包括沿着第一指状子器件108A的堆叠半导体110中远离p型晶体管106的一个侧面向下延伸的介电屏障。类似地，p型晶体管106的第四指状子器件108D远离n型晶体管104。第四指状子器件108D包括介电屏障，沿着第四指状子器件108D的堆叠半导体110中远离n型晶体管104的一个侧面向下延伸的介电屏障。例如，在图1B中对此进行了更详细的进一步描述。
根据一个实施例，n型晶体管104和p型晶体管106中的每一个包括两个指状子器件，这两个指状子器件共用在相应指状子器件之间延伸的介电屏障。换句话说，n型晶体管104包括彼此共用介电屏障的两个指状子器件，例如第一指状子器件108A和第二指状子器件108B。这样，第一指状子器件108A和第二指状子器件108B充当n型晶体管104的叉形堆叠器件。类似地，p型晶体管106包括彼此共用介电屏障的两个指状子器件，例如第三指状子器件108C和第四指状子器件108D。这样，第三指状子器件108C和第四指状子器件108D充当p型晶体管106的叉形堆叠器件。因此，n型晶体管104和p型晶体管106中的每一个都包括两个叉形堆叠器件。例如，在图1C中对此进行了更详细的进一步描述。
根据一个实施例，通过提供衬底102的过程制造的半导体架构100A。该方法还包括在衬底102上形成多个堆叠半导体110以及沉积栅极介电层116。该方法还包括蚀刻每个指状子器件的顶部和至少一个侧面，以留下介电屏障112，以及沉积一个或多个金属栅极层。换句话说，制造半导体架构100A的过程从充当半导体架构100A的基底的衬底102开始。此后，在衬底102上形成多个堆叠半导体110，以形成多个指状子器件108，例如第一指状子器件108A、第二指状子器件108B、第三指状子器件108C和第四指状子器件108D。此外，栅极介电层116沉积在充当绝缘层的多个堆叠半导体110上方。此后，蚀刻每个指状子器件的顶部和至少一个侧面，以留下介电屏障112。例如，在半导体架构100A中，n型晶体管104的第二指状子器件108B和p型晶体管106的第三指状子器件108C的一个侧面被蚀刻，并且在该第二指状子器件108B与该三指状子器件108C之间沉积介电屏障112。此后，n型金属栅极层104A沉积在n型晶体管104中，p型金属栅极层106A沉积在p型晶体管106中。例如，在图2中对此过程进行了更详细的进一步描述。
根据一个实施例，沉积一个或多个金属栅极层包括沉积n型金属栅极层104A、蚀刻n型金属栅极层104A和沉积p型金属栅极层106A。该过程还包括沉积一个或多个金属栅极层，从在整个衬底102上方沉积n型金属栅极层104A开始。此后，从衬底102的特定部分蚀刻n型金属栅极层104A。此后，在衬底102的蚀刻侧沉积p型金属栅极层106A。结果，在衬底102上形成两个金属栅极层，例如n型金属栅极层104A和p型金属栅极层106A。此外，n型金属栅极层104A和p型金属栅极层106A用于连接多个指状子器件108。
因此，半导体架构100A提供了一种多堆叠多指纳米片和叉形堆叠(或叉片)半导体器件。半导体架构100A和多指架构有利于高电流器件和功率性能权衡器件。此外，由于具有介电屏障112，半导体架构100A的每个叉形堆叠器件降低了有效寄生电容(Ceff)，并提供了更好的电阻-电容(resistance-capacitance，R-C)权衡。半导体架构100A的栅极介电层116和n型金属栅极层104A和p型金属栅极层106A也有利于连接每个叉形堆叠器件，例如第二指状子器件108B和第三指状子器件108C。这进一步导致高电流，并且有利的是，半导体架构100A可用于制造电路中的某些关键路径中的高电流器件。此外，堆叠半导体110也使半导体架构100A具有紧凑的尺寸。
图1B是本发明的另一个实施例提供的半导体架构的图示。图1B结合图1A的元件描述。参考图1B，示出了包括介电屏障118的半导体架构100B。
除了不同之处外，半导体架构100B类似于(图1A的)半导体架构100A。不同之处在于，n型晶体管104的第一指状子器件108A包括仅沿着第一指状子器件108A的堆叠半导体110的一个侧面向下延伸的介电屏障118。此外，p型晶体管106的第四指状子器件108D包括仅沿着第四指状子器件108D的堆叠半导体110的一个侧面向下延伸的介电屏障118。介电屏障118对应于介电屏障112。这样，除了仅沿着第二指状子器件108B和第三指状子器件108C的堆叠半导体110的一个侧面向下延伸的介电屏障112之外，半导体架构100B还包括布置有第一指状子器件108A和第四指状子器件108D的介电屏障118。因此，第一指状子器件108A和第四指状子器件108D也充当叉形堆叠器件。因此，半导体架构100B的n型晶体管104和p型晶体管106中的每一个都包括两个叉形堆叠器件。例如，n型晶体管104包括作为叉形堆叠器件的第一指状子器件108A和第二指状子器件108B。类似地，p型晶体管106包括作为叉形堆叠器件的第三指状子器件108C和第四指状子器件108D。
根据一个实施例，n型晶体管104中远离p型晶体管106的指状子器件(即，第一指状子器件108A)包括沿着堆叠半导体110中远离p型晶体管106的一个侧面向下延伸的介电屏障118。p型晶体管106中远离n型晶体管104的指状子器件(即，第四指状子器件108D)包括沿着堆叠半导体110中远离n型晶体管104的一个侧面向下延伸的介电屏障118。由于n型晶体管104的第一指状子器件108A远离p型晶体管106，因此，第一指状子器件108A的堆叠半导体110的一个侧面也远离p型晶体管106。还示出了沿着第一指状子器件108A的堆叠半导体110中远离p型晶体管106的一个侧面向下延伸的介电屏障118。类似地，p型晶体管106的第四指状子器件108D远离n型晶体管104，因此第四指状子器件108D的堆叠半导体110的一个侧面也远离n型晶体管104。还示出了沿着第四指状子器件108D的堆叠半导体110中远离n型晶体管104的一个侧面向下延伸的介电屏障118。此外，n型晶体管104的第一指状子器件108A和p型晶体管106的第四指状子器件108D不存在栅极延伸。
半导体架构100B包括替代地在多个指状子器件108之间的介电隔离，因此，半导体架构100B的n型晶体管104和p型晶体管106中的每一个包括两个叉形堆叠器件。
图1C是本发明的又一个实施例提供的半导体架构的图示。图1C结合图1A和图1B的元件描述。参考图1C，示出了包括介电屏障120的半导体架构100C。
根据一个实施例，n型晶体管104和p型晶体管106中的每一个包括两个指状子器件，这两个指状子器件共用在相应指状子器件之间延伸的介电屏障120。除了不同之处外，半导体架构100C类似于(图1A的)半导体架构100A。不同的是，n型晶体管104的第一指状子器件108A和第二指状子器件108B包括介电屏障120，该介电屏障120仅沿着第一指状子器件108A和第二指状子器件108B的堆叠半导体110的一个侧面向下延伸。类似地，p型晶体管106的第三指状子器件108C和第四指状子器件108D包括介电屏障120，该介电屏障120仅沿着第三指状子器件108C和第四指状子器件108D的堆叠半导体110的一个侧面向下延伸。这样，介电屏障120在相应指状子器件之间延伸，例如在第一指状子器件108A与第二指状子器件108B之间，以及在第三指状子器件108C与第四指状子器件108D之间延伸，但不在n型晶体管104和p型晶体管106的分离处延伸。在半导体架构100C中，n型晶体管104的第一指状子器件108A和p型晶体管106的第四指状子器件108D存在栅极延伸。
半导体架构100C包括在多个指状子器件108之间的介电隔离，因此，半导体架构100C包括两个指状叉形堆叠器件。
图2是本发明的一个实施例提供的制造半导体架构的方法的流程图。图2结合图1A、图1B和图1C的元件进行描述。参考图2，示出了制造(图1A的)半导体架构100A的方法200。方法200包括步骤202至步骤210。
在另一方面，本发明提供了一种制造半导体架构100A的方法200，所述方法200包括：
提供衬底102；
在所述衬底102上形成多个堆叠半导体110，以在衬底102上形成n型晶体管104和p型晶体管106，其中，n型晶体管104和p型晶体管106中的每一个包括多个指状子器件108，每个指状子器件包括多个堆叠半导体110；
沉积栅极介电层116；
蚀刻每个指状子器件的顶部和至少一个侧面，以留下仅沿着堆叠半导体110的一个侧面向下延伸的介电屏障112；
沉积一个或多个金属栅极层，使得用于n型晶体管104和p型晶体管106中的每一个的指状子器件中的一个或多个指状子器件形成为叉形堆叠器件，该叉形堆叠器件包括仅沿着堆叠半导体110的一个侧面向下延伸的介电屏障112。
在步骤202，方法200包括提供衬底102。制造半导体架构100A的方法200从提供衬底102开始。
在步骤204，方法200还包括：在衬底102上形成多个堆叠半导体110，以在衬底102上形成n型晶体管104和p型晶体管106，其中，n型晶体管104和p型晶体管106中的每一个包括多个指状子器件108，并且每个指状子器件包括多个堆叠半导体110。多个堆叠半导体110形成在衬底102上，以形成n型晶体管104和p型晶体管106。n型晶体管104和p型晶体管106中的每一个包括多个指状子器件108。例如，n型晶体管104包括第一指状子器件108A和第二指状子器件108B。类似地，p型晶体管106包括第三指状子器件108C和第四指状子器件108D。此外，多个指状子器件108中的每一个包括多个堆叠半导体110。
在步骤206，方法200还包括沉积栅极介电层116。栅极介电层116沉积在多个指状子器件108中的每一个的多个堆叠半导体110中的每个半导体上。栅极介电层116充当围绕多个堆叠半导体110中的每一个的绝缘层。
在步骤208，方法200还包括：蚀刻每个指状子器件的顶部和至少一个侧面，以留仅沿着堆叠半导体110的一个侧面向下延伸的介电屏障112。蚀刻每个指状子器件的顶部和至少一个侧面，以留下介电屏障112。例如，在半导体架构100A中，蚀刻n型晶体管104的第二指状子器件108B和p型晶体管106的第三指状子器件108C的一个侧面，并且在第二指状子器件108B与第三指状子器件108C之间沉积仅沿着堆叠半导体110的一个侧面(即，蚀刻侧)向下延伸的介电屏障112。
在步骤210，方法200还包括：沉积一个或多个金属栅极层，使得用于n型晶体管104和p型晶体管106中的每一个的指状子器件中的一个或多个指状子器件形成为叉形堆叠器件，该叉形堆叠器件包括仅沿着堆叠半导体110的一个侧面向下延伸的介电屏障112。在沉积介电屏障112之后，一个或多个金属栅极层沉积在衬底102上。例如，n型金属栅极层104A沉积在n型晶体管104中，p型金属栅极层106A沉积在p型晶体管106中。由于在n型晶体管104的第二指状子器件108B与p型晶体管106的第三指状子器件108C之间存在介电屏障112，第二指状子器件108B和第三指状子器件108C充当叉形堆叠器件。
根据一个实施例，蚀刻和沉积步骤用于使用栅极介电层116和n型金属栅极层104A或p型金属栅极层106A环绕每个叉形堆叠器件的三个侧面。方法200还包括通过栅极介电层116和n型金属栅极层104A或p型金属栅极层106A环绕每个叉形堆叠器件的三个侧面。例如，第二指状子器件108B(或叉形堆叠器件)的三个侧面被栅极介电层116和n型金属栅极层104A环绕。类似地，第三指状子器件108C(或叉形堆叠器件)的三个侧面被栅极介电层116和p型金属栅极层106A环绕，如图1A所示。有益地，与制造传统半导体架构的传统方法相比，方法200包括使用栅极介电层116、n型金属栅极层104A和p型金属栅极层106A将n型晶体管104的第二指状子器件108B(或叉形堆叠器件)与p型晶体管106的第三指状子器件108C(或叉形堆叠器件)彼此连接。
根据一个实施例，蚀刻和沉积步骤用于将未形成为叉形堆叠器件的指状子器件形成为环绕栅极器件，其中，所有四个侧面都被栅极介电层116和n型金属栅极层104A或p型金属栅极层106A环绕。蚀刻和沉积的步骤还用于将第一指状子器件108A和第四指状子器件108D形成为环绕栅极(gate-all-around，GAA)器件。此外，第一指状子器件108A的所有四个侧面都被栅极介电层116和n型金属栅极层104A环绕。类似地，第四指状子器件108D的所有四个侧面都被栅极介电层116和p型金属栅极层106A环绕。因此，半导体架构100A表现出GAA半导体器件的电特性。
根据一个实施例，n型晶体管104的指状子器件和p型晶体管106的指状子器件的蚀刻形成了在n型晶体管104与p型晶体管106之间延伸的介电屏障112。蚀刻步骤还包括在n型晶体管104的第二指状子器件108B与p型晶体管106的第三指状子器件108C之间形成介电屏障112。因此，介电屏障112的一部分朝向n型晶体管104延伸，而介电屏障112的另一部分朝向p型晶体管106延伸。这样，介电屏障112形成在n型晶体管104与p型晶体管106的间隔之间。
根据一个实施例，n型晶体管104中远离p型晶体管106的指状子器件的蚀刻形成沿着堆叠半导体110中远离p型晶体管106的一个侧面向下延伸的介电屏障；p型晶体管106中远离n型晶体管104的指状子器件的蚀刻形成沿着堆叠半导体110中远离n型晶体管104的一个侧面向下延伸的介电屏障。例如，在(图1B的)半导体架构100B中，n型晶体管104的第一指状子器件108A包括仅沿着第一指状子器件108A的堆叠半导体110的一个侧面向下延伸的介电屏障118。此外，p型晶体管106的第四指状子器件108D包括仅沿着第四指状子器件108D的堆叠半导体110的一个侧面向下延伸的介电屏障118。介电屏障118对应于图1A的介电屏障112。这样，除了仅沿着第二指状子器件108B和第三指状子器件108C的堆叠半导体110的一个侧面向下延伸的介电屏障112之外，半导体架构100B还包括布置有第一指状子器件108A和第四指状子器件108D的介电屏障118。因此，第一指状子器件108A和第四指状子器件108D也充当叉形堆叠器件。因此，半导体架构100B的n型晶体管104和p型晶体管106中的每一个都包括两个叉形堆叠器件。例如，n型晶体管104包括作为叉形堆叠器件的第一指状子器件108A和第二指状子器件108B。类似地，p型晶体管106包括作为叉形堆叠器件的第三指状子器件108C和第四指状子器件108D。
根据一个实施例，n型晶体管104和p型晶体管106中的每一个包括两个指状子器件，这两个指状子器件共用在相应指状子器件之间延伸的介电屏障。例如，在(图1C的)半导体架构100C中，n型晶体管104的第一指状子器件108A和第二指状子器件108B包括仅沿着第一指状子器件108A和第二指状子器件108B的堆叠半导体110的一个侧面向下延伸的介电屏障120。类似地，p型晶体管106的第三指状子器件108C和第四指状子器件108D包括介电屏障120，该介电屏障120仅沿着第三指状子器件108C和第四指状子器件108D的堆叠半导体110的一个侧面向下延伸。这样，介电屏障120在相应指状子器件之间延伸，例如在第一指状子器件108A与第二指状子器件108B之间，以及在第三指状子器件108C与第四指状子器件108D之间延伸，但不在n型晶体管104和p型晶体管106的分离处延伸。在半导体架构100C中，n型晶体管104的第一指状子器件108A和p型晶体管106的第四指状子器件108D存在栅极延伸。
根据一个实施例，n型晶体管104和p型晶体管106中的每一个包括总共两个指状子器件。例如，在(图1A的)半导体架构100A中，n型晶体管104包括两个指状子器件，即第一指状子器件108A和第二指状子器件108B。类似地，p型晶体管106包括两个指状子器件，即第三指状子器件108C和第四指状子器件108D。
根据一个实施例，指状子器件中的每一个包括总共三个堆叠半导体110。在半导体架构100A中，第一指状子器件108A、第二指状子器件108B、第三指状子器件108C和第四指状子器件108D等指状子器件中的每一个包括总共三个堆叠半导体(即，多个堆叠半导体110)。
根据一个实施例，沉积一个或多个金属栅极层包括沉积n型金属栅极层104A、蚀刻n型金属栅极层104A和沉积p型金属栅极层106A。方法200还包括沉积一个或多个金属栅极层，从在整个衬底102上方沉积n型金属栅极层104A开始。此后，从衬底102的特定部分蚀刻n型金属栅极层104A。此后，在衬底102的蚀刻侧沉积p型金属栅极层106A。结果，在衬底102上形成两个金属栅极层，例如n型金属栅极层104A和p型金属栅极层106A。此外，n型金属栅极层104A和p型金属栅极层106A用于连接多个指状子器件108。
因此，方法200用于制造具有叉形堆叠器件(或多指架构)的半导体架构100A，该半导体架构100A有利于高电流器件和功率性能权衡器件。此外，由于具有介电屏障112，半导体架构100A的每个叉形堆叠器件降低了有效寄生电容(Ceff)，并提供了更好的电阻-电容(resistance-capacitance，R-C)权衡。半导体架构100A的栅极介电层116和n型金属栅极层104A和p型金属栅极层106A也有利于连接每个叉形堆叠器件，例如第二指状子器件108B和第三指状子器件108C。这进一步导致高电流，并且有利的是，半导体架构100A可用于制造电路中的某些关键路径中的高电流器件。此外，堆叠半导体110也使半导体架构100A具有紧凑的尺寸。此外，方法200可用于制造多个指状纳米片器件。
步骤202至210仅仅是说明性的，还可以提供其它替代方案，其中添加一个或多个步骤，删除一个或多个步骤，或以不同的顺序提供一个或多个步骤，而不脱离本文权利要求的范围。
在不脱离所附权利要求所限定的本发明范围的情况下，可对上文描述的本发明实施例进行修改。“包括”、“结合”、“具有”、“是”等用于描述和要求保护本发明的表述旨在以非排他性的方式解释，即允许未明确描述的项目、组件或元件也存在。对单数的引用也应解释为涉及复数。本文使用的词语“示例性”表示“作为一个示例、实例或说明”。任何被描述为“示例性”实施例不一定解释为比其它实施例更优选或更有利，或排除其它实施例中的特征的结合。本文使用的词语“可选地”表示“在一些实施例中提供且在其它实施例中没有提供”。应当理解，为了清楚起见而在单独实施例的上下文中描述的本发明的某些特征还可通过组合提供在单个实施例中。相反地，为了简洁起见在单个实施例的上下文中描述的本发明的各个特征也可以单独地或以任何合适的组合或作为本发明的任何其它描述的实施例提供。

Claims (19)

1.一种半导体架构(100A、100B、100C)，其特征在于，包括：
衬底(102)；
n型晶体管(104)和p型晶体管(106)，各自形成在所述衬底(102)上；
其中，所述n型晶体管(104)和所述p型晶体管(106)中的每一个包括多个指状子器件(108)，并且每个指状子器件包括多个堆叠半导体(110)；
其中，所述n型晶体管(104)和所述p型晶体管(106)中的每一个的所述指状子器件(108)中的一个或多个指状子器件形成为叉形堆叠器件，所述叉形堆叠器件包括仅沿着所述堆叠半导体(110)的一个侧面向下延伸的介电屏障(112)。
2.根据权利要求1所述的半导体架构(100A、100B、100C)，其特征在于，每个叉形堆叠器件的三个侧面被栅极介电层(116)和n型金属栅极层(104A)或p型金属栅极层(106A)环绕。
3.根据权利要求1或2所述的半导体架构(100A、100B、100C)，其特征在于，未形成为叉形堆叠器件的所述指状子器件中的每一个形成为环绕栅极器件，其中，所有四个侧面都被所述栅极介电层(116)和所述n型金属栅极层(104A)或所述p型金属栅极层(106A)环绕。
4.根据上述权利要求中任一项所述的半导体架构(100A、100B、100C)，其特征在于，所述n型晶体管(104)的指状子器件和所述p型晶体管(106)的指状子器件共用在所述n型晶体管(104)与所述p型晶体管(106)之间延伸的所述介电屏障(112)。
5.根据上述权利要求中任一项所述的半导体架构(100A、100B、100C)，其特征在于，所述n型晶体管(104)中远离所述p型晶体管(106)的指状子器件包括沿着所述堆叠半导体(110)中远离所述p型晶体管(106)的一个侧面向下延伸的介电屏障(118)；
所述p型晶体管(106)中远离所述n型晶体管(104)的指状子器件包括沿着所述堆叠半导体(110)中远离所述n型晶体管(104)的一个侧面向下延伸的介电屏障(118)。
6.根据上述权利要求中任一项所述的半导体架构(100A、100B、100C)，其特征在于，所述n型晶体管(104)和所述p型晶体管(106)中的每一个包括两个指状子器件，所述两个指状子器件共用在相应指状子器件之间延伸的介电屏障(120)。
7.根据上述权利要求中任一项所述的半导体架构(100A、100B、100C)，其特征在于，所述n型晶体管(104)和所述p型晶体管(106)中的每一个包括总共两个指状子器件。
8.根据上述权利要求中任一项所述的半导体架构(100A、100B、100C)，其特征在于，所述指状子器件中的每一个包括总共三个堆叠半导体。
9.根据上述权利要求中任一项所述的半导体架构(100A、100B、100C)，其特征在于，通过以下过程制造：
提供衬底(102)；
在所述衬底(102)上形成所述多个堆叠半导体(110)；
沉积栅极介电层(116)；
蚀刻每个指状子器件的顶部和至少一个侧面，以留下所述介电屏障(112)；
沉积一个或多个金属栅极层。
10.根据权利要求9所述的半导体架构(100A、100B、100C)，其特征在于，沉积所述一个或多个金属栅极层包括沉积n型金属栅极层(104A)、蚀刻所述n型金属栅极层(104A)和沉积p型金属栅极层(106A)。
11.一种制造半导体架构(100A、100B、100C)的方法(200)，其特征在于，所述方法(200)包括：
提供衬底(102)；
在所述衬底(102)上形成多个堆叠半导体(110)，以在所述衬底(102)上形成n型晶体管(104)和p型晶体管(106)，其中，所述n型晶体管(104)和所述p型晶体管(106)中的每一个包括多个指状子器件(108)，并且每个指状子器件包括多个堆叠半导体(110)；
沉积栅极介电层(116)；
蚀刻每个指状子器件的顶部和至少一个侧面，以留下仅沿着所述堆叠半导体(110)的一个侧面向下延伸的介电屏障(112)；
沉积一个或多个金属栅极层，使得所述n型晶体管(104)和所述p型晶体管(106)中的每一个的所述指状子器件中的一个或多个指状子器件形成为叉形堆叠器件，所述叉形堆叠器件包括仅沿着所述堆叠半导体(110)的一个侧面向下延伸的所述介电屏障(112)。
12.根据权利要求11所述的方法(200)，其特征在于，所述蚀刻和沉积步骤用于使用栅极介电层(116)和n型金属栅极层(104A)或p型金属栅极层(106A)环绕每个叉形堆叠器件的三个侧面。
13.根据权利要求11或12所述的方法(200)，其特征在于，所述蚀刻和沉积步骤用于将未形成为叉形堆叠器件的所述指状子器件形成为环绕栅极器件，其中，所有四个侧面都被所述栅极介电层(116)和所述n型金属栅极层(104A)或所述p型金属栅极层(106A)环绕。
14.根据权利要求11至13中任一项所述的方法(200)，其特征在于，所述n型晶体管(104)的指状子器件和所述p型晶体管(106)的指状子器件的所述蚀刻形成在所述n型晶体管(104)与所述p型晶体管(106)之间延伸的介电屏障(112)。
15.根据权利要求11至14中任一项所述的方法(200)，其特征在于，所述n型晶体管(104)中远离所述p型晶体管(106)的指状子器件的所述蚀刻形成沿着所述堆叠半导体(110)中远离所述p型晶体管(106)的一个侧面向下延伸的介电屏障(118)；
所述p型晶体管(106)中远离所述n型晶体管(104)的指状子器件的所述蚀刻形成沿着所述堆叠半导体(110)中远离所述n型晶体管(104)的一个侧面向下延伸的介电屏障(118)。
16.根据权利要求11至15中任一项所述的方法(200)，其特征在于，所述n型晶体管(104)和所述p型晶体管(106)中的每一个包括两个指状子器件，所述两个指状子器件共用在相应指状子器件之间延伸的介电屏障(120)。
17.根据权利要求11至16中任一项所述的方法(200)，其特征在于，所述n型晶体管(104)和所述p型晶体管(106)中的每一个包括总共两个指状子器件。
18.根据权利要求11至17中任一项所述的方法(200)，其特征在于，所述指状子器件中的每一个包括总共三个堆叠半导体(110)。
19.根据权利要求11至18中任一项所述的方法(200)，其特征在于，沉积所述一个或多个金属栅极层包括沉积n型金属栅极层(104A)、蚀刻所述n型金属栅极层(104A)和沉积p型金属栅极层(106A)。
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