CN117712164A - 半导体器件 - Google Patents

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Sungkyunkwan University School Industry Cooperation
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Abstract

一种半导体器件包括衬底。第一沟道图案设置在衬底上。第一沟道图案包括在第一方向上彼此相对的第一侧和第二侧。第一栅电极设置在第一沟道图案的第一侧上。第一源/漏电极设置在第一沟道图案的第一侧上。第二源/漏电极设置在第一沟道图案的第二侧上。第一栅电极在第一方向上与第二源/漏电极重叠。

Description

半导体器件
技术领域
本公开涉及半导体器件，更具体地，涉及三维堆叠的半导体器件。
背景技术
已提出一种多栅极晶体管作为用于增加半导体器件密度的按比例缩小技术，在该多栅极晶体管中，具有鳍状或纳米线形状的多沟道有源图案(例如，硅主体)形成于衬底上，且栅极形成于多沟道有源图案的表面上。
由于这种多栅极晶体管利用三维沟道，因此易于进行按比例缩小。此外，即使多栅极晶体管的栅极长度没有增加，电流控制能力也可以提高。此外，可以有效地抑制沟道区的电势受漏极电压影响的SCE(短沟道效应)。
发明内容
本公开的实施方式的各方面提供了能够提高元件性能并减小元件面积的半导体器件。
然而，本公开的实施方式的各方面不限于这里阐述的方面。通过参考下面给出的本公开实施方式的详细描述，本公开实施方式的以上和其他方面对于本公开所属领域的普通技术人员而言将变得更加明显。
根据本公开的一实施方式，一种半导体器件包括衬底。第一沟道图案设置在衬底上。第一沟道图案包括在第一方向上彼此相对的第一侧和第二侧。第一栅电极设置在第一沟道图案的第一侧上。第一源/漏电极设置在第一沟道图案的第一侧上。第二源/漏电极设置在第一沟道图案的第二侧上。第一栅电极在第一方向上与第二源/漏电极重叠。
根据本公开的一实施方式，一种半导体器件包括衬底。第一源/漏电极设置在衬底上。第一源/漏电极在第一方向上延伸。第二源/漏电极设置在衬底上。第二源/漏电极在第一方向上延伸。第一沟道图案在第一方向上与衬底间隔开。第一沟道图案设置在第一源/漏电极和第二源/漏电极之间。第二沟道图案在第一方向上与第一沟道图案间隔开。第二沟道图案设置在第一源/漏电极和第二源/漏电极之间。第一栅电极设置在第一沟道图案和第二沟道图案上，并在第一方向上延伸。第一栅电极在与第一方向交叉的第二方向上与第一源/漏电极间隔开。第一栅电极在第二方向上与第一源/漏电极重叠。第二源/漏电极在与第一和第二方向交叉的第三方向上与第一栅电极间隔开。第二源/漏电极在第三方向上与第一栅电极重叠。
根据本公开的一实施方式，一种半导体器件包括衬底。第一沟道图案与衬底间隔开。第一沟道图案包括在第一方向上彼此相对的上侧和下侧。第一沟道图案的下侧面对衬底。第一栅电极设置在第一沟道图案的上侧。第一源/漏电极设置在第一沟道图案的上侧上，并在垂直于第一方向的第二方向上与第一栅电极间隔开。第二源/漏电极设置在第一沟道图案的下侧上，并在第一方向上与第一栅电极重叠。第二沟道图案设置在第一栅电极和第一源/漏电极上。第二沟道图案包括在第一方向上彼此间隔开的上侧和下侧。第二沟道图案的下侧面对第一沟道图案的上侧。第三源/漏电极设置在第二沟道图案的上侧上，并在第一方向上与第一栅电极重叠。
附图说明
通过参考附图详细描述本公开的实施方式，本公开的以上及其他方面和特征将变得更加明显，在附图中：
图1是用于说明根据一实施方式的半导体器件的透视图；
图2是根据一实施方式的沿图1的线A-A截取的截面图；
图3是根据一实施方式的沿图1的线B-B截取并从上方观察的平面图；
图4是根据一实施方式的半导体器件的透视图；
图5是根据一实施方式的半导体器件的透视图；
图6是根据一实施方式的沿图5的线C-C截取的截面图；
图7和图8是根据一实施方式的沿图5的线D-D截取并从上方观察的平面图；
图9是根据一实施方式的半导体器件的透视图；
图10是根据一实施方式的半导体器件的透视图；
图11是根据一实施方式的半导体器件的透视图；
图12是根据一实施方式的沿图11的线E-E截取的截面图；
图13是根据一实施方式的沿图11的线F-F截取并从上方观察的平面图；
图14是根据一实施方式的半导体器件的透视图；
图15是根据一实施方式的沿图14的线G-G截取的截面图；
图16是根据一实施方式的沿图14的线H-H截取并从上方观察的平面图；
图17是根据一实施方式的半导体器件的透视图；
图18是根据一实施方式的半导体器件的透视图；
图19至图26是根据一些实施方式的用于制造半导体器件的方法的中间步骤的透视图。
具体实施方式
在本说明书中，尽管第一和第二的术语被使用来描述各种元件或组件，但这些元件或组件不一定受这些术语限制。这些术语仅用于将单个元件或组件与其他元件或组件区分开来。因此，在本公开的技术思想内，下面提到的第一元件或组件可以是第二元件或组件。
以下将参照图1至图3描述根据一些实施方式的半导体器件。
图1是用于说明根据一些实施方式的半导体器件的透视图。图2是沿着图1的线A-A截取的截面图。图3是沿着图1的线B-B截取并从上方观察的平面图。
为便于说明，示出了除了外模制绝缘膜190和内模制绝缘膜195之外的图1所示的半导体。
参照图1至图3，根据一些实施方式的半导体器件可以包括多个第一沟道图案110、第一栅电极120、第一源/漏电极150和第二源/漏电极250。
在一实施方式中，衬底100可以是体硅或绝缘体上硅(SOI)。在一些实施方式中，衬底100可以是硅衬底，或者可以包括但不必限于其他材料，例如硅锗、SGOI(绝缘体上硅锗)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓。在一实施方式中，衬底100可以是但不必限于诸如陶瓷衬底、石英衬底或显示器玻璃衬底的刚性衬底，或者诸如聚酰亚胺、聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚甲基丙烯酸甲酯(PMMA)、聚碳酸酯(PC)、聚醚砜(PES)和聚酯的柔性塑料衬底。
多个第一沟道图案110可以设置在衬底100上。第一沟道图案110可以在第三方向D3上与衬底100间隔开，第三方向D3垂直于衬底100的上表面，并且是衬底100的厚度方向。每个第一沟道图案110可以沿第一方向D1延伸。
多个第一沟道图案110可以在第三方向D3上顺序设置。每个第一沟道图案110可以在第三方向D3上间隔开。
第一沟道图案110可以包括上侧110US和下侧110BS。第一沟道图案的上侧110US是在第三方向D3上与第一沟道图案的下侧110BS相对的表面。第一沟道图案的下侧110BS可以面对衬底100。
第一沟道图案110可以包括第一侧表面110SW_1和第二侧表面110SW_2。第一沟道图案的第一侧表面110SW_1是在第二方向D2上与第一沟道图案的第二侧表面110SW_2(例如，相对的横向侧表面)相对的表面(例如，横向的侧表面)。第一沟道图案的第一侧表面110SW_1和第一沟道图案的第二侧表面110SW_2各自在第一方向D1上延伸。第三方向D3可以是与第一方向D1和第二方向D2相交的方向。第一方向D1可以是与第二方向D2相交的方向。
虽然在图1-2的实施方式中，四个第一沟道图案110显示为设置在衬底100上，但本公开的实施方式不一定限于此，第一沟道图案110的数量可以变化。例如，在一实施方式中，设置在衬底100上的第一沟道图案110的数量可以是三个或更少，或者可以是五个或更多。
在一些实施方式中，当多个第一沟道图案110设置在衬底100上时，最靠近衬底100的第一沟道图案110可以与衬底100直接接触，不同于图1-2所示的实施方式。
在一实施方式中，第一沟道图案110包括半导体材料。作为示例，第一沟道图案110可以包括作为元素半导体材料的硅或锗。此外，第一沟道图案110可以包括化合物半导体，并且可以包括例如IV-IV族化合物半导体或III-V族化合物半导体。
IV-IV族化合物半导体可以是例如包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或更多种的二元化合物或三元化合物，或通过用IV族元素掺杂这些元素获得的化合物。
III-V族化合物半导体可以是例如通过将作为III族元素的铝(Al)、镓(Ga)和铟(In)中的至少一种与作为V族元素的磷(P)、砷(As)和锑(Sb)中的一种结合而形成的二元化合物、三元化合物或四元化合物中的一种。
作为另一示例，第一沟道图案110可以包括二维材料(2D材料)。例如，在一实施方式中，第一沟道图案110可以包括2D同素异形体或2D化合物。二维化合物可以包括例如TMD(过渡金属二硫属化物)材料。第一沟道图案110可以包括，例如，但不必限于，石墨烯、二硫化钼(MoS2)、二硒化钼(MoSe2)、二碲化钼(MoTe2)、二硒化钨(WSe2)、二硫化钨(WS2)和二碲化钨(WTe2)中的至少一种。
作为又一示例，第一沟道图案110可以包括金属氧化物。在一实施方式中，第一沟道图案110可以包括非晶金属氧化物、多晶金属氧化物或者非晶金属氧化物和多晶金属氧化物的组合。第一沟道图案110可以包括例如但不限于铟氧化物、锡氧化物、锌氧化物、In-Zn基氧化物(IZO)、Sn-Zn基氧化物、Ba-Sn基氧化物、Al-Zn基氧化物、Zn-Mg基氧化物、Sn-Mg基氧化物、In-Mg基氧化物、In-Ga基氧化物(IGO)、In-Ga-Zn基氧化物(IGZO)、In-Al-Zn基氧化物、In-Sn-Zn基氧化物(ITZO)、In-W-Zn基氧化物(IWZO),Sn-Ga-Zn基氧化物、Al-Ga-Zn基氧化物、Sn-Al-Zn基氧化物、In-Hf-Zn基氧化物、In-La-Zn基氧化物、In-Ce-Zn基氧化物、In-Pr-Zn基氧化物、In-Nd-Zn基氧化物、In-Sm-Zn基氧化物、In-Eu-Zn基氧化物、In-Gd-Zn基氧化物、In-Tb-Zn基氧化物、In-Dy-Zn基氧化物、In-Ho-Zn基氧化物、In-Er-Zn基氧化物、In-Tm-Zn基氧化物、In-Yb-Zn基氧化物、In-Lu-Zn基氧化物、In-Sn-Ga-Zn基氧化物、In-Hf-Ga-Zn基氧化物、In-Al-Ga-Zn基氧化物、In-Sn-Al-Zn基氧化物、In-Sn-Hf-Zn基氧化物和In-Hf-Al-Zn基氧化物。
第一栅电极120设置在(例如，沿第三方向D3直接设置在)衬底100上。第一栅电极120可以例如在第三方向D3上延伸。
第一栅电极120可以设置在第一沟道图案110上。例如，第一栅电极120可以设置在第一沟道图案的第一侧表面110SW_1上。
第一沟道图案110可以包括在第三方向D3上彼此相邻的第一下沟道图案110和第一上沟道图案110。第一上沟道图案110和第一下沟道图案110可以是在第三方向D3上彼此相邻的任意两个第一沟道图案110。第一下沟道图案110在第三方向D3上与衬底100间隔开。第一上沟道图案110在第三方向D3上与第一下沟道图案110间隔开。第一栅电极120设置在第一下沟道图案110和第一上沟道图案110上。例如，第一下沟道图案110上的第一栅电极120直接连接到第一上沟道图案110上的第一栅电极120。
在一实施方式中，第一栅电极120可以包括，例如，金属、金属合金、导电的金属氮化物、导电的金属碳化物、导电的金属碳氮化物、金属硅化物、掺杂的半导体材料、导电的金属氧化物和导电的金属氮氧化物中的至少一种。
第一栅极绝缘膜130设置在第一栅电极120和第一沟道图案110之间(例如，沿第二方向D2)。第一栅极绝缘膜130可以设置在第一沟道图案的第一侧表面110SW_1上(例如，沿第二方向D2直接设置在其上)。
当第一沟道图案110包括在第三方向D3上彼此相邻的第一下沟道图案110和第一上沟道图案110时，第一下沟道图案110上的第一栅极绝缘膜130可以在第三方向D3上与第一上沟道图案110上的第一栅极绝缘膜130间隔开。然而，本公开的实施方式不一定限于此。例如，在一实施方式中，第一下沟道图案110上的第一栅极绝缘膜130可以连接到第一上沟道图案110上的第一栅极绝缘膜130。
在一实施方式中，第一栅极绝缘膜130可以包括硅氧化物、硅锗氧化物、锗氧化物、硅氮氧化物、硅氮化物或具有比硅氧化物高的介电常数的高介电常数材料。高介电常数材料可以包括例如硼氮化物、铪氧化物、铪硅氧化物、铝铪氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钛锶钡氧化物、钛钡氧化物、锶钛氧化物、钇氧化物、铝氧化物、钽铅钪氧化物或铅锌铌酸盐中的一种或更多种。
尽管第一栅极绝缘膜130显示为单层膜，但这仅是为了便于说明，且其不一定限于此。例如，在一实施方式中，第一栅极绝缘膜130可以包括多个膜。第一栅极绝缘膜130可以包括设置在第一沟道图案110和第一栅电极120之间的界面层以及高介电常数绝缘膜。
根据一些实施方式的半导体器件可以包括使用负电容器的NC(负电容)FET。例如，第一栅极绝缘膜130可以包括具有铁电性质的铁电材料膜和具有顺电性质的顺电材料膜。
铁电材料膜可以具有负电容，顺电材料膜可以具有正电容。例如，如果两个或更多个电容器串联连接，并且每个电容器的电容具有正值，则总电容从每个单独电容器的电容减小。另一方面，如果串联连接的两个或更多个电容器的电容中的至少一个具有负值，则总电容可以大于每个单独电容的绝对值，同时具有正值。
当具有负电容的铁电材料膜和具有正电容的顺电材料膜串联连接时，串联连接的铁电材料膜和顺电材料膜的总电容值可以增加。通过增加总电容值，包括铁电材料膜的晶体管在室温下可以具有低于60mV/decade的亚阈值摆幅(SS)。
铁电材料膜可以具有铁电特性。铁电材料膜可以包括例如铪氧化物、铪锆氧化物、钡锶钛氧化物、钡钛氧化物和铅锆钛氧化物中的至少一种。例如，在一实施方式中，铪锆氧化物可以是通过用锆(Zr)掺杂铪氧化物而获得的材料。作为另一示例，铪锆氧化物可以是铪(Hf)、锆(Zr)和氧(O)的化合物。
铁电材料膜可以进一步包括掺杂的掺杂剂。例如，掺杂剂可以包括铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)和锡(Sn)中的至少一种。包含在铁电材料膜中的掺杂剂的类型可以根据包含在铁电材料膜中的铁电材料的类型而变化。
在铁电材料膜包括铪氧化物的实施方式中，铁电材料膜中包括的掺杂剂可以包括例如钆(Gd)、硅(Si)、锆(Zr)、铝(Al)和钇(Y)中的至少一种。
在掺杂剂是铝(Al)的实施方式中，铁电材料膜可以包含约3至约8at％(原子％)的铝。这里，掺杂剂的比率可以是铝与铪和铝之和的比率。
在掺杂剂是硅(Si)的实施方式中，铁电材料膜可以包含在约2至约10at％范围内的硅。在掺杂剂是钇(Y)的实施方式中，铁电材料膜可以包括在约2至约10at％范围内的钇。在掺杂剂是钆(Gd)的实施方式中，铁电材料膜可以包括在约1至约7at％范围内的钆。在掺杂剂是锆(Zr)的实施方式中，铁电材料膜可以包括在约50至约80at％范围内的锆。
顺电材料膜可以具有顺电性质。顺电材料膜可以包括例如硅氧化物和具有高介电常数的金属氧化物中的至少一种。包含在顺电材料膜中的金属氧化物可以包括例如但不一定限于铪氧化物、锆氧化物和铝氧化物中的至少一种。
铁电材料膜和顺电材料膜可以包括相同的材料。铁电材料膜具有铁电特性，但是顺电材料膜可以不具有铁电特性。例如，当铁电材料膜和顺电材料膜包括铪氧化物时，包含在铁电材料膜中的铪氧化物的晶体结构不同于包含在顺电材料膜中的铪氧化物的晶体结构。
铁电材料膜的厚度可以具有有铁电性质的厚度。铁电材料膜的厚度可以是，例如，但不一定限于，约0.5至约10nm。由于展现铁电特性的临界厚度对于每种铁电材料可能不同，所以铁电材料膜的厚度可以根据铁电材料而不同。
作为示例，第一栅极绝缘膜130可以包括铁电材料膜。作为另一示例，第一栅极绝缘膜130可以包括彼此间隔开的多个铁电材料膜。第一栅极绝缘膜130可以具有堆叠的膜结构，其中多个铁电材料膜和多个顺电材料膜交替堆叠。
第一源/漏电极150设置在衬底100上(例如，沿第三方向D3直接设置在其上)。第一源/漏电极150可以例如在第三方向D3上延伸。
第一源/漏电极150可以设置在第一沟道图案110上。例如，第一源/漏电极150可以设置在第一沟道图案的第二侧表面110SW_2上(例如，沿第二方向D2直接设置在其上)。第一源/漏电极150可以直接接触第一沟道图案110。
第二源/漏电极250设置在衬底100上(例如，沿第三方向D3直接设置在)。第二源/漏电极250可以例如在第三方向D3上延伸。
第二源/漏电极250可以设置在第一沟道图案110上。例如，第二源/漏电极250可以设置在第一沟道图案的第一侧表面110SW_1上(例如，沿第二方向D2直接设置在其上)。第二源/漏电极250可以直接接触第一沟道图案110。
在一实施方式中，第一源/漏电极150和第二源/漏电极250可以各自包括例如金属、金属合金、导电的金属氮化物、导电的金属碳化物、导电的金属碳氮化物、金属硅化物、掺杂的半导体材料、导电的金属氧化物和导电的金属氮氧化物中的至少一种。
第一沟道图案110设置在第一源/漏电极150和第二源/漏电极250之间(例如，在第二方向D2上)。在第一沟道图案110包括在第三方向D3上彼此相邻的第一下沟道图案110和第一上沟道图案110的实施方式中，第一下沟道图案110和第一上沟道图案110设置在第一源/漏电极150和第二源/漏电极250之间(例如，在第二方向D2上)。
第一源/漏电极150可以在第二方向D2上与第一栅电极120间隔开。第一沟道图案110设置在第一源/漏电极150和第一栅电极120之间。第一源/漏电极150可以在第二方向D2上与第一栅电极120重叠。在本说明书中，除非另有说明，术语“重叠”包括部分重叠或完全重叠。
第二源/漏电极250可以在第一方向D1上与第一栅电极120间隔开。第二源/漏电极250可以在第一方向D1上与第一栅电极120重叠。第二源/漏电极250可以不在第二方向D2上与第一栅电极120重叠。在一实施方式中，第二源/漏电极250也可以不在第二方向D2上与第一源/漏电极150重叠。在第二源/漏电极250和第一栅电极120之间(例如，在第一方向D1上)没有设置第一沟道图案110。
在一实施方式中，第一源/漏电极150可以是源电极和漏电极当中的源电极。第一沟道图案110的与第一源/漏电极150直接接触的部分可以是晶体管的源极区。例如，在一实施方式中，第一源/漏电极150可以连接到电源线。第一源/漏电极150可以连接到例如但不一定限于接地电压线或正电压线。
在一实施方式中，第二源/漏电极250可为源电极和漏电极中的漏电极。第一沟道图案110的与第二源/漏电极250直接接触的部分可以是晶体管的漏极区。
第一源/漏电极150和第二源/漏电极250不设置在第一沟道图案110的同一侧表面上。第一源/漏电极150和第二源/漏电极250设置在第一沟道图案110的彼此相对(例如，在第二方向D2上)的侧表面上。例如，第一源/漏电极150和第二源/漏电极250设置在彼此对角相反的方向上，且第一沟道图案110插置在它们之间。由于从平面视角来看半导体器件的面积减小，所以半导体器件的集成度可以增加。
在第一源/漏电极150和第二源/漏电极250设置在第一沟道图案110的同一侧表面上的对比实施方式中，电流会集中在第一源/漏电极150的与第一栅电极120相邻的边缘区域。例如，第一源/漏电极150将电荷注入第一沟道图案110的面积小于第一源/漏电极150与第一沟道图案110直接接触的面积。因此，流经晶体管的沟道区的电流的大小减小。
在根据本公开的一实施方式的半导体器件中，第一栅电极120和第一源/漏电极150彼此面对，且第一沟道图案110插置在其间(例如，在第二方向D2上)。由于第一栅电极120面对第一源/漏电极150(其可以是源电极)，所以第一栅电极120可以改变与第一源/漏电极150重叠的第一沟道图案110中的电场。例如，第一栅电极120可以增加第一源/漏电极150将电荷注入第一沟道图案110中的面积。因此，流经晶体管的沟道区的电流的大小增加。因此，可以提高半导体器件的性能和可靠性。
内模制绝缘膜195(图2)可以设置于在第三方向D3上彼此相邻的第一沟道图案110之间。内模制绝缘膜195可以设置在衬底100和第一沟道图案110之间(例如，在第三方向DR3上)。
在一实施方式中，内模制绝缘膜195可以包括，例如，硅氮化物(SiN)、硅氮氧化物(SiON)、氧化硅(SiO2)、硅氮氧化物(SiOCN)、硅硼氮化物(SiBN)、硅氧硼氮化物(SiOBN)、硅碳氧化物(SiOC)及其组合中的至少一种。
外模制绝缘膜190设置在衬底100上。外模制绝缘膜190可以覆盖第一栅电极120的侧壁、第一源/漏电极150的侧壁和第二源/漏电极250的侧壁。
在一实施方式中，外模制绝缘膜190可以包括，例如，硅氧化物、硅氮化物、硅氮氧化物和低介电常数材料中的至少一种。低介电常数材料可以包括，例如但不一定限于，氟化原硅酸四乙酯(FTEOS)、氢倍半硅氧烷(HSQ)、双苯并环丁烯(BCB)、原硅酸四甲酯(TMOS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅氧烷(HMDS)、三(三甲基硅烷基)硼酸酯(TMSB)、二乙酰氧基二叔丁基硅氧烷(DADBS)、三(三甲基硅烷基)磷酸酯(TMSP)、聚四氟乙烯(PTFE)、TOSZ(Tonen SilaZen)、FSG(氟硅酸盐玻璃)、聚酰亚胺纳米泡沫诸如聚环氧丙烷、CDO(碳掺杂的硅氧化物)、OSG(有机硅酸盐玻璃)、SiLK、无定形氟化碳、二氧化硅气凝胶、二氧化硅干凝胶、中孔二氧化硅或其组合中的至少一种。
图4是用于说明根据一些实施方式的半导体器件的图。为了便于说明，说明将集中在与使用图1至图3说明的那些不同的点上，并且为了描述的经济性，可以省略对相同或相似元件的重复描述。
参照图4，在根据一些实施方式的半导体器件中，设置在每个第一沟道图案110上的第一栅电极120可以彼此分离(例如，在第三方向D3上)。
在第一沟道图案110包括在第三方向D3上彼此相邻的第一下沟道图案110和第一上沟道图案110的实施方式中，第一下沟道图案110上的第一栅电极120可以在第三方向D3上与第一上沟道图案110上的第一栅电极120间隔开。
与图4所示的实施方式不同，设置在每个第一沟道图案110上的第一源/漏电极150也可以在第三方向D3上间隔开。可选地，设置在每个第一沟道图案110上的第二源/漏电极250可以在第三方向D3上彼此间隔开。
图5至图8是用于说明根据一些实施方式的半导体器件的图。为了便于说明，说明将集中在与使用图1至图3说明的那些不同的点上，并且为了描述的经济性，可以省略对相同或相似元件的重复描述。
作为参考，图5是用于说明根据一些实施方式的半导体器件的透视图。图6是沿着图5的线C-C截取的截面图。图7和图8是沿着图5的线D-D截取并从上方观察的平面图。
参照图5至图7，根据一些实施方式的半导体器件可以进一步包括第二栅电极220。
第二栅电极220设置在衬底100上(例如，沿第三方向D3直接设置在其上)。第二栅电极220可以例如在第三方向D3上延伸。
第二栅电极220可以设置在第一沟道图案110上。例如，第二栅电极220可以设置在第一沟道图案的第二侧表面110SW_2上(例如，沿第二方向D2)。
第一沟道图案110设置在第一栅电极120和第二栅电极220之间。在第一沟道图案110包括在第三方向D3上相邻的第一下沟道图案110和第一上沟道图案110的实施方式中，第一下沟道图案110和第一上沟道图案110设置在第一栅电极120和第二栅电极220之间。
第二栅电极220连接(例如，电连接)到第一栅电极120。在一实施方式中，当晶体管运行时，施加到第一栅电极120的电压等于施加到第二栅电极220的电压。
作为示例，在一实施方式中，设置在第一栅电极120和第二栅电极220上的连接布线可以连接第一栅电极120和第二栅电极220。
作为图5和图8所示的另一示例，第一栅电极120和第二栅电极220可以通过连接栅电极120CP连接。连接栅电极120CP设置于在第三方向D3上相邻的第一沟道图案110之间。
在一实施方式中，第二栅电极220可以包括，例如，金属、金属合金、导电的金属氮化物、导电的金属碳化物、导电的金属碳氮化物、金属硅化物、掺杂的半导体材料、导电的金属氧化物和导电的金属氮氧化物中的至少一种。
第二栅极绝缘膜230设置在第二栅电极220和第一沟道图案110之间(例如，沿第二方向D2)。第二栅极绝缘膜230设置在第一沟道图案的第二侧表面110SW_2上(例如，沿第二方向D2直接设置在其上)。在一实施方式中，第二栅极绝缘膜230可以包括硅氧化物、硅氧化物-锗氧化物、锗氧化物、硅氮氧化物、硅氮化物或具有比硅氧化物更高的介电常数的高介电常数材料。
第一源/漏电极150可以在第一方向D1上与第二栅电极220间隔开。第一源/漏电极150可以在第一方向D1上与第二栅电极220重叠。第一源/漏电极150可以不在第二方向D2上与第二栅电极220重叠。没有第一沟道图案110设置在第一源/漏电极150和第二栅电极220之间(例如，在第一方向D1上)。
第二源/漏电极250可以在第二方向D2上与第二栅电极220间隔开。第一沟道图案110设置在第二源/漏电极250和第二栅电极220之间(例如，在第二方向D2上)。第二源/漏电极250可以在第二方向D2上与第二栅电极220重叠。
第二栅电极220面对作为漏电极的第二源/漏电极250，从而可以减小半导体器件的漏电流。因此，可以提高半导体器件的性能和可靠性。
图9是用于说明根据一些实施方式的半导体器件的图。为了便于说明，说明将集中在与使用图1至图3说明的那些不同的点上，并且为了描述的经济性，可以省略对相同或相似元件的重复描述。
参照图9，在根据一些实施方式的半导体器件中，第一栅电极120和第二源/漏电极250可以设置于在第三方向D3上相邻的第一沟道图案110之间。第一栅电极120和第二源/漏电极250可以设置在第一沟道图案的上侧110US和相邻的第一沟道图案的下侧110BS之间，上侧110US和下侧110BS在第三方向D3上彼此面对。
第一源/漏电极150可以设置于在第三方向D3上相邻的第一沟道图案110之间。第一源/漏电极150可以设置在第一沟道图案的上侧110US和相邻的第一沟道图案的下侧110BS之间，上侧110US和下侧110BS在第三方向D3上彼此面对。
第一沟道图案110可以包括在第三方向D3上彼此相邻的第一下沟道图案110_2和第一上沟道图案110_1。第一下沟道图案110_2的上侧110US面对第一上沟道图案110_1的下侧110BS。
第一栅电极120和第二源/漏电极250可以设置在第一下沟道图案110_2的上侧110US上。第一栅电极120和第二源/漏电极250可以各自在第二方向D2上延伸。
第一源/漏电极150可以设置在第一下沟道图案110_2的下侧110BS上。第一源/漏电极150可以设置在第一上沟道图案110_1的上侧110US上。第一源/漏电极150可以在第二方向D2上延伸。
第一源/漏电极150可以在第三方向D3上与第一栅电极120间隔开。在一实施方式中，第一栅电极120可以在第三方向D3上与第一上沟道图案110_1的上侧110US上的第一源/漏电极150重叠。第一栅电极120可以在第三方向D3上与第一下沟道图案110_2的下侧110BS上的第一源/漏电极150重叠。
第一下沟道图案110_2设置在第一源/漏电极150和第一栅电极120之间(例如，在第三方向D3上)。第一上沟道图案110_1设置在第一源/漏电极150和第一栅电极120之间(例如，在第三方向D3上)。
第二源/漏电极250可以在第一方向D1上与第一栅电极120间隔开。第二源/漏电极250可以在第一方向D1上与第一栅电极120重叠。第二源/漏电极250可以不在第三方向D3上与第一栅电极120重叠。没有第一沟道图案110设置在第二源/漏电极250和第一栅电极120之间(例如，在第一方向D1上)。
第一上沟道图案110_1可以设置在第一栅电极120和第二源/漏电极250上(例如，在第三方向D3上)。第一栅电极120和第二源/漏电极250可以设置在第一下沟道图案110_2的上侧110US和第一上沟道图案110_1的下侧110BS之间(例如，在第三方向D3上)。
第一栅极绝缘膜130设置在第一下沟道图案110_2和第一栅电极120之间(例如，在第三方向D3上)，以及第一上沟道图案110_1和第一栅电极120之间(例如，在第三方向D3上)。
图10是用于说明根据一些实施方式的半导体器件的图。为了便于说明，说明将集中在与使用图9说明的那些不同的点上，并且为了描述的经济性，可以省略相同或相似元件的重复描述。
参照图10，根据一些实施方式的半导体器件可以进一步包括设置于在第三方向D3上彼此相邻的第一沟道图案110之间的第二栅电极220。
第二栅电极220可以在第一方向D1上与第一源/漏电极150间隔开。第二栅电极220可以在第一方向D1上与第一源/漏电极150重叠。
第二栅电极220可以在第三方向D3上与第二源/漏电极250间隔开。第二栅电极220可以在第三方向D3上与第二源/漏电极250重叠。
第二栅电极220和第一源/漏电极150可以设置于在第三方向D3上彼此相邻的第一沟道图案110之间。第二栅电极220和第一源/漏电极150可以设置在第一沟道图案的上侧110US和相邻的第一沟道图案的下侧110BS之间，上侧110US和下侧110BS在第三方向D3上彼此面对。第二栅电极220连接到第一栅电极120。
图11至图13是用于说明根据一些实施方式的半导体器件的图。为了便于说明，说明将集中在与使用图1至图3说明的那些不同的点上，并且为了描述的经济性，可以省略对相同或相似元件的重复描述。
作为参考，图11是用于说明根据一些实施方式的半导体器件的透视图。图12是沿着图11的线E-E截取的截面图。图13是沿着图11的线F-F截取并从上方观察的平面图。
参照图11至图13，根据一些实施方式的半导体器件可以进一步包括第二栅电极220和第三源/漏电极350。
第二栅电极220设置在衬底100上(例如，沿第三方向D3直接设置在其上)。第二栅电极220可以例如在第三方向D3上延伸。
第二栅电极220可以设置在第一沟道图案110上。例如，第二栅电极220可以设置在第一沟道图案的第一侧表面110SW_1上(例如，在第二方向D2上)。
第二栅电极220可以在第一方向D1上与第二源/漏电极250间隔开。第二栅电极220可以在第一方向D1上与第二源/漏电极250重叠。
第一栅电极120、第二栅电极220和第二源/漏电极250可以设置在第一沟道图案的第一侧表面110SW_1上。第二源/漏电极250设置在第一栅电极120和第二栅电极220之间(例如，沿第一方向D1)。第二栅电极220可以连接到第一栅电极120。
在一实施方式中，第二栅电极220可以包括，例如，金属、金属合金、导电的金属氮化物、导电的金属碳化物、导电的金属碳氮化物、金属硅化物、掺杂的半导体材料、导电的金属氧化物和导电的金属氮氧化物中的至少一种。
第二栅极绝缘膜230设置在第二栅电极220和第一沟道图案110之间(例如，沿第二方向D2)。
第三源/漏电极350设置在衬底100上(例如，沿第三方向D3直接设置在其上)。第三源/漏电极350可以例如在第三方向D3上延伸。
第三源/漏电极350可以设置在第一沟道图案110上。例如，第三源/漏电极350可以设置在第一沟道图案的第二侧表面110SW_2上(例如，在第二方向D2上)。第三源/漏电极350可以直接接触第一沟道图案110。
第三源/漏电极350可以在第一方向D1上与第一源/漏电极150间隔开。第三源/漏电极350可以在第一方向D1上与第一源/漏电极150重叠。
在一实施方式中，第三源/漏电极350可以包括，例如，金属、金属合金、导电的金属氮化物、导电的金属碳化物、导电的金属碳氮化物、金属硅化物、掺杂的半导体材料、导电的金属氧化物和导电的金属氮氧化物中的至少一种。
第三源/漏电极350可以在第二方向D2上与第二栅电极220间隔开。第一沟道图案110设置在第三源/漏电极350和第二栅电极220之间(例如，在第二方向D2上)。第三源/漏电极350可以在第二方向D2上与第二栅电极220重叠。
在一实施方式中，第三源/漏电极350可以是源电极和漏电极当中的源电极。例如，第三源/漏电极350可以连接到电源线。
例如，第一栅电极120可以是PMOS的栅电极，第二栅电极220可以是NMOS的栅电极。作为另一示例，第一栅电极120可以是NMOS的栅电极，第二栅电极220可以是PMOS的栅电极。在下文，为了便于说明，将描述第一栅电极120是PMOS的栅电极，第二栅电极220是NMOS的栅电极。
在空穴可以被注入沟道区中的栅极电压区段中，空穴可以在第一沟道图案110中移动。在这样的栅极电压区段中，第一栅电极120可以用作PMOS的栅极，第二栅电极220可以用作NMOS的栅极。
图14至图16是用于说明根据一些实施方式的半导体器件的图。为了便于说明，说明将集中在与使用图1至图3说明的那些不同的点上，并且为了描述的经济性，可以省略对相同或相似元件的重复描述。
作为参考，图14是用于说明根据一些实施方式的半导体器件的透视图。图15是沿着图14的线G-G截取的截面图。图16是沿着图14的线H-H截取并从上方观察的平面图。
参照图14至图16，根据一些实施方式的半导体器件可以进一步包括第二沟道图案210和第三源/漏电极350。
多个第二沟道图案210可以设置在衬底100上。第二沟道图案210可以在第三方向D3上与衬底100间隔开。每个第二沟道图案210可以在第一方向D1上延伸。
在一实施方式中，第二沟道图案210可以在第二方向D2上与第一沟道图案110间隔开。第二沟道图案210可以设置在与第一沟道图案110的高度相对应的高度处。例如，第一和第二沟道图案110、210可以是共面的(例如，在第三方向D3上)。
多个第二沟道图案210可以在第三方向D3上顺序设置。每个第二沟道图案210可以在第三方向D3上间隔开。
第二沟道图案210可以包括上侧210US和下侧210BS。第二沟道图案的上侧210US是在第三方向D3上与第二沟道图案的下侧210BS相对的表面。第二沟道图案的下侧210BS可以面对衬底100。
第二沟道图案210可以包括第一侧表面210SW_1和第二侧表面210SW_2。第二沟道图案的第一侧表面210SW_1是在第二方向D2上与第二沟道图案的第二侧表面210SW_2相对的表面。第二沟道图案的第一侧表面210SW_1面对第一沟道图案的第一侧表面110SW_1。
第二沟道图案210包括半导体材料。作为示例，第二沟道图案210可以包括作为元素半导体材料的硅或锗。作为另一示例，第二沟道图案210可以包括化合物半导体材料、二维材料(2D材料)和金属氧化物中的一种。
第一栅电极120设置在第一沟道图案110和第二沟道图案210之间(例如，在第二方向D2上)。第一栅电极120设置在第二沟道图案的第一侧表面210SW_1上(例如，在第二方向D2上)。第一栅电极120设置在第一沟道图案的第一侧表面110SW_1和第二沟道图案的第一侧表面210SW_1之间(例如，在第二方向D2上)。
第三栅极绝缘膜330设置在第一栅电极120和第二沟道图案210之间(例如，在第二方向D2上)。第三栅极绝缘膜330设置在第二沟道图案的第一侧表面210SW_1上(例如，沿第二方向D2直接设置在其上)。在一实施方式中，第三栅极绝缘膜330可以包括硅氧化物、硅锗氧化物、锗氧化物、硅氮氧化物、硅氮化物或具有比硅氧化物更高的介电常数的高介电常数材料。
第二源/漏电极250设置在第一沟道图案110和第二沟道图案210之间(例如，在第二方向D2上)。第二源/漏电极250设置在第一沟道图案的第一侧表面110SW_1和第二沟道图案的第一侧表面210SW_1之间。第二源/漏电极250可以直接接触第二沟道图案210。
第三源/漏电极350设置在衬底100上。第三源/漏电极350可以例如在第三方向D3上延伸。
第三源/漏电极350可以设置在第二沟道图案210上(例如，沿第二方向D2直接设置在其上)。例如，第三源/漏电极350可以设置在第二沟道图案的第二侧表面210SW_2上。第三源/漏电极350可以直接接触第二沟道图案210。
第三源/漏电极350可以在第二方向D2上与第一栅电极120间隔开。第二沟道图案210设置在第三源/漏电极350和第一栅电极120之间(例如，在第二方向D2上)。第三源/漏电极350可以在第二方向D2上与第一栅电极120重叠。第三源/漏电极350可以在第二方向D2上与第一源/漏电极150重叠。第三源/漏电极350可以不在第二方向D2上与第二源/漏电极250重叠。
在一实施方式中，第一源/漏电极150和第三源/漏电极350可以是源电极和漏电极当中的源电极。第二源/漏电极250可以是源电极和漏电极当中的漏电极。
作为示例，第一沟道图案110可以用作PMOS的沟道区，第二沟道图案210可以用作NMOS的沟道区。作为另一示例，第一栅电极120可以是NMOS的栅电极，第二栅电极220可以是PMOS的栅电极。
图17是用于说明根据一些实施方式的半导体器件的图。为了便于说明，说明将集中在与使用图9说明的那些不同的点上，并且为了描述的经济性，可以省略相同或相似元件的重复描述。
参照图17，根据一些实施方式的半导体器件可以进一步包括第二栅电极220和第三源/漏电极350。
第二栅电极220可以设置在第一沟道图案的上侧110US和第一沟道图案的下侧110BS之间，上侧110US和下侧110BS在第三方向D3上彼此面对。第一栅电极120、第二栅电极220和第二源/漏电极250可以设置于在第三方向D3上彼此相邻的第一沟道图案110之间。第二栅电极220可以在第一方向D1上与第二源/漏电极250间隔开。第二源/漏电极250可以设置在第一栅电极120和第二栅电极220之间(例如，在第一方向D1上)。
第三源/漏电极350可以设置在第一沟道图案的上侧110US和第一沟道图案的下侧110BS之间，上侧110US和下侧110BS在第三方向D3上彼此面对。第一源/漏电极150和第三源/漏电极350可以设置于在第三方向D3上彼此相邻的第一沟道图案110之间。第三源/漏电极350可以在第三方向D3上与第二栅电极220重叠。
第一栅电极120和第二栅电极220中的一个可以是PMOS的栅电极，其另一个可以是NMOS的栅电极。
图18是用于说明根据一些实施方式的半导体器件的图。为了便于说明，说明将集中在与使用图14至图16说明的那些不同的点上，并且为了描述的经济性，可以省略相同或相似元件的重复描述。
参照图18，在根据一些实施方式的半导体器件中，第一沟道图案110和第二沟道图案210可以交替地设置在衬底100上(例如，在第三方向D3上)。
第一栅电极120和第二源/漏电极250可以设置在第一沟道图案的下侧110BS和第二沟道图案的上侧210US之间(例如，在第三方向D3上)。第一源/漏电极150可以设置在第一沟道图案的上侧110US上(例如，沿第三方向D3直接设置在其上)。第三源/漏电极350可以设置在第二沟道图案的下侧210BS上(例如，沿第三方向D3直接设置在其上)。
第一源/漏电极150和第三源/漏电极350可以在第三方向D3上与第一栅电极120重叠。第一源/漏电极150和第三源/漏电极350可以不在第三方向D3上与第二源/漏电极250重叠。
图19至图26是用于说明根据一些实施方式的半导体器件的制造方法的中间步骤图。作为参考，图19至图26可以是使用图5至图8描述的用于制造半导体器件的方法。
参照图19，可以在衬底100上(例如，在第三方向D3上)交替堆叠牺牲模制膜111L和沟道膜110L。
沟道膜110L可以包括，例如，半导体材料。作为示例，牺牲模制膜111L可以包括绝缘材料。沟道膜110L可以包括二维材料(2D材料)或金属氧化物。作为另一示例，沟道膜110L和牺牲模制膜111L可以各自包括半导体材料。包括在沟道膜110L中的半导体材料可以相对于包括在牺牲模制膜111L中的半导体材料具有蚀刻选择性。例如，在一实施方式中，沟道膜110L可以包括硅，并且牺牲模制膜111L可以包括但不一定限于硅锗。
参照图20，可以通过蚀刻工艺图案化牺牲模制膜111L和沟道膜110L。
通过图案化沟道膜110L，可以在衬底100上形成第一沟道图案110。
作为示例，牺牲模制膜111L可以包括绝缘材料。可以通过图案化牺牲模制膜111L在衬底100上形成内模制绝缘膜195。
作为另一示例，牺牲模制膜111L可以包括半导体材料。牺牲模制膜111L可以被图案化。然后，可以去除图案化的牺牲模制膜111L，以在第三方向D3上相邻的第一沟道图案110之间形成模制凹槽。模制凹槽可以填充有绝缘材料。因此，可以形成内模制绝缘膜195。
参照图21，可以在衬底100上形成外模制绝缘膜190。
外模制绝缘膜190可以覆盖内模制绝缘膜195的侧表面和第一沟道图案110的侧表面。
参照图21和图22，可以去除外模制绝缘膜190的一部分以形成第一源极/漏极沟槽150T和第二源极/漏极沟槽250T。
第一源极/漏极沟槽150T和第二源极/漏极沟槽250T可以暴露内模制绝缘膜195的侧表面(例如，横向侧表面)和第一沟道图案110的侧表面(例如，横向侧表面)。
参照图22和图23，第一源/漏电极150形成在第一源极/漏极沟槽150T内。第一源/漏电极150填充第一源极/漏极沟槽150T。
第二源/漏电极250形成在第二源极/漏极沟槽250T内。第二源/漏电极250填充第二源/漏沟槽250T。
参照图24，可以去除外模制绝缘膜190的一部分以形成第一栅极沟槽120T和第二栅极沟槽220T。
第一栅极沟槽120T和第二栅极沟槽220T可以暴露内模制绝缘膜195的侧表面和第一沟道图案110的侧表面。
参照图25，第一栅极绝缘膜130形成在由第一栅极沟槽120T暴露的第一沟道图案110上(例如，沿第二方向D2直接形成在其上)。
第二栅极绝缘膜230形成在由第二栅极沟槽220T暴露的第一沟道图案110上(例如，沿第二方向D2直接形成在其上)。
参照图25和图26，第一栅电极120形成在第一栅极沟槽120T内。第一栅电极120填充第一栅极沟槽120T。第一栅电极120形成在第一栅极绝缘膜130上(例如，沿第二方向D2直接形成在其上)。
第二栅电极220形成在第二栅极沟槽220T内。第二栅电极220填充第二栅极沟槽220T。第二栅电极220形成在第二栅极绝缘膜230上(例如，沿第二方向D2直接形成在其上)。
在总结详细说明时，本领域技术人员应理解，可以对所描述的非限制性实施方式进行多种变更和修改，而不会实质上背离本发明构思的原则。因此，本发明构思的所描述的实施方式仅在一般性和描述性的意义上使用，而不是为了限制目的。
本申请要求2022年9月13日在韩国知识产权局提交的第10-2022-0114692号韩国专利申请的优先权，该申请的公开内容通过引用整体合并于此。

Claims (20)

1.一种半导体器件，包括：
衬底；
设置在所述衬底上的第一沟道图案，所述第一沟道图案包括在第一方向上彼此相对的第一侧和第二侧；
设置在所述第一沟道图案的所述第一侧上的第一栅电极；
设置在所述第一沟道图案的所述第一侧上的第一源/漏电极；以及
设置在所述第一沟道图案的所述第二侧上的第二源/漏电极，
其中所述第一栅电极在所述第一方向上与所述第二源/漏电极重叠。
2.根据权利要求1所述的半导体器件，进一步包括：
设置在所述第一沟道图案的所述第二侧上的第二栅电极。
3.根据权利要求2所述的半导体器件，
其中所述第一栅电极连接到所述第二栅电极。
4.根据权利要求2所述的半导体器件，
其中所述第二栅电极在所述第一方向上与所述第一源/漏电极重叠。
5.根据权利要求1所述的半导体器件，进一步包括：
设置在所述第一沟道图案的所述第一侧上的第二栅电极，
其中所述第一源/漏电极在与所述第一方向交叉的第二方向上设置在所述第一栅电极和所述第二栅电极之间。
6.根据权利要求5所述的半导体器件，进一步包括：
设置在所述第一沟道图案的所述第二侧上的第三源/漏电极，
其中所述第三源/漏电极在所述第一方向上与所述第二栅电极重叠。
7.根据权利要求1所述的半导体器件，进一步包括：
设置在所述衬底上的第二沟道图案，所述第二沟道图案包括在所述第一方向上彼此相对的第三侧和第四侧；以及
设置在所述第二沟道图案的所述第四侧上的第三源/漏电极，
其中所述第二沟道图案的所述第三侧面对所述第一沟道图案的所述第一侧，以及
所述第一栅电极和所述第一源/漏电极在所述第一方向上设置在所述第一沟道图案和所述第二沟道图案之间。
8.根据权利要求7所述的半导体器件，
其中所述第一栅电极在所述第一方向上与所述第三源/漏电极重叠。
9.根据权利要求1所述的半导体器件，
其中所述第二源/漏电极连接到电源线。
10.根据权利要求1所述的半导体器件，
其中所述第一沟道图案在垂直于所述第一方向的第二方向上与所述衬底间隔开。
11.根据权利要求1所述的半导体器件，
其中所述第一沟道图案在所述第一方向上与所述衬底间隔开。
12.一种半导体器件，包括：
衬底；
设置在所述衬底上的第一源/漏电极，所述第一源/漏电极在第一方向上延伸；
设置在所述衬底上的第二源/漏电极，所述第二源/漏电极在所述第一方向上延伸；
第一沟道图案，在所述第一方向上与所述衬底间隔开，所述第一沟道图案设置在所述第一源/漏电极和所述第二源/漏电极之间；
第二沟道图案，在所述第一方向上与所述第一沟道图案间隔开，所述第二沟道图案设置在所述第一源/漏电极和所述第二源/漏电极之间；以及
第一栅电极，设置在所述第一沟道图案和所述第二沟道图案上并在所述第一方向上延伸，所述第一栅电极在与所述第一方向交叉的第二方向上与所述第一源/漏电极间隔开，并在所述第二方向上与所述第一源/漏电极重叠，
其中，所述第二源/漏电极在与所述第一方向和所述第二方向交叉的第三方向上与所述第一栅电极间隔开，并在所述第三方向上与所述第一栅电极重叠。
13.根据权利要求12所述的半导体器件，进一步包括：
设置在所述第一沟道图案和所述第二沟道图案上并在所述第一方向上延伸的第二栅电极，
其中，所述第二栅电极在所述第二方向上与所述第二源/漏电极间隔开，并且在所述第二方向上与所述第二源/漏电极重叠，以及
所述第二栅电极在所述第三方向上与所述第一源/漏电极间隔开，并且在所述第三方向上与所述第一源/漏电极重叠。
14.根据权利要求13所述的半导体器件，
其中所述第一栅电极连接到所述第二栅电极。
15.根据权利要求12所述的半导体器件，进一步包括：
设置在所述第一沟道图案上的第二栅电极，所述第二栅电极在所述第三方向上与所述第二源/漏电极间隔开；以及
第三源/漏电极，设置在所述第一沟道图案上，所述第三源/漏电极在所述第二方向上与所述第二栅电极间隔开，并在所述第二方向上与所述第二栅电极重叠，
其中所述第二源/漏电极设置在所述第一栅电极和所述第二栅电极之间。
16.根据权利要求12所述的半导体器件，进一步包括：
在所述第二方向上与所述第一沟道图案间隔开的第三沟道图案；以及
设置在所述第三沟道图案上的第三源/漏电极，
其中所述第三沟道图案设置在所述第一栅电极和所述第三源/漏电极之间，以及
所述第三源/漏电极在所述第二方向上与所述第一栅电极和所述第一源/漏电极重叠。
17.根据权利要求16所述的半导体器件，其中：
所述第二源/漏电极设置在所述第一沟道图案和所述第三沟道图案之间；以及
所述第二源/漏电极在所述第二方向上不与所述第一源/漏电极和所述第三源/漏电极重叠。
18.一种半导体器件，包括：
衬底；
第一沟道图案，与所述衬底间隔开，所述第一沟道图案包括在第一方向上彼此相对的上侧和下侧，所述第一沟道图案的所述下侧面对所述衬底；
设置在第一沟道图案的所述上侧上的第一栅电极；
第一源/漏电极，设置在所述第一沟道图案的所述上侧上，并在垂直于所述第一方向的第二方向上与所述第一栅电极间隔开；
第二源/漏电极，设置在所述第一沟道图案的所述下侧上，并在所述第一方向上与所述第一栅电极重叠；
设置在所述第一栅电极和所述第一源/漏电极上的第二沟道图案，所述第二沟道图案包括在所述第一方向上彼此间隔开的上侧和下侧，所述第二沟道图案的所述下侧面对所述第一沟道图案的所述上侧；以及
第三源/漏电极，设置在所述第二沟道图案的所述上侧上，并在所述第一方向上与所述第一栅电极重叠。
19.根据权利要求18所述的半导体器件，进一步包括：
第二栅电极，设置在所述第二沟道图案的所述上侧上，并在所述第二方向上与所述第三源/漏电极间隔开，
其中所述第二栅电极在所述第一方向上与所述第一源/漏电极重叠，以及
所述第二栅电极连接到所述第一栅电极。
20.根据权利要求18所述的半导体器件，进一步包括：
第二栅电极，设置在所述第一沟道图案的所述上侧和所述第二沟道图案的所述下侧之间，所述第二栅电极在所述第二方向上与所述第一源/漏电极间隔开，
其中所述第一源/漏电极设置在所述第一栅电极和所述第二栅电极之间。
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