JP3248791B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、ＩＣ、ＬＳＩ等の半
導体装置に関するものである。
導体装置に関するものである。
【０００２】
【従来の技術】図５に従来の半導体装置の構成を示す。
図５(a)は、一般にＣＭＯＳインバータと呼ばれるスイ
ッチ素子の断面を模式的に示した図であり、同図におい
て、１は電子回路が形成されるｐ型半導体基板、２はｐ
型半導体基板１に形成されたｎ型不純物領域、３ａ、３
ｂはｎ型不純物領域２に形成された高濃度ｐ型不純物領
域、４ａ、４ｂはｐ型半導体基板１に形成された高濃度
ｎ型不純物領域、５はゲート電極６ａ、６ｂとｐ型半導
体基板１とを絶縁するためのＳｉＯ2等のゲート絶縁
膜、６ａ、６ｂはゲート絶縁膜５上に形成されたゲート
電極である。
図５(a)は、一般にＣＭＯＳインバータと呼ばれるスイ
ッチ素子の断面を模式的に示した図であり、同図におい
て、１は電子回路が形成されるｐ型半導体基板、２はｐ
型半導体基板１に形成されたｎ型不純物領域、３ａ、３
ｂはｎ型不純物領域２に形成された高濃度ｐ型不純物領
域、４ａ、４ｂはｐ型半導体基板１に形成された高濃度
ｎ型不純物領域、５はゲート電極６ａ、６ｂとｐ型半導
体基板１とを絶縁するためのＳｉＯ2等のゲート絶縁
膜、６ａ、６ｂはゲート絶縁膜５上に形成されたゲート
電極である。
【０００３】ここで、ｎ型不純物領域２、高濃度ｐ型不
純物領域３ａ、３ｂ、ゲート電極６ａは、ｐ型ＭＯＳＦ
ＥＴ（Metal Oxide Semiconductor Field Effect Trans
istor）を構成する。一方、半導体基板１、高濃度ｎ型
不純物領域４ａ、４ｂ、ゲート電極６ａは、ｎ型ＭＯＳ
ＦＥＴを構成する。７はｐ型ＭＯＳＦＥＴ及びｎ型ＭＯ
ＳＦＥＴのゲート電極６ａ、６ｂに接続され、それらに
対し共通の電圧を加えるためのゲート配線、８はｐ型Ｍ
ＯＳＦＥＴのドレイン電極（高濃度ｐ型不純物領域３
ａ）及びｎ型ＭＯＳＦＥＴのドレイン電極（高濃度ｎ型
不純物領域４ａ）とに接続され、これらから出力を取り
出すための出力配線、９、１０は、それぞれｐ型ＭＯＳ
ＦＥＴのソース電極（高濃度ｐ型不純物領域３ｂ）、ｎ
型ＭＯＳＦＥＴのソース電極（高濃度ｎ型不純物領域４
ｂ）に電源を供給するための電源配線である。また、図
５(b)は従来の半導体装置の平面図を示す。簡単のた
め、同図において配線７〜１０の表示を省略している。
純物領域３ａ、３ｂ、ゲート電極６ａは、ｐ型ＭＯＳＦ
ＥＴ（Metal Oxide Semiconductor Field Effect Trans
istor）を構成する。一方、半導体基板１、高濃度ｎ型
不純物領域４ａ、４ｂ、ゲート電極６ａは、ｎ型ＭＯＳ
ＦＥＴを構成する。７はｐ型ＭＯＳＦＥＴ及びｎ型ＭＯ
ＳＦＥＴのゲート電極６ａ、６ｂに接続され、それらに
対し共通の電圧を加えるためのゲート配線、８はｐ型Ｍ
ＯＳＦＥＴのドレイン電極（高濃度ｐ型不純物領域３
ａ）及びｎ型ＭＯＳＦＥＴのドレイン電極（高濃度ｎ型
不純物領域４ａ）とに接続され、これらから出力を取り
出すための出力配線、９、１０は、それぞれｐ型ＭＯＳ
ＦＥＴのソース電極（高濃度ｐ型不純物領域３ｂ）、ｎ
型ＭＯＳＦＥＴのソース電極（高濃度ｎ型不純物領域４
ｂ）に電源を供給するための電源配線である。また、図
５(b)は従来の半導体装置の平面図を示す。簡単のた
め、同図において配線７〜１０の表示を省略している。
【０００４】以下、図５にもとづいて、従来の半導体装
置の動作について説明する。図５のｐ型ＭＯＳＦＥＴと
ｎ型ＭＯＳＦＥＴとから構成されるＣＭＯＳ回路におい
て、ｐ型半導体基板１の電源配線１０を接地（０Ｖ）
し、電源配線９に電源電圧（例えば５Ｖ）を与える。そ
して、ゲート配線７に０Ｖを与えると、ｎ型ＭＯＳＦＥ
ＴがＯＦＦになり、ｐ型ＭＯＳＦＥＴがＯＮになる。し
たがって、出力配線８には、電源配線９と同じ電源電圧
（５Ｖ）が出力される。
置の動作について説明する。図５のｐ型ＭＯＳＦＥＴと
ｎ型ＭＯＳＦＥＴとから構成されるＣＭＯＳ回路におい
て、ｐ型半導体基板１の電源配線１０を接地（０Ｖ）
し、電源配線９に電源電圧（例えば５Ｖ）を与える。そ
して、ゲート配線７に０Ｖを与えると、ｎ型ＭＯＳＦＥ
ＴがＯＦＦになり、ｐ型ＭＯＳＦＥＴがＯＮになる。し
たがって、出力配線８には、電源配線９と同じ電源電圧
（５Ｖ）が出力される。
【０００５】一方、ゲート配線７に５Ｖを与えると、上
記の場合とは逆に、ｎ型ＭＯＳＦＥＴがＯＮになり、ｐ
型ＭＯＳＦＥＴがＯＦＦになり、出力配線には、電源配
線１０と同じ接地電圧（０Ｖ）が出力される。
記の場合とは逆に、ｎ型ＭＯＳＦＥＴがＯＮになり、ｐ
型ＭＯＳＦＥＴがＯＦＦになり、出力配線には、電源配
線１０と同じ接地電圧（０Ｖ）が出力される。
【０００６】ところで、ＣＭＯＳ型回路において、トラ
ンジスタを流れる電流は、出力が変化しない場合、ほと
んど流れず、主に出力が変化する場合に流れる。すなわ
ち、ゲート配線７が０Ｖになったとき、ｐ型ＭＯＳＦＥ
Ｔを通して出力電流が流れ、他方、ゲート配線７が５Ｖ
になったとき、ｎ型ＭＯＳＦＥＴを通して出力電流が流
れる。
ンジスタを流れる電流は、出力が変化しない場合、ほと
んど流れず、主に出力が変化する場合に流れる。すなわ
ち、ゲート配線７が０Ｖになったとき、ｐ型ＭＯＳＦＥ
Ｔを通して出力電流が流れ、他方、ゲート配線７が５Ｖ
になったとき、ｎ型ＭＯＳＦＥＴを通して出力電流が流
れる。
【０００７】以上のように、図４のＣＭＯＳ構造による
素子は、入力と逆極性の信号を出力するインバータ回路
となっている。
素子は、入力と逆極性の信号を出力するインバータ回路
となっている。
【０００８】
【発明が解決しようとする課題】従来の半導体装置は、
以上のように構成されており、スイッチングの際に、ｐ
型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴに同じ電流を流さな
ければならない。しかし、ｐ型ＭＯＳＦＥＴのキャリア
である正孔は、ｎ型ＭＯＳＦＥＴのキャリアである電子
より移動度が小さく、それらの動作速度は同一でなく、
電流密度に差が生じる。そこで、図５(b)に示すよう
に、ｐ型ＭＯＳＦＥＴのドレイン電極３ａ、ソース電極
３ｂ、ゲート電極６ｂの面積を、ｎ型ＭＯＳＦＥＴのド
レイン電極４ａ、ソース電極４ｂ、ゲート電極６ａの面
積よりもその移動度の比に対応して大きくすることによ
り、電流をほぼ同じにし、スイッチング速度を同等にし
ていた。しかし、このための大面積の電極は、半導体装
置の集積度の向上の障害となっていた。
以上のように構成されており、スイッチングの際に、ｐ
型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴに同じ電流を流さな
ければならない。しかし、ｐ型ＭＯＳＦＥＴのキャリア
である正孔は、ｎ型ＭＯＳＦＥＴのキャリアである電子
より移動度が小さく、それらの動作速度は同一でなく、
電流密度に差が生じる。そこで、図５(b)に示すよう
に、ｐ型ＭＯＳＦＥＴのドレイン電極３ａ、ソース電極
３ｂ、ゲート電極６ｂの面積を、ｎ型ＭＯＳＦＥＴのド
レイン電極４ａ、ソース電極４ｂ、ゲート電極６ａの面
積よりもその移動度の比に対応して大きくすることによ
り、電流をほぼ同じにし、スイッチング速度を同等にし
ていた。しかし、このための大面積の電極は、半導体装
置の集積度の向上の障害となっていた。
【０００９】この発明は、上記のような問題点を解決す
るためになされたもので、内部回路を構成する一方のト
ランジスタの電極の面積を大きくすることなくスイッチ
ング速度を同等とし、集積度を高くできる半導体装置を
得ることを目的としている。
るためになされたもので、内部回路を構成する一方のト
ランジスタの電極の面積を大きくすることなくスイッチ
ング速度を同等とし、集積度を高くできる半導体装置を
得ることを目的としている。
【００１０】
【課題を解決するための手段】この発明に係る半導体装
置は、第１導電型の半導体基板上に設けた第２導電型の
ＭＯＳ型トランジスタと、上記ＭＯＳ型トランジスタを
設けた上記第１導電型の半導体基板の第１の面上に、第
１の電極を設けるとともに、上記第１の面と対向する上
記半導体基板の第２の面上に上記第１の電極と対向する
第２の電極を設けた第１導電型のＭＯＳ型接合型電界効
果トランジスタとを備えたものである。また、上記第１
の電極は、ＭＯＳ型トランジスタの電極と略同一の平面
積を有するものである。
置は、第１導電型の半導体基板上に設けた第２導電型の
ＭＯＳ型トランジスタと、上記ＭＯＳ型トランジスタを
設けた上記第１導電型の半導体基板の第１の面上に、第
１の電極を設けるとともに、上記第１の面と対向する上
記半導体基板の第２の面上に上記第１の電極と対向する
第２の電極を設けた第１導電型のＭＯＳ型接合型電界効
果トランジスタとを備えたものである。また、上記第１
の電極は、ＭＯＳ型トランジスタの電極と略同一の平面
積を有するものである。
【００１１】また、この発明に係る半導体装置は、第１
導電型の半導体基板上に設けたＭＯＳ型トランジスタ
と、上記ＭＯＳ型トランジスタを設けた上記第１導電型
の半導体基板の第１の面上に、上記ＭＯＳ型トランジス
タの電極と略同一の平面積を有する第１の電極を設ける
とともに、上記第１の面と対向する上記半導体基板の第
２の面上の上記第１の電極と対向する部分にのみ第２の
電極を設けた第１導電型のＭＯＳ型接合型電界効果トラ
ンジスタとを備えたものである。
導電型の半導体基板上に設けたＭＯＳ型トランジスタ
と、上記ＭＯＳ型トランジスタを設けた上記第１導電型
の半導体基板の第１の面上に、上記ＭＯＳ型トランジス
タの電極と略同一の平面積を有する第１の電極を設ける
とともに、上記第１の面と対向する上記半導体基板の第
２の面上の上記第１の電極と対向する部分にのみ第２の
電極を設けた第１導電型のＭＯＳ型接合型電界効果トラ
ンジスタとを備えたものである。
【００１２】また、この発明に係る半導体装置は、半導
体基板の第１の面のｐ型領域上に、第１の電極を設ける
とともに、上記第１の面と対向する上記半導体基板の第
２の面上に上記第１の電極と対向する第２の電極を設け
た正孔伝導のＭＯＳ型接合型電界効果トランジスタと、
上記半導体基板の第１の面のｎ型領域上に、第３の電極
を設けるとともに、上記第２の面上に上記第３の電極と
対向する第４の電極を設けた電子伝導のＭＯＳ型接合型
電界効果トランジスタとを備え、上記半導体基板は、前
記第１の電極、第２の電極、第３の電極、および第４の
電極にそれぞれ所定の電圧を印加したときに上記半導体
基板に形成される最大空乏層幅の２倍以下の厚さとした
ものである。
体基板の第１の面のｐ型領域上に、第１の電極を設ける
とともに、上記第１の面と対向する上記半導体基板の第
２の面上に上記第１の電極と対向する第２の電極を設け
た正孔伝導のＭＯＳ型接合型電界効果トランジスタと、
上記半導体基板の第１の面のｎ型領域上に、第３の電極
を設けるとともに、上記第２の面上に上記第３の電極と
対向する第４の電極を設けた電子伝導のＭＯＳ型接合型
電界効果トランジスタとを備え、上記半導体基板は、前
記第１の電極、第２の電極、第３の電極、および第４の
電極にそれぞれ所定の電圧を印加したときに上記半導体
基板に形成される最大空乏層幅の２倍以下の厚さとした
ものである。
【００１３】さらに、この発明に係る半導体装置は、半
導体基板の第１の面上に第１導電型の不純物領域を形成
し、上記不純物領域上に設けた第２導電型のＭＯＳ型ト
ランジスタと、上記不純物領域上に、上記ＭＯＳ型トラ
ンジスタの電極と略同一の平面積を有する第１の電極を
設けるとともに、上記第１の面と対向する上記半導体基
板の第２の面上に上記第１の電極と対向する第２の電極
を設けた第１導電型のＭＯＳ型接合型電界効果トランジ
スタとを備えたものである。
導体基板の第１の面上に第１導電型の不純物領域を形成
し、上記不純物領域上に設けた第２導電型のＭＯＳ型ト
ランジスタと、上記不純物領域上に、上記ＭＯＳ型トラ
ンジスタの電極と略同一の平面積を有する第１の電極を
設けるとともに、上記第１の面と対向する上記半導体基
板の第２の面上に上記第１の電極と対向する第２の電極
を設けた第１導電型のＭＯＳ型接合型電界効果トランジ
スタとを備えたものである。
【００１４】
【作用】この発明においては、第１導電型の半導体基板
上に設けた第２導電型のＭＯＳ型トランジスタと、この
ＭＯＳ型トランジスタの電極を設けた上記第１導電型の
半導体基板の第１の面上に、第１の電極を設けるととも
に、上記第１の面と対向する上記第１導電型の半導体基
板の第２の面上に上記第１の電極と対向する第２の電極
を設けた第１導電型のＭＯＳ型接合型電界効果トランジ
スタとが、半導体装置の内部回路を構成する。また、上
記第１の電極は、ＭＯＳ型トランジスタの電極と略同一
の平面積を有し、スイッチング速度を同等にして速度性
能が変わらないスイッチ素子を構成する。
上に設けた第２導電型のＭＯＳ型トランジスタと、この
ＭＯＳ型トランジスタの電極を設けた上記第１導電型の
半導体基板の第１の面上に、第１の電極を設けるととも
に、上記第１の面と対向する上記第１導電型の半導体基
板の第２の面上に上記第１の電極と対向する第２の電極
を設けた第１導電型のＭＯＳ型接合型電界効果トランジ
スタとが、半導体装置の内部回路を構成する。また、上
記第１の電極は、ＭＯＳ型トランジスタの電極と略同一
の平面積を有し、スイッチング速度を同等にして速度性
能が変わらないスイッチ素子を構成する。
【００１５】また、第１導電型の半導体基板上に設けた
第２導電型のＭＯＳ型トランジスタと、これに直列に接
続され、このＭＯＳ型トランジスタの電極とほぼ同一の
平面積の第１の電極を備えるとともに、この第１の電極
に対向する部分にのみ第２の電極を備える正孔電導のＭ
ＯＳ型接合型電界効果トランジスタとが、半導体装置の
内部回路を構成する。
第２導電型のＭＯＳ型トランジスタと、これに直列に接
続され、このＭＯＳ型トランジスタの電極とほぼ同一の
平面積の第１の電極を備えるとともに、この第１の電極
に対向する部分にのみ第２の電極を備える正孔電導のＭ
ＯＳ型接合型電界効果トランジスタとが、半導体装置の
内部回路を構成する。
【００１６】また、半導体基板上のｐ型領域に形成され
た正孔伝導のＭＯＳ型接合型電界効果トランジスタと、
これに直列に接続された上記半導体基板上のｎ型領域に
形成された電子伝導のＭＯＳ型接合型電界効果トランジ
スタとが、半導体装置の内部回路を構成する。
た正孔伝導のＭＯＳ型接合型電界効果トランジスタと、
これに直列に接続された上記半導体基板上のｎ型領域に
形成された電子伝導のＭＯＳ型接合型電界効果トランジ
スタとが、半導体装置の内部回路を構成する。
【００１７】さらに、半導体基板上に形成された第１導
電型の不純物領域上に形成された第２導電型のＭＯＳ型
トランジスタと、これに直列接続され、このＭＯＳ型ト
ランジスタの電極とほぼ同一の面積の第１の電極を備え
る第１導電型のＭＯＳ型接合型電界効果トランジスタと
が、半導体装置の内部回路を構成する。
電型の不純物領域上に形成された第２導電型のＭＯＳ型
トランジスタと、これに直列接続され、このＭＯＳ型ト
ランジスタの電極とほぼ同一の面積の第１の電極を備え
る第１導電型のＭＯＳ型接合型電界効果トランジスタと
が、半導体装置の内部回路を構成する。
【００１８】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１(a)は、この発明によるインバー
タの断面図であり、同図において、１は電子回路が形成
されるｐ型半導体基板、３ａ、３ｂはｐ型半導体基板１
に形成された高濃度ｐ型不純物領域、４ａ、４ｂはｐ型
半導体基板１に形成された高濃度ｎ型不純物領域、５は
ゲート電極６ａ、６ｂとｐ型半導体基板１とを絶縁する
ためのＳｉＯ2等のゲート絶縁膜、６ａ、６ｂはゲート
絶縁膜５上に形成されたゲート電極、１１は電極１３に
電圧を与えるためのゲート配線、１２は電極１３を、ｐ
型半導体基板１から絶縁するためのＳｉＯ2等の絶縁
膜、１３はゲート電極６ｂに対向して設けられた電極で
ある。
ついて説明する。図１(a)は、この発明によるインバー
タの断面図であり、同図において、１は電子回路が形成
されるｐ型半導体基板、３ａ、３ｂはｐ型半導体基板１
に形成された高濃度ｐ型不純物領域、４ａ、４ｂはｐ型
半導体基板１に形成された高濃度ｎ型不純物領域、５は
ゲート電極６ａ、６ｂとｐ型半導体基板１とを絶縁する
ためのＳｉＯ2等のゲート絶縁膜、６ａ、６ｂはゲート
絶縁膜５上に形成されたゲート電極、１１は電極１３に
電圧を与えるためのゲート配線、１２は電極１３を、ｐ
型半導体基板１から絶縁するためのＳｉＯ2等の絶縁
膜、１３はゲート電極６ｂに対向して設けられた電極で
ある。
【００１９】ここで、ｐ型半導体基板１、高濃度ｐ型不
純物領域３ａ、３ｂ、ゲート電極６ｂ、電極１３は、ｎ
ｏｒｍａｌｌｙ−ＯＦＦ型のＭＯＳ型接合型電界効果ト
ランジスタ（Metal Oxide Semiconductor Junction Fie
ld Effect Transistor、以下、ＭＯＳ型ＪＦＥＴ）を構
成する。一方、半導体基板１、高濃度ｎ型不純物領域４
ａ、４ｂ、ゲート電極６ａは、ｎ型ＭＯＳＦＥＴを構成
する点は従来例の場合と同様である。７はＭＯＳ型ＪＦ
ＥＴ及びｎ型ＭＯＳＦＥＴのゲート電極６ａ、６ｂに接
続され、これらに対し共通の電圧を加えるためのゲート
配線、８はＭＯＳ型ＪＦＥＴのドレイン電極（高濃度ｐ
型不純物領域３ａ）及びｎ型ＭＯＳＦＥＴのドレイン電
極（高濃度ｎ型不純物領域４ａ）とを接続し、これらの
出力を取り出すための出力配線、９、１０は、それぞれ
ＭＯＳ型ＪＦＥＴのソース電極（高濃度ｐ型不純物領域
３ｂ）、ｎ型ＭＯＳＦＥＴのソース電極（高濃度ｎ型不
純物領域４ｂ）に電源を供給するための電源配線であ
る。また、図１(b)はこの実施例の半導体装置の平面図
を示す。同図において、簡単のため配線７〜１０の表示
を省略している。
純物領域３ａ、３ｂ、ゲート電極６ｂ、電極１３は、ｎ
ｏｒｍａｌｌｙ−ＯＦＦ型のＭＯＳ型接合型電界効果ト
ランジスタ（Metal Oxide Semiconductor Junction Fie
ld Effect Transistor、以下、ＭＯＳ型ＪＦＥＴ）を構
成する。一方、半導体基板１、高濃度ｎ型不純物領域４
ａ、４ｂ、ゲート電極６ａは、ｎ型ＭＯＳＦＥＴを構成
する点は従来例の場合と同様である。７はＭＯＳ型ＪＦ
ＥＴ及びｎ型ＭＯＳＦＥＴのゲート電極６ａ、６ｂに接
続され、これらに対し共通の電圧を加えるためのゲート
配線、８はＭＯＳ型ＪＦＥＴのドレイン電極（高濃度ｐ
型不純物領域３ａ）及びｎ型ＭＯＳＦＥＴのドレイン電
極（高濃度ｎ型不純物領域４ａ）とを接続し、これらの
出力を取り出すための出力配線、９、１０は、それぞれ
ＭＯＳ型ＪＦＥＴのソース電極（高濃度ｐ型不純物領域
３ｂ）、ｎ型ＭＯＳＦＥＴのソース電極（高濃度ｎ型不
純物領域４ｂ）に電源を供給するための電源配線であ
る。また、図１(b)はこの実施例の半導体装置の平面図
を示す。同図において、簡単のため配線７〜１０の表示
を省略している。
【００２０】次に、図１にもとづいて、この実施例の半
導体装置の動作について説明する。図１のＭＯＳ型ＪＦ
ＥＴとｎ型ＭＯＳＦＥＴとから構成される回路は、従来
のＣＭＯＳ回路とは異なるものである。ここで、ｐ型半
導体基板１の電源配線１０を接地（０Ｖ）し、電源配線
９に電源電圧（例えば５Ｖ）を与える。そして、ゲート
配線７、１１に０Ｖを与えると、ｎ型ＭＯＳＦＥＴがＯ
ＦＦし、ＭＯＳ型ＪＦＥＴがＯＮになる。したがって、
出力配線８には、電源電圧が出力される。
導体装置の動作について説明する。図１のＭＯＳ型ＪＦ
ＥＴとｎ型ＭＯＳＦＥＴとから構成される回路は、従来
のＣＭＯＳ回路とは異なるものである。ここで、ｐ型半
導体基板１の電源配線１０を接地（０Ｖ）し、電源配線
９に電源電圧（例えば５Ｖ）を与える。そして、ゲート
配線７、１１に０Ｖを与えると、ｎ型ＭＯＳＦＥＴがＯ
ＦＦし、ＭＯＳ型ＪＦＥＴがＯＮになる。したがって、
出力配線８には、電源電圧が出力される。
【００２１】次に、ゲート配線７、１１に５Ｖを与える
と、上記の場合とは逆に、ｎ型ＭＯＳＦＥＴがＯＮにな
る。一方、ＭＯＳ型ＪＦＥＴは、ゲート電極６ａと電極
１３とから印加される電圧Ｖinにより、ｐ型半導体基板
の内部に空乏層が生じる（図２の２０）。そして、この
空乏層２０は、電圧Ｖinの増加に従って拡張し、通常、
次式で示す最大空乏層幅Ｗmまで拡張する。 Ｗm＝｛４εｋＴ・ｌｎ（ＮA／ｎi）／ｑＮA｝1/2 ε：半導体基板（Ｓi）の誘電率 ｎi：半導体基板（Ｓ
i）の真性濃度 ｋ：ボルツマン定数 ＮA：基板濃度 ｑ：素電荷量 Ｔ ：絶対温度 例えば、ＮA＝１×１０16／ｃｍ3のときは、Ｗm≒０．
３μｍである。
と、上記の場合とは逆に、ｎ型ＭＯＳＦＥＴがＯＮにな
る。一方、ＭＯＳ型ＪＦＥＴは、ゲート電極６ａと電極
１３とから印加される電圧Ｖinにより、ｐ型半導体基板
の内部に空乏層が生じる（図２の２０）。そして、この
空乏層２０は、電圧Ｖinの増加に従って拡張し、通常、
次式で示す最大空乏層幅Ｗmまで拡張する。 Ｗm＝｛４εｋＴ・ｌｎ（ＮA／ｎi）／ｑＮA｝1/2 ε：半導体基板（Ｓi）の誘電率 ｎi：半導体基板（Ｓ
i）の真性濃度 ｋ：ボルツマン定数 ＮA：基板濃度 ｑ：素電荷量 Ｔ ：絶対温度 例えば、ＮA＝１×１０16／ｃｍ3のときは、Ｗm≒０．
３μｍである。
【００２２】したがって、ゲート絶縁膜５と絶縁膜１２
との間を、最大空乏層幅Ｗmの２倍（２Ｗm）以下にして
おけば、図２に示すように、適当な電圧を印加すると、
両側の絶縁層から空乏層２０が伸び、そのためチャネル
がＯＦＦになる。したがって、ＭＯＳ型ＪＦＥＴはＯＦ
Ｆし、出力配線８には０Ｖが出力される。
との間を、最大空乏層幅Ｗmの２倍（２Ｗm）以下にして
おけば、図２に示すように、適当な電圧を印加すると、
両側の絶縁層から空乏層２０が伸び、そのためチャネル
がＯＦＦになる。したがって、ＭＯＳ型ＪＦＥＴはＯＦ
Ｆし、出力配線８には０Ｖが出力される。
【００２３】以上の動作において、出力配線８の出力が
０Ｖから電源電圧に変わる速度は、ＭＯＳ型ＪＦＥＴに
流す電流が大きいほど、大きくなる。ＭＯＳ型ＪＦＥＴ
は、従来のｐ型ＭＯＳＦＥＴに比べ、比較的小さな面積
の電極で非常に大きな電流を流すことができるので、図
１(b)に示すように、ＭＯＳ型ＪＦＥＴの電極の面積
（同図の３ａ、３ｂ、６ｂ）を、ｎ型ＭＯＳＦＥＴの電
極の面積（同図の４ａ、４ｂ、６ａ）と同等にした場合
でも、スイッチング速度を同等にできる。このため、こ
の実施例によれば、従来より微細な構造をもたせつつ、
速度性能が変わらないスイッチ素子（この実施例ではイ
ンバータ）を構成することができる。
０Ｖから電源電圧に変わる速度は、ＭＯＳ型ＪＦＥＴに
流す電流が大きいほど、大きくなる。ＭＯＳ型ＪＦＥＴ
は、従来のｐ型ＭＯＳＦＥＴに比べ、比較的小さな面積
の電極で非常に大きな電流を流すことができるので、図
１(b)に示すように、ＭＯＳ型ＪＦＥＴの電極の面積
（同図の３ａ、３ｂ、６ｂ）を、ｎ型ＭＯＳＦＥＴの電
極の面積（同図の４ａ、４ｂ、６ａ）と同等にした場合
でも、スイッチング速度を同等にできる。このため、こ
の実施例によれば、従来より微細な構造をもたせつつ、
速度性能が変わらないスイッチ素子（この実施例ではイ
ンバータ）を構成することができる。
【００２４】実施例２．なお、上記実施例では、電極１
３を、ゲート電極６ａ及び６ｂに対向する面の全体に形
成したが、図３に示すように、ＭＯＳ型ＪＦＥＴを構成
するゲート電極６ｂに対向する部分のみに形成してもよ
い。この場合のＭＯＳ型ＪＦＥＴの動作は実施例１の場
合と同様である。図３において、絶縁膜１２はゲート電
極６ｂに対向する部分のみに形成され、それに重ねて電
極１３ａが形成されている。電極１３ａは、実施例１の
電極１３と同様にＭＯＳ型ＪＦＥＴの制御電極として機
能する。一方、ｎ型ＭＯＳＦＥＴのゲート電極６ａに対
向して、電極１３ｂが形成されている。この電極１３ｂ
はｐ型半導体基板１を接地するためのものである。
３を、ゲート電極６ａ及び６ｂに対向する面の全体に形
成したが、図３に示すように、ＭＯＳ型ＪＦＥＴを構成
するゲート電極６ｂに対向する部分のみに形成してもよ
い。この場合のＭＯＳ型ＪＦＥＴの動作は実施例１の場
合と同様である。図３において、絶縁膜１２はゲート電
極６ｂに対向する部分のみに形成され、それに重ねて電
極１３ａが形成されている。電極１３ａは、実施例１の
電極１３と同様にＭＯＳ型ＪＦＥＴの制御電極として機
能する。一方、ｎ型ＭＯＳＦＥＴのゲート電極６ａに対
向して、電極１３ｂが形成されている。この電極１３ｂ
はｐ型半導体基板１を接地するためのものである。
【００２５】この実施例では、絶縁膜１２を全面でなく
一部に形成するので、酸素の打ち込みにより絶縁膜１２
を形成する場合、その工程を短時間かつ容易に行うこと
ができる。さらに、電極１３ｂによりｐ型半導体基板１
を容易に接地することができる。
一部に形成するので、酸素の打ち込みにより絶縁膜１２
を形成する場合、その工程を短時間かつ容易に行うこと
ができる。さらに、電極１３ｂによりｐ型半導体基板１
を容易に接地することができる。
【００２６】実施例３．また、上記実施例では、ｎ型Ｍ
ＯＳＦＥＴを用いていたが、これに代えて電子伝導のＭ
ＯＳ型ＪＦＥＴを用いてもよい。それには、図４に示す
ように、ｐ型半導体基板１の一部、すなわち高濃度ｎ型
不純物領域４ａ、４ｂ、ゲート電極６ａが形成される部
分にｎ型不純物領域１３を形成する。
ＯＳＦＥＴを用いていたが、これに代えて電子伝導のＭ
ＯＳ型ＪＦＥＴを用いてもよい。それには、図４に示す
ように、ｐ型半導体基板１の一部、すなわち高濃度ｎ型
不純物領域４ａ、４ｂ、ゲート電極６ａが形成される部
分にｎ型不純物領域１３を形成する。
【００２７】ｎ型ＭＯＳＦＥＴの代わりに、非常に大き
な電流を流すことのできるＭＯＳ型ＪＦＥＴを用いるの
で、さらに高速なインバータが得られる。
な電流を流すことのできるＭＯＳ型ＪＦＥＴを用いるの
で、さらに高速なインバータが得られる。
【００２８】なお、上記の説明において、ｐ型半導体基
板１を用いた場合を例に取り説明したが、ｎ型半導体基
板にｐ型半導体領域を形成した場合でも同様に適用で
き、同じ効果が得られる。
板１を用いた場合を例に取り説明したが、ｎ型半導体基
板にｐ型半導体領域を形成した場合でも同様に適用で
き、同じ効果が得られる。
【００２９】
【発明の効果】この発明によれば、第１導電型の半導体
基板上に設けた第２導電型のＭＯＳ型トランジスタと、
このＭＯＳ型トランジスタの電極を設けた上記第１導電
型の半導体基板の第１の面上に、第１の電極を設けると
ともに、上記第１の面と対向する上記第１導電型の半導
体基板の第２の面上に上記第１の電極と対向する第２の
電極を設けた第１導電型のＭＯＳ型接合型電界効果トラ
ンジスタとにより半導体装置の内部回路を構成したの
で、トランジスタの構造を微細にでき、集積度が向上す
る。また、上記第１の電極は、ＭＯＳ型トランジスタの
電極と略同一の平面積を有し、スイッチング速度を同等
にして速度性能が変わらないスイッチ素子を構成するこ
とができる。
基板上に設けた第２導電型のＭＯＳ型トランジスタと、
このＭＯＳ型トランジスタの電極を設けた上記第１導電
型の半導体基板の第１の面上に、第１の電極を設けると
ともに、上記第１の面と対向する上記第１導電型の半導
体基板の第２の面上に上記第１の電極と対向する第２の
電極を設けた第１導電型のＭＯＳ型接合型電界効果トラ
ンジスタとにより半導体装置の内部回路を構成したの
で、トランジスタの構造を微細にでき、集積度が向上す
る。また、上記第１の電極は、ＭＯＳ型トランジスタの
電極と略同一の平面積を有し、スイッチング速度を同等
にして速度性能が変わらないスイッチ素子を構成するこ
とができる。
【００３０】また、第１導電型の半導体基板上に設けた
第２導電型のＭＯＳ型トランジスタと、このＭＯＳ型ト
ランジスタの電極とほぼ同一の平面積の第１の電極を備
えるとともに、この電極に対向する部分にのみ第２の電
極を備える第１導電型のＭＯＳ型接合型電界効果トラン
ジスタとにより半導体装置の内部回路を構成したので、
トランジスタの構造を微細にでき、集積度が向上し、か
つ、製造工程が容易になる。
第２導電型のＭＯＳ型トランジスタと、このＭＯＳ型ト
ランジスタの電極とほぼ同一の平面積の第１の電極を備
えるとともに、この電極に対向する部分にのみ第２の電
極を備える第１導電型のＭＯＳ型接合型電界効果トラン
ジスタとにより半導体装置の内部回路を構成したので、
トランジスタの構造を微細にでき、集積度が向上し、か
つ、製造工程が容易になる。
【００３１】また、正孔伝導のＭＯＳ型接合型電界効果
トランジスタと、電子伝導のＭＯＳ型接合型電界効果ト
ランジスタとにより半導体装置の内部回路を構成したの
で、トランジスタの構造を微細にでき、集積度が向上
し、かつ、高速な動作が可能になる。
トランジスタと、電子伝導のＭＯＳ型接合型電界効果ト
ランジスタとにより半導体装置の内部回路を構成したの
で、トランジスタの構造を微細にでき、集積度が向上
し、かつ、高速な動作が可能になる。
【００３２】さらに、半導体基板上に第１導電型の不純
物領域を形成し、上記不純物領域上に形成した第２導電
型のＭＯＳ型トランジスタと、第１導電型のＭＯＳ型接
合型電界効果トランジスタとにより半導体装置の内部回
路を構成したので、ｐ型又はｎ型半導体基板いずれの場
合においてもトランジスタの構造を微細にでき、集積度
が向上する。
物領域を形成し、上記不純物領域上に形成した第２導電
型のＭＯＳ型トランジスタと、第１導電型のＭＯＳ型接
合型電界効果トランジスタとにより半導体装置の内部回
路を構成したので、ｐ型又はｎ型半導体基板いずれの場
合においてもトランジスタの構造を微細にでき、集積度
が向上する。
【図１】この発明の実施例１の半導体装置の断面図及び
平面図である。
平面図である。
【図２】ＭＯＳ型接合型電界効果トランジスタの動作を
説明する原理図である。
説明する原理図である。
【図３】この発明の実施例２の半導体装置の断面図であ
る。
る。
【図４】この発明の実施例３の半導体装置の断面図であ
る。
る。
【図５】従来の半導体装置の断面図及び平面図である。
１ ｐ型半導体基板 ３ 高濃度ｐ型不純物領域 ４ 高濃度ｎ型不純物領域 ５ ゲート絶縁膜 ６ ゲート電極 ７ ゲート配線 ８ 出力配線 ９、１０ 電極配線 １１ ゲート配線 １２ 絶縁膜 １３ 電極 １４ ｎ型不純物領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8238 H01L 27/092
Claims (5)
- 【請求項１】 ２つのトランジスタを直列に接続して構
成した内部回路を備える半導体装置において、第１導電型の 半導体基板上に設けた第２導電型のＭＯＳ
型トランジスタと、上記ＭＯＳ型トランジスタを設けた
上記第１導電型の半導体基板の第１の面上に、第１の電
極を設けるとともに、上記第１の面と対向する上記半導
体基板の第２の面上に上記第１の電極と対向する第２の
電極を設けた第１導電型のＭＯＳ型接合型電界効果トラ
ンジスタとを備えたことを特徴とする半導体装置。 - 【請求項２】 上記第１の電極は、ＭＯＳ型トランジス
タの電極と略同一の平面積を有することを特徴とする請
求項１に記載の半導体装置。 - 【請求項３】 ２つのトランジスタを直列に接続して構
成した内部回路を備える半導体装置において、第１導電型の 半導体基板上に設けたＭＯＳ型トランジス
タと、上記ＭＯＳ型トランジスタを設けた上記第１導電
型の半導体基板の第１の面上に、上記ＭＯＳ型トランジ
スタの電極と略同一の平面積を有する第１の電極を設け
るとともに、上記第１の面と対向する上記半導体基板の
第２の面上の上記第１の電極と対向する部分にのみ第２
の電極を設けた第１導電型のＭＯＳ型接合型電界効果ト
ランジスタとを備えたことを特徴とする半導体装置。 - 【請求項４】 ２つのトランジスタを直列に接続して構
成した内部回路を備える半導体装置において、 半導体基板の第１の面のｐ型領域上に、第１の電極を設
けるとともに、上記第１の面と対向する上記半導体基板
の第２の面上に上記第１の電極と対向する第２の電極を
設けた正孔伝導のＭＯＳ型接合型電界効果トランジスタ
と、上記半導体基板の第１の面のｎ型領域上に、第３の
電極を設けるとともに、上記第２の面上に上記第３の電
極と対向する第４の電極を設けた電子伝導のＭＯＳ型接
合型電界効果トランジスタとを備え、 上記半導体基板は、前記第１の電極、第２の電極、第３
の電極、および第４の電極にそれぞれ所定の電圧を印加
したときに上記半導体基板に形成される最大空乏層幅の
２倍以下の厚さであること を特徴とする半導体装置。 - 【請求項５】 ２つのトランジスタを直列に接続して構
成した内部回路を備える半導体装置において、 半導体基板の第１の面上に第１導電型の不純物領域を形
成し、上記不純物領域上に設けた第２導電型のＭＯＳ型
トランジスタと、上記不純物領域上に、上記ＭＯＳ型ト
ランジスタの電極と略同一の平面積を有する第１の電極
を設けるとともに、上記第１の面と対向する上記半導体
基板の第２の面上に上記第１の電極と対向する第２の電
極を設けた第１導電型のＭＯＳ型接合型電界効果トラン
ジスタとを備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22908493A JP3248791B2 (ja) | 1993-09-14 | 1993-09-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22908493A JP3248791B2 (ja) | 1993-09-14 | 1993-09-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786422A JPH0786422A (ja) | 1995-03-31 |
| JP3248791B2 true JP3248791B2 (ja) | 2002-01-21 |
Family
ID=16886507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22908493A Expired - Fee Related JP3248791B2 (ja) | 1993-09-14 | 1993-09-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3248791B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5128064B2 (ja) | 2005-06-17 | 2013-01-23 | 国立大学法人東北大学 | 半導体装置 |
| JP5170531B2 (ja) | 2005-12-02 | 2013-03-27 | 国立大学法人東北大学 | 半導体装置 |
| EP1976017A4 (en) | 2005-12-22 | 2011-05-25 | Univ Tohoku | SEMICONDUCTOR COMPONENT |
-
1993
- 1993-09-14 JP JP22908493A patent/JP3248791B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0786422A (ja) | 1995-03-31 |
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