JPH07161965A - 半導体装置及び多値論理回路 - Google Patents
半導体装置及び多値論理回路Info
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- JPH07161965A JPH07161965A JP5310667A JP31066793A JPH07161965A JP H07161965 A JPH07161965 A JP H07161965A JP 5310667 A JP5310667 A JP 5310667A JP 31066793 A JP31066793 A JP 31066793A JP H07161965 A JPH07161965 A JP H07161965A
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- drain
- gate
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Abstract
(57)【要約】
【目的】 新たな動作原理に基づき、更なる高速化や低
消費電力化が可能な半導体装置と、その半導体装置を用
いた多値論理回路を提供する。 【構成】 半絶縁性ＩｎＰ基板１０上に、能動層である
ｉ−ＩｎＡｓ層１２、電子供給層であるｎ−ＡｌＳｂ層
１４が形成され、これらｉ−ＩｎＡｓ層１２とｎ−Ａｌ
Ｓｂ層１４の側壁にドレインであるＮｂ層１６が埋め込
まれている。ｎ−ＡｌＳｂ層１４上の左側部にはキャッ
プ層であるｎ−ＩｎＡｓ層１８、Ａｕからなるソース電
極２０が形成されている。ｎ−ＡｌＳｂ層１４上のソー
ス電極２０の右側にはゲート電極２２ａ、２２ｂが中央
に狭い導通領域を形成するように対向して形成されてい
る。ゲート電極２２ａ、２２ｂとＮｂ層１６の間にはベ
ース電極２４が形成されている。
消費電力化が可能な半導体装置と、その半導体装置を用
いた多値論理回路を提供する。 【構成】 半絶縁性ＩｎＰ基板１０上に、能動層である
ｉ−ＩｎＡｓ層１２、電子供給層であるｎ−ＡｌＳｂ層
１４が形成され、これらｉ−ＩｎＡｓ層１２とｎ−Ａｌ
Ｓｂ層１４の側壁にドレインであるＮｂ層１６が埋め込
まれている。ｎ−ＡｌＳｂ層１４上の左側部にはキャッ
プ層であるｎ−ＩｎＡｓ層１８、Ａｕからなるソース電
極２０が形成されている。ｎ−ＡｌＳｂ層１４上のソー
ス電極２０の右側にはゲート電極２２ａ、２２ｂが中央
に狭い導通領域を形成するように対向して形成されてい
る。ゲート電極２２ａ、２２ｂとＮｂ層１６の間にはベ
ース電極２４が形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、ソースとドレインとゲ
ートとを有し、ソースから注入されドレインに向かって
流れる電子をゲートにより制御する半導体装置及びその
半導体装置を用いた多値論理回路に関する。
ートとを有し、ソースから注入されドレインに向かって
流れる電子をゲートにより制御する半導体装置及びその
半導体装置を用いた多値論理回路に関する。
【０００２】
【従来の技術】半導体材料を用いたバイポーラトランジ
スタやＦＥＴ等の三端子素子や、その三端子素子を集積
した集積回路に関する技術の発達は、近年、ほぼその限
界まで達しつつある。特に、単体素子の微細化による素
子の高速化や低消費電力化への技術の発達は物理的な限
界に近付きつつある。単体素子の微細化により素子の高
速化や低消費電力化が実現するためには、半導体材料の
物性定数もそれに応じて変化しなければならないが、そ
れに適合した物性定数の半導体材料が現実に存在するわ
けではないからである。
スタやＦＥＴ等の三端子素子や、その三端子素子を集積
した集積回路に関する技術の発達は、近年、ほぼその限
界まで達しつつある。特に、単体素子の微細化による素
子の高速化や低消費電力化への技術の発達は物理的な限
界に近付きつつある。単体素子の微細化により素子の高
速化や低消費電力化が実現するためには、半導体材料の
物性定数もそれに応じて変化しなければならないが、そ
れに適合した物性定数の半導体材料が現実に存在するわ
けではないからである。
【０００３】
【発明が解決しようとする課題】したがって、現在ある
三端子素子では、素子の高速化や低消費電力化の限界が
半導体材料の物性定数に起因した限界に近付きつつあ
り、従来の動作原理とは異なる動作原理に基づく新規な
三端子素子の出現が望まれている。本発明の目的は、新
たな動作原理に基づき、更なる高速化や低消費電力化が
可能な半導体装置を提供することにある。
三端子素子では、素子の高速化や低消費電力化の限界が
半導体材料の物性定数に起因した限界に近付きつつあ
り、従来の動作原理とは異なる動作原理に基づく新規な
三端子素子の出現が望まれている。本発明の目的は、新
たな動作原理に基づき、更なる高速化や低消費電力化が
可能な半導体装置を提供することにある。
【０００４】本発明の他の目的は、この半導体装置を用
いた多値論理回路を提供することにある。
いた多値論理回路を提供することにある。
【０００５】
【課題を解決するための手段】上記目的は、ソースとド
レインとゲートとを有し、ソースから注入されドレイン
に向かって流れる電子をゲートにより制御する半導体装
置において、前記ゲートは、電子の流れる流路が量子準
位が生じる大きさの量子ポイントコンタクトであり、前
記ドレインは、超伝導体材料により形成されていること
を特徴とする半導体装置によって達成される。
レインとゲートとを有し、ソースから注入されドレイン
に向かって流れる電子をゲートにより制御する半導体装
置において、前記ゲートは、電子の流れる流路が量子準
位が生じる大きさの量子ポイントコンタクトであり、前
記ドレインは、超伝導体材料により形成されていること
を特徴とする半導体装置によって達成される。
【０００６】上記半導体装置において、前記ドレインと
前記ゲート間に、前記ソースから注入され、前記ゲート
を通過する電子に高いエネルギを与える電位を印加する
ためのベースを設けることが望ましい。上記半導体装置
を用い、前記半導体装置の前記ゲートから入力される多
値入力信号に応じて、前記半導体装置の前記ソース又は
ドレインから多値出力信号を出力して多値論理回路を構
成する。
前記ゲート間に、前記ソースから注入され、前記ゲート
を通過する電子に高いエネルギを与える電位を印加する
ためのベースを設けることが望ましい。上記半導体装置
を用い、前記半導体装置の前記ゲートから入力される多
値入力信号に応じて、前記半導体装置の前記ソース又は
ドレインから多値出力信号を出力して多値論理回路を構
成する。
【０００７】
【作用】本発明によれば、ゲートは、電子の流れる流路
が量子準位が生じる大きさの量子ポイントコンタクトで
あり、ドレインは、超伝導体材料により形成されている
ので、現在の素子に比べて寄生容量や寄生抵抗がはるか
に小さくなり、低消費電力で高速動作が可能である。
が量子準位が生じる大きさの量子ポイントコンタクトで
あり、ドレインは、超伝導体材料により形成されている
ので、現在の素子に比べて寄生容量や寄生抵抗がはるか
に小さくなり、低消費電力で高速動作が可能である。
【０００８】また、本発明によれば、上記半導体装置の
特性を利用して簡単な回路構成により多値論理回路を実
現することができる。
特性を利用して簡単な回路構成により多値論理回路を実
現することができる。
【０００９】
【実施例】本発明の一実施例による半導体装置について
図１乃至図９を用いて説明する。図１に示すように、半
絶縁性ＩｎＰ基板１０上に能動層として約１．０μｍ厚
のノンドープのｉ−ＩｎＡｓ層１２が形成されている。
このｉ−ＩｎＡｓ層１２上には電子供給層として約３０
〜１００ｎｍ厚のｎ−ＡｌＳｂ層１４が形成されてい
る。能動層であるｉ−ＩｎＡｓ層１２のｎ−ＡｌＳｂ層
１４との下面近傍には２次元電子チャネル２６が形成さ
れている。
図１乃至図９を用いて説明する。図１に示すように、半
絶縁性ＩｎＰ基板１０上に能動層として約１．０μｍ厚
のノンドープのｉ−ＩｎＡｓ層１２が形成されている。
このｉ−ＩｎＡｓ層１２上には電子供給層として約３０
〜１００ｎｍ厚のｎ−ＡｌＳｂ層１４が形成されてい
る。能動層であるｉ−ＩｎＡｓ層１２のｎ−ＡｌＳｂ層
１４との下面近傍には２次元電子チャネル２６が形成さ
れている。
【００１０】半絶縁性ＩｎＰ基板１０上であって、ｉ−
ＩｎＡｓ層１２とｎ−ＡｌＳｂ層１４の側壁にはドレイ
ンとして超伝導材料であるＮｂ層１６が埋め込まれてい
る。ｎ−ＡｌＳｂ層１４上の左側部にはキャップ層とし
て約５〜５０ｎｍ厚のｎ−ＩｎＡｓ層１８が形成され、
このｎ−ＩｎＡｓ層１８上にはＡｕからなるソース電極
２０が形成されている。
ＩｎＡｓ層１２とｎ−ＡｌＳｂ層１４の側壁にはドレイ
ンとして超伝導材料であるＮｂ層１６が埋め込まれてい
る。ｎ−ＡｌＳｂ層１４上の左側部にはキャップ層とし
て約５〜５０ｎｍ厚のｎ−ＩｎＡｓ層１８が形成され、
このｎ−ＩｎＡｓ層１８上にはＡｕからなるソース電極
２０が形成されている。
【００１１】ｎ−ＡｌＳｂ層１４上のソース電極２０の
右側にはＡｌからなるゲート電極２２ａ、２２ｂが形成
されている。ゲート電極２２ａ、２２ｂにより、中央に
狭い導通領域を形成するように対向している。ｎ−Ａｌ
Ｓｂ層１４上であって、ゲート電極２２ａ、２２ｂとＮ
ｂ層１６の間には、キャップ層として約５〜５０ｎｍ厚
のｎ−ＩｎＡｓ層１８が形成され、このｎ−ＩｎＡｓ層
１８上にはＡｕからなるベース電極２４が形成されてい
る。
右側にはＡｌからなるゲート電極２２ａ、２２ｂが形成
されている。ゲート電極２２ａ、２２ｂにより、中央に
狭い導通領域を形成するように対向している。ｎ−Ａｌ
Ｓｂ層１４上であって、ゲート電極２２ａ、２２ｂとＮ
ｂ層１６の間には、キャップ層として約５〜５０ｎｍ厚
のｎ−ＩｎＡｓ層１８が形成され、このｎ−ＩｎＡｓ層
１８上にはＡｕからなるベース電極２４が形成されてい
る。
【００１２】次に、本実施例による半導体装置の製造方
法について図２及び図３を用いて説明する。まず、半絶
縁性ＩｎＰ基板１０上に、約１．０μｍ厚のｉ−ＩｎＡ
ｓ層１２、約５〜５０ｎｍ厚のｎ−ＡｌＳｂ層１４、約
５〜５０ｎｍ厚のｎ−ＩｎＡｓ層１８を順番に結晶成長
する（図２（ａ））。
法について図２及び図３を用いて説明する。まず、半絶
縁性ＩｎＰ基板１０上に、約１．０μｍ厚のｉ−ＩｎＡ
ｓ層１２、約５〜５０ｎｍ厚のｎ−ＡｌＳｂ層１４、約
５〜５０ｎｍ厚のｎ−ＩｎＡｓ層１８を順番に結晶成長
する（図２（ａ））。
【００１３】次に、ｎ−ＩｎＡｓ層１８上にレジスト
（図示せず）を塗布し、ソース電極及びベース電極を形
成する部分が開口するようにパターニングする。全面に
Ａｕを堆積し、リフトオフにより、Ａｕからなるソース
電極２０及びベース電極２４を形成する（図２
（ｂ））。次に、ソース電極２０及びベース電極２４を
マスクとして、ｎ−ＩｎＡｓ層１８を選択的にエッチン
グ除去し、ｎ−ＡｌＳｂ層１４を露出させる（図２
（ｃ））。
（図示せず）を塗布し、ソース電極及びベース電極を形
成する部分が開口するようにパターニングする。全面に
Ａｕを堆積し、リフトオフにより、Ａｕからなるソース
電極２０及びベース電極２４を形成する（図２
（ｂ））。次に、ソース電極２０及びベース電極２４を
マスクとして、ｎ−ＩｎＡｓ層１８を選択的にエッチン
グ除去し、ｎ−ＡｌＳｂ層１４を露出させる（図２
（ｃ））。
【００１４】次に、半絶縁性ＩｎＰ基板１０のドレイン
領域である、ｎ−ＡｌＳｂ層１４及びｉ−ＩｎＡｓ層１
２の右側部分をエッチング除去して、半絶縁性ＩｎＰ基
板１４を露出させる（図３（ｄ））。次に、エッチング
除去されたｎ−ＡｌＳｂ層１４及びｉ−ＩｎＡｓ層１２
の右側部分に超伝導材料であるＮｂ層１６を埋め込む
（図３（ｅ））。
領域である、ｎ−ＡｌＳｂ層１４及びｉ−ＩｎＡｓ層１
２の右側部分をエッチング除去して、半絶縁性ＩｎＰ基
板１４を露出させる（図３（ｄ））。次に、エッチング
除去されたｎ−ＡｌＳｂ層１４及びｉ−ＩｎＡｓ層１２
の右側部分に超伝導材料であるＮｂ層１６を埋め込む
（図３（ｅ））。
【００１５】次に、全面にレジスト（図示せず）を塗布
し、ゲート電極を形成する部分が開口するようにパター
ニングする。全面にＡｌを堆積し、リフトオフにより、
Ａｌからなるゲート電極２２ａ、２２ｂを形成する（図
３（ｆ））。これにより本実施例の半導体装置が完成す
る。次に、本実施例による半導体装置の動作原理につい
て図４乃至図９を用いて説明する。
し、ゲート電極を形成する部分が開口するようにパター
ニングする。全面にＡｌを堆積し、リフトオフにより、
Ａｌからなるゲート電極２２ａ、２２ｂを形成する（図
３（ｆ））。これにより本実施例の半導体装置が完成す
る。次に、本実施例による半導体装置の動作原理につい
て図４乃至図９を用いて説明する。
【００１６】本実施例の半導体装置の動作の概略につい
て説明する、前述したように。能動層であるｉ−ＩｎＡ
ｓ層１２のｎ−ＡｌＳｂ層１４との下面近傍に２次元電
子チャネル２６が形成されている。ソース電極２０から
注入された電子は、２次元電子チャネル２６を通ってド
レインであるＮｂ層１６に到達し、抵抗Ｒを介して電源
Ｖｄｄに流れる。２次元電子チャネル２６の電子の流れ
は、ゲート電極２２ａ、２２ｂにより制御される。
て説明する、前述したように。能動層であるｉ−ＩｎＡ
ｓ層１２のｎ−ＡｌＳｂ層１４との下面近傍に２次元電
子チャネル２６が形成されている。ソース電極２０から
注入された電子は、２次元電子チャネル２６を通ってド
レインであるＮｂ層１６に到達し、抵抗Ｒを介して電源
Ｖｄｄに流れる。２次元電子チャネル２６の電子の流れ
は、ゲート電極２２ａ、２２ｂにより制御される。
【００１７】ソース電極２０とベース電極２４間の電圧
によりゲート電極２２ａ、２２ｂの両側のソース領域の
フェルミエネルギＥＦｓとベース領域のフェルミエネル
ギＥＦｂに差が生じ、ベース領域のフェルミエネルギＥ
Ｆｂよりも高いエネルギの電子が注入される。注入され
た電子はドレインであるＮｂ層１６に達するが、そのエ
ネルギがＮｂ層１６の超伝導体エネルギギャップΔより
も高いと、そのまま注入されてドレイン電流となる。こ
れがオン状態である。
によりゲート電極２２ａ、２２ｂの両側のソース領域の
フェルミエネルギＥＦｓとベース領域のフェルミエネル
ギＥＦｂに差が生じ、ベース領域のフェルミエネルギＥ
Ｆｂよりも高いエネルギの電子が注入される。注入され
た電子はドレインであるＮｂ層１６に達するが、そのエ
ネルギがＮｂ層１６の超伝導体エネルギギャップΔより
も高いと、そのまま注入されてドレイン電流となる。こ
れがオン状態である。
【００１８】逆に、注入された電子のエネルギがＮｂ層
１６の超伝導体エネルギギャップΔよりも低いと、注入
された電子は反射されてドレイン電流は流れない。これ
がオフ状態である。したがって、ドレイン電流は、ゲー
ト電極２２ａ、２２ｂに印加するゲート電圧Ｖｇにより
制御されると共に、ベース電極２４に印加するベース電
圧Ｖｂによっても制御され、三端子素子として動作が可
能となる。
１６の超伝導体エネルギギャップΔよりも低いと、注入
された電子は反射されてドレイン電流は流れない。これ
がオフ状態である。したがって、ドレイン電流は、ゲー
ト電極２２ａ、２２ｂに印加するゲート電圧Ｖｇにより
制御されると共に、ベース電極２４に印加するベース電
圧Ｖｂによっても制御され、三端子素子として動作が可
能となる。
【００１９】次に、本実施例の半導体装置の動作原理の
詳細について説明する、本実施例では、ゲートとして量
子ポイントコンタクトを用いている。ゲート電極２２
ａ、２２ｂにより量子ポイントコンタクトを形成して、
電子の流れを制御している。前述したように、能動層で
あるｉ−ＩｎＡｓ層１２のｎ−ＡｌＳｂ層１４との下面
近傍に２次元電子チャネル２６が形成されている。ゲー
ト電極２２ａ、２２ｂに負のゲート電圧Ｖｇを印加する
と、ゲート電極２２ａ、２２ｂ下の領域が空乏化され、
ゲート電圧Ｖｇが低くなると空乏化される領域がゲート
電極２２ａ、２２ｂ下の周囲にも広がる。
詳細について説明する、本実施例では、ゲートとして量
子ポイントコンタクトを用いている。ゲート電極２２
ａ、２２ｂにより量子ポイントコンタクトを形成して、
電子の流れを制御している。前述したように、能動層で
あるｉ−ＩｎＡｓ層１２のｎ−ＡｌＳｂ層１４との下面
近傍に２次元電子チャネル２６が形成されている。ゲー
ト電極２２ａ、２２ｂに負のゲート電圧Ｖｇを印加する
と、ゲート電極２２ａ、２２ｂ下の領域が空乏化され、
ゲート電圧Ｖｇが低くなると空乏化される領域がゲート
電極２２ａ、２２ｂ下の周囲にも広がる。
【００２０】ゲート電圧Ｖｇが低くなるほど、図４
（ｂ）に示すように、幅Ｗｄが広くなる。一方、ゲート
電極２２ａ、２２ｂにより制御された２次元電子チャネ
ルの幅Ｗはゲート電極２２ａ、２２ｂ間の実際の距離か
らＷｄの２倍を減算したものである。したがって、２次
元電子チャネルの導通領域の幅Ｗは、図４（ｃ）に示す
ように、ゲート電圧Ｖｇが低くなるほど小さくなる。
（ｂ）に示すように、幅Ｗｄが広くなる。一方、ゲート
電極２２ａ、２２ｂにより制御された２次元電子チャネ
ルの幅Ｗはゲート電極２２ａ、２２ｂ間の実際の距離か
らＷｄの２倍を減算したものである。したがって、２次
元電子チャネルの導通領域の幅Ｗは、図４（ｃ）に示す
ように、ゲート電圧Ｖｇが低くなるほど小さくなる。
【００２１】ゲート電圧Ｖｇを制御することにより、ゲ
ート電極２２ａ、２２ｂ下の２次元電子チャネルの実効
的な幅Ｗを量子的効果が生ずるように非常に狭くする
と、量子ポイントコンタクトとして量子準位が形成され
る。図５に、ゲートである量子ポイントコンタクトにお
ける導通領域の幅Ｗと量子準位の関係を示す。図５
（ａ）は、種々のゲート電圧Ｖｇを印加した場合のエネ
ルギ準位図である。導通領域の幅Ｗが狭くなるほど量子
準位Ｅ0 、Ｅ1 、Ｅ2 、Ｅ3 は上昇する。すなわち、導
通領域の幅Ｗが狭くなると、量子準位Ｅ0 、Ｅ1、
Ｅ2 、Ｅ3 は、図５（ｂ）に示すように、幅Ｗの逆２乗
に比例して大きくなる。
ート電極２２ａ、２２ｂ下の２次元電子チャネルの実効
的な幅Ｗを量子的効果が生ずるように非常に狭くする
と、量子ポイントコンタクトとして量子準位が形成され
る。図５に、ゲートである量子ポイントコンタクトにお
ける導通領域の幅Ｗと量子準位の関係を示す。図５
（ａ）は、種々のゲート電圧Ｖｇを印加した場合のエネ
ルギ準位図である。導通領域の幅Ｗが狭くなるほど量子
準位Ｅ0 、Ｅ1 、Ｅ2 、Ｅ3 は上昇する。すなわち、導
通領域の幅Ｗが狭くなると、量子準位Ｅ0 、Ｅ1、
Ｅ2 、Ｅ3 は、図５（ｂ）に示すように、幅Ｗの逆２乗
に比例して大きくなる。
【００２２】前述したように、ゲート電圧Ｖｇにより、
ゲート電極２２ａ、２２ｂにおける２次元電子チャネル
の導通領域の幅Ｗを制御できるので、結局、ゲート電圧
Ｖｇにより量子準位Ｅ0 、Ｅ1 、Ｅ2 、Ｅ3 の大きさを
制御することができる。本実施例の三端子素子では、図
１に示すように、ソース電極２０が電源Ｖｓｓに接地さ
れ、ドレインであるＮｂ層１６が抵抗Ｒを介して電源Ｖ
ｄｄに接続され、ゲート電極２２にゲート電圧Ｖｇが、
ベース電極２４にベース電圧Ｖｂが印加されている。
ゲート電極２２ａ、２２ｂにおける２次元電子チャネル
の導通領域の幅Ｗを制御できるので、結局、ゲート電圧
Ｖｇにより量子準位Ｅ0 、Ｅ1 、Ｅ2 、Ｅ3 の大きさを
制御することができる。本実施例の三端子素子では、図
１に示すように、ソース電極２０が電源Ｖｓｓに接地さ
れ、ドレインであるＮｂ層１６が抵抗Ｒを介して電源Ｖ
ｄｄに接続され、ゲート電極２２にゲート電圧Ｖｇが、
ベース電極２４にベース電圧Ｖｂが印加されている。
【００２３】このとき、ベース電圧Ｖｂとして、電源Ｖ
ｓｓ、電源Ｖｄｄより高い所定の電圧を印加すると、本
実施例の三端子素子のエネルギバンド図は図６に示すよ
うになる。ソース領域のフェルミエネルギＥＦｓとベー
ス領域のフェルミエネルギＥＦｂの間では、印加したベ
ース電圧Ｖｂ分の大きな差が形成される。したがって、
ソース領域からの電子はゲートを通過すると、高いエネ
ルギを得てホットエレクトロンとしてベース領域に注入
される。
ｓｓ、電源Ｖｄｄより高い所定の電圧を印加すると、本
実施例の三端子素子のエネルギバンド図は図６に示すよ
うになる。ソース領域のフェルミエネルギＥＦｓとベー
ス領域のフェルミエネルギＥＦｂの間では、印加したベ
ース電圧Ｖｂ分の大きな差が形成される。したがって、
ソース領域からの電子はゲートを通過すると、高いエネ
ルギを得てホットエレクトロンとしてベース領域に注入
される。
【００２４】ベース領域から超伝導体であるドレイン領
域への電子の透過係数は、図７に示すように、フェルミ
レベルＥＦｓｐから測定した電子のエネルギＥがギャッ
プΔを越えると飛躍的に大きくなることが知られてい
る。図６のエネルギバンド図に示すように、ベース電圧
Ｖｂは電源Ｖｄｄよりも高い電圧に設定されているか
ら、ソース領域からベース領域に注入され大きなエネル
ギを得たホットエレクトロンは、超伝導体との間のバリ
アを越えてドレイン領域に到達する。一方、ベース領域
における電子は超伝導体との間のバリアを越えることな
くベース領域に閉じ込められる。
域への電子の透過係数は、図７に示すように、フェルミ
レベルＥＦｓｐから測定した電子のエネルギＥがギャッ
プΔを越えると飛躍的に大きくなることが知られてい
る。図６のエネルギバンド図に示すように、ベース電圧
Ｖｂは電源Ｖｄｄよりも高い電圧に設定されているか
ら、ソース領域からベース領域に注入され大きなエネル
ギを得たホットエレクトロンは、超伝導体との間のバリ
アを越えてドレイン領域に到達する。一方、ベース領域
における電子は超伝導体との間のバリアを越えることな
くベース領域に閉じ込められる。
【００２５】したがって、ソース領域からゲートである
量子ポイントコンタクトを通過してベース領域に注入さ
れた電子のみが高速でドレイン領域に到達することにな
り、高速動作可能な三端子素子が実現できる。次に、本
実施例による三端子素子の出力特性について図８及び図
９を用いて説明する。
量子ポイントコンタクトを通過してベース領域に注入さ
れた電子のみが高速でドレイン領域に到達することにな
り、高速動作可能な三端子素子が実現できる。次に、本
実施例による三端子素子の出力特性について図８及び図
９を用いて説明する。
【００２６】ゲート電極２２ａ、２２ｂに印加するゲー
ト電圧Ｖｇが変化すると、前述した図５（ａ）に示す通
り、量子ポイントコンタクトにおける量子準位Ｅ0 、Ｅ
1 、Ｅ2 、Ｅ3 が変化する。ここで、量子準位Ｅ0 がフ
ェルミレベルＥＦになるときのゲート電圧ＶｇをＶ0 、
量子準位Ｅ1 がフェルミレベルＥＦになるときのゲート
電圧ＶｇをＶ1 、量子準位Ｅ2 がフェルミレベルＥＦに
なるときのゲート電圧ＶｇをＶ2 、量子準位Ｅ3 がフェ
ルミレベルＥＦになるときのゲート電圧ＶｇをＶ3 と定
める。
ト電圧Ｖｇが変化すると、前述した図５（ａ）に示す通
り、量子ポイントコンタクトにおける量子準位Ｅ0 、Ｅ
1 、Ｅ2 、Ｅ3 が変化する。ここで、量子準位Ｅ0 がフ
ェルミレベルＥＦになるときのゲート電圧ＶｇをＶ0 、
量子準位Ｅ1 がフェルミレベルＥＦになるときのゲート
電圧ＶｇをＶ1 、量子準位Ｅ2 がフェルミレベルＥＦに
なるときのゲート電圧ＶｇをＶ2 、量子準位Ｅ3 がフェ
ルミレベルＥＦになるときのゲート電圧ＶｇをＶ3 と定
める。
【００２７】図８（ａ）は出力特性を示し、ゲート電圧
Ｖｇを一定にした場合のドレイン電圧Ｖｄとドレイン電
流Ｉｄの関係を示すグラフである。曲線Ａは、Ｖｇ＜Ｖ
0 の場合の出力特性を示している。図８（ｂ）に示すよ
うに、フェルミレベルＥＦが量子準位Ｅ0 よりも低いの
で、電子はほとんど通過せず、ドレイン電流Ｉｄは最も
小さい。
Ｖｇを一定にした場合のドレイン電圧Ｖｄとドレイン電
流Ｉｄの関係を示すグラフである。曲線Ａは、Ｖｇ＜Ｖ
0 の場合の出力特性を示している。図８（ｂ）に示すよ
うに、フェルミレベルＥＦが量子準位Ｅ0 よりも低いの
で、電子はほとんど通過せず、ドレイン電流Ｉｄは最も
小さい。
【００２８】曲線Ｂは、Ｖ0 ＜Ｖｇ＜Ｖ1 の場合の出力
特性を示している。図８（ｂ）に示すように、フェルミ
レベルＥＦが量子準位Ｅ0 よりも高く量子準位Ｅ1 より
も低いので、量子準位Ｅ0 の電子が通過して少し大きな
ドレイン電流Ｉｄが流れる。曲線Ｃは、Ｖ1 ＜Ｖｇ＜Ｖ
2 の場合の出力特性を示している。図８（ｂ）に示すよ
うに、フェルミレベルＥＦが量子準位Ｅ0 、Ｅ1 よりも
高く量子準位Ｅ2 よりも低いので、量子準位Ｅ0 、Ｅ1
の電子が通過して大きなドレイン電流Ｉｄが流れる。
特性を示している。図８（ｂ）に示すように、フェルミ
レベルＥＦが量子準位Ｅ0 よりも高く量子準位Ｅ1 より
も低いので、量子準位Ｅ0 の電子が通過して少し大きな
ドレイン電流Ｉｄが流れる。曲線Ｃは、Ｖ1 ＜Ｖｇ＜Ｖ
2 の場合の出力特性を示している。図８（ｂ）に示すよ
うに、フェルミレベルＥＦが量子準位Ｅ0 、Ｅ1 よりも
高く量子準位Ｅ2 よりも低いので、量子準位Ｅ0 、Ｅ1
の電子が通過して大きなドレイン電流Ｉｄが流れる。
【００２９】曲線Ｄは、Ｖ2 ＜Ｖｇ＜Ｖ3 の場合の出力
特性を示している。図８（ｂ）に示すように、フェルミ
レベルＥＦが量子準位Ｅ0 、Ｅ1 、Ｅ2 よりも高く量子
準位Ｅ3 よりも低いので、量子準位Ｅ0 、Ｅ1 、Ｅ2 の
電子が通過して最も大きなドレイン電流Ｉｄが流れる。
図９は伝達特性を示し、ゲート電圧Ｖｇを変化させた場
合のドレイン電流Ｉｄの変化を示すグラフである。ゲー
ト電圧Ｖｇが低くなるとドレイン電流Ｉｄがステップ状
に変化する。すなわち、ゲート電圧Ｖｇを制御すること
によりドレイン電流Ｉｄをステップ状に変化させること
ができる。
特性を示している。図８（ｂ）に示すように、フェルミ
レベルＥＦが量子準位Ｅ0 、Ｅ1 、Ｅ2 よりも高く量子
準位Ｅ3 よりも低いので、量子準位Ｅ0 、Ｅ1 、Ｅ2 の
電子が通過して最も大きなドレイン電流Ｉｄが流れる。
図９は伝達特性を示し、ゲート電圧Ｖｇを変化させた場
合のドレイン電流Ｉｄの変化を示すグラフである。ゲー
ト電圧Ｖｇが低くなるとドレイン電流Ｉｄがステップ状
に変化する。すなわち、ゲート電圧Ｖｇを制御すること
によりドレイン電流Ｉｄをステップ状に変化させること
ができる。
【００３０】このように本実施例の三端子素子では、ソ
ース・ゲート間容量、ソース・ベース間容量は無視でき
るほど小さく、ゲート電圧を制御入力とすると、ベース
・ドレイン間容量は小さなゲート抵抗と超伝導体のゼロ
抵抗を通じて充電されるだけであるため動作速度に影響
を及ぼすことはない。また、本実施例の三端子素子で
は、寄生抵抗として、ドレインの寄生抵抗はゼロであ
り、ソースの寄生抵抗として広がり抵抗はシート抵抗以
下であり非常に小さく、コンタクト抵抗は無視できるほ
ど小さい。このように、本実施例の三端子素子は全ての
寄生容量、寄生抵抗が従来の三端子素子に比べて飛躍的
に小さく、しかも、小さな入力電圧で制御できるので、
超高速動作が可能である。また、電源電圧として１０ｍ
Ｖ以下のものを用いることも可能であるので、従来の三
端子素子に比べて飛躍的に低消費電力で動作させること
ができる。
ース・ゲート間容量、ソース・ベース間容量は無視でき
るほど小さく、ゲート電圧を制御入力とすると、ベース
・ドレイン間容量は小さなゲート抵抗と超伝導体のゼロ
抵抗を通じて充電されるだけであるため動作速度に影響
を及ぼすことはない。また、本実施例の三端子素子で
は、寄生抵抗として、ドレインの寄生抵抗はゼロであ
り、ソースの寄生抵抗として広がり抵抗はシート抵抗以
下であり非常に小さく、コンタクト抵抗は無視できるほ
ど小さい。このように、本実施例の三端子素子は全ての
寄生容量、寄生抵抗が従来の三端子素子に比べて飛躍的
に小さく、しかも、小さな入力電圧で制御できるので、
超高速動作が可能である。また、電源電圧として１０ｍ
Ｖ以下のものを用いることも可能であるので、従来の三
端子素子に比べて飛躍的に低消費電力で動作させること
ができる。
【００３１】次に、本発明の三端子素子を用いた多値論
理回路の具体例について図１０を用いて説明する。前述
したように、本発明の三端子素子ではゲート電圧Ｖｇの
変化に対してドレイン電流Ｉｄがステップ状に変化す
る。この性質を利用して多値論理回路を実現することが
できる。図１０に多値論理回路の具体例である三値論理
回路を示す。
理回路の具体例について図１０を用いて説明する。前述
したように、本発明の三端子素子ではゲート電圧Ｖｇの
変化に対してドレイン電流Ｉｄがステップ状に変化す
る。この性質を利用して多値論理回路を実現することが
できる。図１０に多値論理回路の具体例である三値論理
回路を示す。
【００３２】この三値論理回路には、図１０（ａ）に示
すように、本発明による三端子素子３０がひとつ設けら
れている。三端子素子３０のソースは接地され、ドレイ
ンは負荷抵抗３２を介して電源ＶDDに接続されている。
三端子素子３０のベースとドレイン間にはベース電源Ｖ
B が設けられている。三値論理回路の入力端子３４は三
端子素子３０のゲートに接続され、出力端子３６は三端
子素子３０のドレインに接続されている。
すように、本発明による三端子素子３０がひとつ設けら
れている。三端子素子３０のソースは接地され、ドレイ
ンは負荷抵抗３２を介して電源ＶDDに接続されている。
三端子素子３０のベースとドレイン間にはベース電源Ｖ
B が設けられている。三値論理回路の入力端子３４は三
端子素子３０のゲートに接続され、出力端子３６は三端
子素子３０のドレインに接続されている。
【００３３】この三値論理回路の真理値表を図１０
（ｂ）に示す。入力端子３４からの入力信号がローレベ
ルであれば、出力端子３６から出力信号はハイレベルと
なり、入力端子３４からの入力信号がミドルレベルであ
れば、出力端子３６から出力信号はミドルレベルとな
り、入力端子３４からの入力信号がハイレベルであれ
ば、出力端子３６から出力信号はローレベルとなる。
（ｂ）に示す。入力端子３４からの入力信号がローレベ
ルであれば、出力端子３６から出力信号はハイレベルと
なり、入力端子３４からの入力信号がミドルレベルであ
れば、出力端子３６から出力信号はミドルレベルとな
り、入力端子３４からの入力信号がハイレベルであれ
ば、出力端子３６から出力信号はローレベルとなる。
【００３４】このように、本発明の三端子素子を用いれ
ばローレベル、ミドルレベル、ハイレベルの三値論理回
路を実現できる。本発明は上記実施例に限らず種々の変
形が可能である。例えば、上記実施例では図１に示す構
造により三端子素子を構成したが、これはあくまでも一
例であって他の構成により実現してもよいことは言うま
でもない。
ばローレベル、ミドルレベル、ハイレベルの三値論理回
路を実現できる。本発明は上記実施例に限らず種々の変
形が可能である。例えば、上記実施例では図１に示す構
造により三端子素子を構成したが、これはあくまでも一
例であって他の構成により実現してもよいことは言うま
でもない。
【００３５】また、上記実施例では本発明の素子を用い
た三値論理回路の具体例について説明したが、三値より
も多い多値論理回路をも実現できることは言うまでもな
い。
た三値論理回路の具体例について説明したが、三値より
も多い多値論理回路をも実現できることは言うまでもな
い。
【００３６】
【発明の効果】以上の通り、本発明によれば、ゲート
は、電子の流れる流路が量子準位が生じる大きさの量子
ポイントコンタクトであり、ドレインは、超伝導体材料
により形成されているので、現在の素子に比べて寄生容
量や寄生抵抗がはるかに小さくなり、低消費電力で高速
動作が可能である。
は、電子の流れる流路が量子準位が生じる大きさの量子
ポイントコンタクトであり、ドレインは、超伝導体材料
により形成されているので、現在の素子に比べて寄生容
量や寄生抵抗がはるかに小さくなり、低消費電力で高速
動作が可能である。
【図１】本発明の一実施例による半導体装置を示す図で
ある。
ある。
【図２】本発明の一実施例による半導体装置の製造方法
の工程断面図（その１）である。
の工程断面図（その１）である。
【図３】本発明の一実施例による半導体装置の製造方法
の工程断面図（その２）である。
の工程断面図（その２）である。
【図４】本発明の一実施例による半導体装置のゲート電
極の説明図である。
極の説明図である。
【図５】ゲートである量子ポイントコンタクトにおける
導通領域の幅と量子準位の関係の説明図である。
導通領域の幅と量子準位の関係の説明図である。
【図６】本発明の一実施例による半導体装置のエネルギ
バンド図である。
バンド図である。
【図７】ソース領域からドレイン領域への電子の透過係
数と電子のエネルギとの関係を示すグラフである。
数と電子のエネルギとの関係を示すグラフである。
【図８】本発明の一実施例による半導体装置の出力特性
を示すグラフである。
を示すグラフである。
【図９】本発明の一実施例による半導体装置の伝達特性
を示すグラフである。
を示すグラフである。
【図１０】本発明の三端子素子を用いた三値論理回路の
具体例を示す図である。
具体例を示す図である。
１０…半絶縁性ＩｎＰ基板 １２…ｉ−ＩｎＡｓ層 １４…ｎ−ＡｌＳｂ層 １６…Ｎｂ層 １８…ｎ−ＩｎＡｓ層 ２０…ソース電極 ２２ａ、２２ｂ…ゲート電極 ２４…ベース電極 ２６…２次元電子チャネル ３０…三端子素子 ３２…負荷抵抗 ３４…入力端子 ３６…出力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812 39/22 ＺＡＡ Ｇ 9276−4Ｍ Ｈ０３Ｋ 19/08 Ｚ 8839−5Ｊ 19/20 １０１ 9383−5Ｊ
Claims (3)
- 【請求項１】 ソースとドレインとゲートとを有し、ソ
ースから注入されドレインに向かって流れる電子をゲー
トにより制御する半導体装置において、 前記ゲートは、電子の流れる流路が量子準位が生じる大
きさの量子ポイントコンタクトであり、 前記ドレインは、超伝導体材料により形成されているこ
とを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記ドレインと前記ゲート間に、前記ソースから注入さ
れて前記ゲートを通過する電子に高いエネルギを与える
電位を印加するためのベースが設けられたことを特徴と
する半導体装置。 - 【請求項３】 請求項１又は２記載の半導体装置を有
し、前記半導体装置の前記ゲートから入力される多値入
力信号に応じて、前記半導体装置の前記ソース又はドレ
インから多値出力信号を出力することを特徴とする多値
論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5310667A JPH07161965A (ja) | 1993-12-10 | 1993-12-10 | 半導体装置及び多値論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5310667A JPH07161965A (ja) | 1993-12-10 | 1993-12-10 | 半導体装置及び多値論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07161965A true JPH07161965A (ja) | 1995-06-23 |
Family
ID=18008014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5310667A Withdrawn JPH07161965A (ja) | 1993-12-10 | 1993-12-10 | 半導体装置及び多値論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07161965A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190043490A (ko) * | 2017-10-18 | 2019-04-26 | 한양대학교 산학협력단 | 막, 멀티레벨 소자, 멀티레벨 소자의 제조방법, 멀티레벨 소자의 구동방법 |
| KR20200073132A (ko) * | 2018-12-12 | 2020-06-23 | 한양대학교 산학협력단 | 인듐 산화물 반도체층을 구비하는 멀티레벨 소자 및 멀티레벨 소자의 제조방법 |
| KR20200073141A (ko) * | 2018-12-12 | 2020-06-23 | 한양대학교 산학협력단 | 양극성 멀티레벨 소자 |
| KR20200073130A (ko) * | 2018-12-12 | 2020-06-23 | 한양대학교 산학협력단 | P형 반도체층, p형 멀티레벨 소자, 및 p형 멀티레벨 소자의 제조방법 |
| KR20200101494A (ko) * | 2019-01-29 | 2020-08-28 | 경북대학교 산학협력단 | 나노선 트랜지스터 및 이를 포함하는 다치 논리 소자 |
| US10978561B2 (en) | 2017-10-18 | 2021-04-13 | Iucf-Hyu (Industry-University Cooperation Foundation Hanyang University) | Layer, multilevel element, method for fabricating multilevel element, and method for driving multilevel element |
| US11177449B2 (en) | 2018-12-12 | 2021-11-16 | Industry-University Cooperation Foundation Hanyang University | P-type semiconductor layer, P-type multilevel element, and manufacturing method for the element |
-
1993
- 1993-12-10 JP JP5310667A patent/JPH07161965A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190043490A (ko) * | 2017-10-18 | 2019-04-26 | 한양대학교 산학협력단 | 막, 멀티레벨 소자, 멀티레벨 소자의 제조방법, 멀티레벨 소자의 구동방법 |
| US10978561B2 (en) | 2017-10-18 | 2021-04-13 | Iucf-Hyu (Industry-University Cooperation Foundation Hanyang University) | Layer, multilevel element, method for fabricating multilevel element, and method for driving multilevel element |
| US10985247B2 (en) | 2017-10-18 | 2021-04-20 | Iucf-Hyu (Industry-University Cooperation Foundation Hanyang University) | Layer, multilevel element, method for fabricating multilevel element, and method for driving multilevel element |
| US10991831B2 (en) | 2017-10-18 | 2021-04-27 | Iucf-Hyu (Industry-University Cooperation Foundation Hanyang University) | Layer, multilevel element, method for fabricating multilevel element, and method for driving multilevel element |
| KR20200073132A (ko) * | 2018-12-12 | 2020-06-23 | 한양대학교 산학협력단 | 인듐 산화물 반도체층을 구비하는 멀티레벨 소자 및 멀티레벨 소자의 제조방법 |
| KR20200073141A (ko) * | 2018-12-12 | 2020-06-23 | 한양대학교 산학협력단 | 양극성 멀티레벨 소자 |
| KR20200073130A (ko) * | 2018-12-12 | 2020-06-23 | 한양대학교 산학협력단 | P형 반도체층, p형 멀티레벨 소자, 및 p형 멀티레벨 소자의 제조방법 |
| US11177449B2 (en) | 2018-12-12 | 2021-11-16 | Industry-University Cooperation Foundation Hanyang University | P-type semiconductor layer, P-type multilevel element, and manufacturing method for the element |
| KR20200101494A (ko) * | 2019-01-29 | 2020-08-28 | 경북대학교 산학협력단 | 나노선 트랜지스터 및 이를 포함하는 다치 논리 소자 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |