JP2850747B2 - 結合量子ドット素子 - Google Patents
結合量子ドット素子Info
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Description
【０００１】
【産業上の利用分野】本発明は単一電子トランジスタを
用いた結合量子ドット素子とそれを用いた論理回路に関
する。
用いた結合量子ドット素子とそれを用いた論理回路に関
する。
【０００２】
【従来の技術】シリコンバイポーラは動作速度において
優れた特性を持っており、また、ＣＭＯＳは低消費電力
の面において優れている。高速動作と低消費電力の両方
を兼ね備えた素子はまだ存在していない。一方、高速動
作と低消費電力かつ、高集積度が可能な素子として期待
をされているのが単一電子素子で、単一電子の帯電エネ
ルギーを利用した究極の電子デバイスである。
優れた特性を持っており、また、ＣＭＯＳは低消費電力
の面において優れている。高速動作と低消費電力の両方
を兼ね備えた素子はまだ存在していない。一方、高速動
作と低消費電力かつ、高集積度が可能な素子として期待
をされているのが単一電子素子で、単一電子の帯電エネ
ルギーを利用した究極の電子デバイスである。
【０００３】リカレフらが１９８８年に提案した単一電
子トランジスタ（図１（ａ））はその先駆け的存在であ
る。２つのトンネル障壁をもったドットにゲート電極を
設け、このゲートに電圧を加えることによってトランジ
スタ動作させるものであった。ゲート電極に電圧を加え
ない場合、ドット中に電子が１個トンネルするにはｅ2
／Ｃのエネルギーが必要でありトンネルは起こらない。
一方、ゲート電極に電圧を加えてこのエネルギーを補償
してやるとトンネルが起こるようになり電流が流れる。
図１（ｂ）は、ゲート電圧によって伝導度が変化する様
子を示している。伝導度の振動の周期ΔＶはゲート電極
と量子ドット間の静電容量Ｃg によって、ΔＶ＝ｅ／Ｃ
g と表すことができる。図１（ｃ）は模式的にその様子
を表したもので、いずれかのレベルがフェルミ面を横切
った時に電流が流れる。ゲート電圧を変化させると各レ
ベルが全体に上がり、フェルミ面を次々に横切り、周期
的に電流が流れたり、流れなかったりする。
子トランジスタ（図１（ａ））はその先駆け的存在であ
る。２つのトンネル障壁をもったドットにゲート電極を
設け、このゲートに電圧を加えることによってトランジ
スタ動作させるものであった。ゲート電極に電圧を加え
ない場合、ドット中に電子が１個トンネルするにはｅ2
／Ｃのエネルギーが必要でありトンネルは起こらない。
一方、ゲート電極に電圧を加えてこのエネルギーを補償
してやるとトンネルが起こるようになり電流が流れる。
図１（ｂ）は、ゲート電圧によって伝導度が変化する様
子を示している。伝導度の振動の周期ΔＶはゲート電極
と量子ドット間の静電容量Ｃg によって、ΔＶ＝ｅ／Ｃ
g と表すことができる。図１（ｃ）は模式的にその様子
を表したもので、いずれかのレベルがフェルミ面を横切
った時に電流が流れる。ゲート電圧を変化させると各レ
ベルが全体に上がり、フェルミ面を次々に横切り、周期
的に電流が流れたり、流れなかったりする。
【０００４】２つの量子ドットをトンネル接合を介して
接続した場合（図２（ａ））には、フェルミ面上で２つ
のレベルが一致した場合にのみ電流が流れることが予想
される（図２（ｂ）、（ｃ））。Ｃg1、Ｃg2はそれぞれ
の量子ドットでのゲートとドット間の静電容量、Ｃはド
ット間、ドットとリード間の静電容量である。また、ト
ンネル障壁の抵抗はすべてＲとする。
接続した場合（図２（ａ））には、フェルミ面上で２つ
のレベルが一致した場合にのみ電流が流れることが予想
される（図２（ｂ）、（ｃ））。Ｃg1、Ｃg2はそれぞれ
の量子ドットでのゲートとドット間の静電容量、Ｃはド
ット間、ドットとリード間の静電容量である。また、ト
ンネル障壁の抵抗はすべてＲとする。
【０００５】単一電子トランジスタを組み合わせた単一
電子論理回路がアベリンやリカレフによって提案されて
いる。提案されているのは、ＮＯＴ回路、ＮＯＲ回路、
ＮＡＮＤ回路などである。
電子論理回路がアベリンやリカレフによって提案されて
いる。提案されているのは、ＮＯＴ回路、ＮＯＲ回路、
ＮＡＮＤ回路などである。
【０００６】
【発明が解決しようとする課題】従来技術で述べたよう
に、シリコンバイポーラやＣＭＯＳで構成される論理回
路では動作速度や集積度の限界が指摘されており、本発
明では本質的にこの問題の解決がはかれる新しい動作原
理、すなわち、単一電子の帯電エネルギーを利用した結
合量子ドット素子を提供する。単一電子帯電効果は微細
な構造に於いても特性が劣化することはなく、逆に、特
性が向上する性質を持っている。この効果を利用した電
子デバイスが実現できれば物理的限界を取り払うことが
でき、さらなる集積化、高速動作が可能となる。また、
単一電子を利用していることから、電子数のばらつきと
いった問題も解決することができる。
に、シリコンバイポーラやＣＭＯＳで構成される論理回
路では動作速度や集積度の限界が指摘されており、本発
明では本質的にこの問題の解決がはかれる新しい動作原
理、すなわち、単一電子の帯電エネルギーを利用した結
合量子ドット素子を提供する。単一電子帯電効果は微細
な構造に於いても特性が劣化することはなく、逆に、特
性が向上する性質を持っている。この効果を利用した電
子デバイスが実現できれば物理的限界を取り払うことが
でき、さらなる集積化、高速動作が可能となる。また、
単一電子を利用していることから、電子数のばらつきと
いった問題も解決することができる。
【０００７】アベリンらが提案した単一電子論理回路で
は、単一電子トランジスタを組み合わせて回路を構成し
ている。単一電子トランジスタを組み合わせた場合に
は、トンネル障壁の数が多くなる欠点がある。例えば、
ＡＮＤ素子を構成するには、２つの単一電子トランジス
タを直接に接続するが、その場合にはトンネル障壁が４
個必要である。
は、単一電子トランジスタを組み合わせて回路を構成し
ている。単一電子トランジスタを組み合わせた場合に
は、トンネル障壁の数が多くなる欠点がある。例えば、
ＡＮＤ素子を構成するには、２つの単一電子トランジス
タを直接に接続するが、その場合にはトンネル障壁が４
個必要である。
【０００８】一方、単一電子トランジスタを組み合わせ
た場合や、量子ドットを組み合わせた場合、ゲート電極
とドットの結合静電容量が正しく考慮されなければ、ド
ット間の静電ポテンシャルの相互作用により動作が正し
く行われなくなるという不都合が生じることが本発明者
らの計算で明らかとなった。この相互作用は、“１”が
出力されるべき場合において、出力を打ち消すように働
くことがわかった。
た場合や、量子ドットを組み合わせた場合、ゲート電極
とドットの結合静電容量が正しく考慮されなければ、ド
ット間の静電ポテンシャルの相互作用により動作が正し
く行われなくなるという不都合が生じることが本発明者
らの計算で明らかとなった。この相互作用は、“１”が
出力されるべき場合において、出力を打ち消すように働
くことがわかった。
【０００９】ＡＮＤ素子に用いるトンネル障壁の数を減
らすことと、ドット間のポテンシャルの相互作用を抑制
することが本発明の目的である。
らすことと、ドット間のポテンシャルの相互作用を抑制
することが本発明の目的である。
【００１０】
【課題を解決するための手段】本発明は、トンネル障壁
を介してお互いが接続され、また、それぞれゲート電極
を接続した複数の量子ドットにおいて、量子ドット間そ
して量子ドットとリード線間の静電容量に比べ、量子ド
ットとゲート電極間の静電容量を大きくすることによっ
て量子ドット間の静電ポテンシャルの相互作用を減少さ
せることを特徴とする結合量子ドット素子である。
を介してお互いが接続され、また、それぞれゲート電極
を接続した複数の量子ドットにおいて、量子ドット間そ
して量子ドットとリード線間の静電容量に比べ、量子ド
ットとゲート電極間の静電容量を大きくすることによっ
て量子ドット間の静電ポテンシャルの相互作用を減少さ
せることを特徴とする結合量子ドット素子である。
【００１１】また、直列に接続した量子ドットに入力と
してそれぞれの量子ドットの電位を制御するゲート電極
を接続して構成され、該量子ドットの伝導度が単一電子
帯電エネルギーのために変化することを用いたＡＮＤゲ
ート素子である。
してそれぞれの量子ドットの電位を制御するゲート電極
を接続して構成され、該量子ドットの伝導度が単一電子
帯電エネルギーのために変化することを用いたＡＮＤゲ
ート素子である。
【００１２】本発明に利用する量子ドットは、２次元電
子ガスを有する半導体基板上に金属ゲートを被着させ、
さらにそのゲートを負にバイアスすることによってゲー
ト直下を空乏化させて形成する。
子ガスを有する半導体基板上に金属ゲートを被着させ、
さらにそのゲートを負にバイアスすることによってゲー
ト直下を空乏化させて形成する。
【００１３】
【作用】請求項１で述べた、トンネル障壁を介してお互
いが接続され、また、それぞれゲート電極を接続した複
数の量子ドットにおいて、量子ドット間そして量子ドッ
トとリード線間の静電容量に比べ、量子ドットとゲート
電極間の静電容量を大きくすることによって量子ドット
間の静電ポテンシャルの相互作用が減らせることについ
て述べる。
いが接続され、また、それぞれゲート電極を接続した複
数の量子ドットにおいて、量子ドット間そして量子ドッ
トとリード線間の静電容量に比べ、量子ドットとゲート
電極間の静電容量を大きくすることによって量子ドット
間の静電ポテンシャルの相互作用が減らせることについ
て述べる。
【００１４】図３は、モンテカルロ法による２つの量子
ドットが接続された素子のデバイスシミュレーションの
結果である。計算に用いた回路パラメータは表１に示す
とおりである。Ｃg ／Ｃの比が１である場合（図３
（ａ））と１０の場合（図３（ｂ））についてシミュレ
ーションを行った。Ｃg ／Ｃ＝１では、図２（ｂ）の状
態の時に、予想に反して電流が流れなくなっていること
がわかる。これは、量子ドット間に静電ポテンシャルの
相互作用が強いために、一方の量子ドットに電子が１個
入った際、隣の量子ドットのポテンシャルが変化してレ
ベルがずれるためである。ところがＣg ／Ｃ＝１０で
は、ゲート容量と比較して十分小さな静電容量で２つの
量子ドットが接続されているため、一方の量子ドットに
おけるポテンシャルの変化による隣の量子ドットのポテ
ンシャルの変化が比較的小さい。したがって、ゲート容
量を大きくすれば、量子ドット間の相互作用をなくすこ
とができる。
ドットが接続された素子のデバイスシミュレーションの
結果である。計算に用いた回路パラメータは表１に示す
とおりである。Ｃg ／Ｃの比が１である場合（図３
（ａ））と１０の場合（図３（ｂ））についてシミュレ
ーションを行った。Ｃg ／Ｃ＝１では、図２（ｂ）の状
態の時に、予想に反して電流が流れなくなっていること
がわかる。これは、量子ドット間に静電ポテンシャルの
相互作用が強いために、一方の量子ドットに電子が１個
入った際、隣の量子ドットのポテンシャルが変化してレ
ベルがずれるためである。ところがＣg ／Ｃ＝１０で
は、ゲート容量と比較して十分小さな静電容量で２つの
量子ドットが接続されているため、一方の量子ドットに
おけるポテンシャルの変化による隣の量子ドットのポテ
ンシャルの変化が比較的小さい。したがって、ゲート容
量を大きくすれば、量子ドット間の相互作用をなくすこ
とができる。
【００１５】
【表１】
【００１６】このことは、次の簡単なモデルによって理
解できる（図４）。領域Ａの電荷がｑだけ変化したと
き、領域Ａと領域Ｂとを接続するコンデンサー上の電荷
の変化Δｑは、
解できる（図４）。領域Ａの電荷がｑだけ変化したと
き、領域Ａと領域Ｂとを接続するコンデンサー上の電荷
の変化Δｑは、
【００１７】
【数１】
【００１８】となる。領域Ｂの電位の変化ΔＶはΔｑに
比例するから、Ｃg ＞＞Ｃの場合にはΔＶは無視できる
程度に小さくなる。
比例するから、Ｃg ＞＞Ｃの場合にはΔＶは無視できる
程度に小さくなる。
【００１９】量子ドットが３つ以上接続された場合でも
このことは成り立つ。
このことは成り立つ。
【００２０】請求項２で述べた、直列に接続した量子ド
ットに入力としてそれぞれの量子ドットの電位を制御す
る電位を入力し、量子ドットの伝導度が単一電子帯電エ
ネルギーのために変化することを用いてＡＮＤ動作させ
るゲート素子について説明する。
ットに入力としてそれぞれの量子ドットの電位を制御す
る電位を入力し、量子ドットの伝導度が単一電子帯電エ
ネルギーのために変化することを用いてＡＮＤ動作させ
るゲート素子について説明する。
【００２１】入力信号の“０”、“１”にはゲート電圧
の０とｅ／２Ｃg に対応させる。図５（ａ）の“００”
では、フェルミ面は二つの量子ドットにおけるレベルの
中間にあり電流は流れず“０”が出力される。図５
（ｂ）の“１０”では、第１の量子ドット（図中左側の
添字「１」が付いている素子）のレベルとフェルミ面が
一致しているが、第２の量子ドット（図中右側の添字
「２」が付いている素子）のレベルと一致していないの
でやはり電流は流れず“０”である。図５（ｃ）の“０
１”に関しても同様に“０”である。一方、図５（ｄ）
の“１１”では、両方のレベルがフェルミ面に一致して
いるために電流は流れ、“１”が出力されることにな
る。
の０とｅ／２Ｃg に対応させる。図５（ａ）の“００”
では、フェルミ面は二つの量子ドットにおけるレベルの
中間にあり電流は流れず“０”が出力される。図５
（ｂ）の“１０”では、第１の量子ドット（図中左側の
添字「１」が付いている素子）のレベルとフェルミ面が
一致しているが、第２の量子ドット（図中右側の添字
「２」が付いている素子）のレベルと一致していないの
でやはり電流は流れず“０”である。図５（ｃ）の“０
１”に関しても同様に“０”である。一方、図５（ｄ）
の“１１”では、両方のレベルがフェルミ面に一致して
いるために電流は流れ、“１”が出力されることにな
る。
【００２２】請求項１の発明を用いれば、請求項２のＡ
ＮＤ素子の動作が正しく行われる。
ＮＤ素子の動作が正しく行われる。
【００２３】
【実施例】請求項１で述べた結合量子素子について、そ
の実施例を図６の平面図に示す。ＧａＡｓ半絶縁性基板
上にＧａＡｓ層とｎ−ＡｌＧａＡｓ層を積層して界面に
２次元電子ガスを有する構造とする。次にｎ−ＡｌＧａ
Ａｓ層をエッチングして図６（ａ）のように導電領域
（ｎ−ＡｌＧａＡｓ層）１７を残してエッチングする。
導電領域１７の線幅は０．５μm 程度にしておくと、真
空からの空乏層（幅は約０．２μm ）のために実際に電
子が存在する領域の線幅は約０．１μm 程度にすること
ができる。さらに、Ａｌ等の金属ゲートを２次元電子ガ
ス基板上の表面に被着する方法で、トンネル障壁２２を
形成するためのショットキーゲート２６〜２９と量子ド
ットの電位を制御するためのゲート電極１９〜２１を作
製する。ここでは電子ビート露光度とリフトオフ工程に
より金属ゲートを形成した。図中の黒い部分がショット
キーゲートを示しており、このゲートを負にバイアスす
る事によってゲート直下の２次元電子ガスを空乏化して
トンネル障壁となる。トンネル障壁で囲まれた領域に量
子ドットが形成される。この方法により直径０．１μm
の量子ドットを形成することができる。
の実施例を図６の平面図に示す。ＧａＡｓ半絶縁性基板
上にＧａＡｓ層とｎ−ＡｌＧａＡｓ層を積層して界面に
２次元電子ガスを有する構造とする。次にｎ−ＡｌＧａ
Ａｓ層をエッチングして図６（ａ）のように導電領域
（ｎ−ＡｌＧａＡｓ層）１７を残してエッチングする。
導電領域１７の線幅は０．５μm 程度にしておくと、真
空からの空乏層（幅は約０．２μm ）のために実際に電
子が存在する領域の線幅は約０．１μm 程度にすること
ができる。さらに、Ａｌ等の金属ゲートを２次元電子ガ
ス基板上の表面に被着する方法で、トンネル障壁２２を
形成するためのショットキーゲート２６〜２９と量子ド
ットの電位を制御するためのゲート電極１９〜２１を作
製する。ここでは電子ビート露光度とリフトオフ工程に
より金属ゲートを形成した。図中の黒い部分がショット
キーゲートを示しており、このゲートを負にバイアスす
る事によってゲート直下の２次元電子ガスを空乏化して
トンネル障壁となる。トンネル障壁で囲まれた領域に量
子ドットが形成される。この方法により直径０．１μm
の量子ドットを形成することができる。
【００２４】作用の項で述べたとおりドットとゲート間
の静電容量が、ドット間そしてドットとリード（ここで
はソース・ドレイン）間の静電容量よりも大きいことが
重要であった。静電容量は、ゲートの面積に比例ししか
も２次元電子ガスの厚さは非常に薄い（〜１０nm）か
ら、図６（ｂ）のように量子ドットを覆うようにゲート
を作製すると、ドットとゲート電極間の静電容量がもっ
とも大きくなる。
の静電容量が、ドット間そしてドットとリード（ここで
はソース・ドレイン）間の静電容量よりも大きいことが
重要であった。静電容量は、ゲートの面積に比例ししか
も２次元電子ガスの厚さは非常に薄い（〜１０nm）か
ら、図６（ｂ）のように量子ドットを覆うようにゲート
を作製すると、ドットとゲート電極間の静電容量がもっ
とも大きくなる。
【００２５】請求項２で述べたＡＮＤ回路の実施例を図
７に示す。作製方法は図６の場合と同じで、量子ドット
を２個作る。２つのゲート３４、３５はそれぞれの量子
ドットの電位を制御するためのゲート電極で、ＡＮＤ回
路の入力である。この量子ドットのサイズでの動作温度
は表２のように見積もることができる。単一電子帯電効
果が現れるためには、単一電子の帯電エネルギーが熱擾
乱エネルギーを上回ることが必要である。帯電エネルギ
ーはトンネル接合の静電容量を小さくすることによって
大きくすることができる。静電容量を小さくするには、
量子ドットをできるだけ小さくすることが必要である。
現在の通常の微細加工技術では量子ドットの大きさは１
００×１００nm2 程度であるが、１×１nm2 の量子ドッ
トを作れば、高温で動作する。
７に示す。作製方法は図６の場合と同じで、量子ドット
を２個作る。２つのゲート３４、３５はそれぞれの量子
ドットの電位を制御するためのゲート電極で、ＡＮＤ回
路の入力である。この量子ドットのサイズでの動作温度
は表２のように見積もることができる。単一電子帯電効
果が現れるためには、単一電子の帯電エネルギーが熱擾
乱エネルギーを上回ることが必要である。帯電エネルギ
ーはトンネル接合の静電容量を小さくすることによって
大きくすることができる。静電容量を小さくするには、
量子ドットをできるだけ小さくすることが必要である。
現在の通常の微細加工技術では量子ドットの大きさは１
００×１００nm2 程度であるが、１×１nm2 の量子ドッ
トを作れば、高温で動作する。
【００２６】
【表２】
【００２７】
【発明の効果】請求項１の発明により、量子ドット間の
静電ポテンシャルの相互作用をなくすことができ、予測
した素子の動作が可能となる。また、請求項２の発明に
より、これまでになく簡単な構造で、ＡＮＤ回路を構成
することができる。作用の項でも示したように、単一電
子の帯電エネルギーを利用した素子の動作速度は原理的
には電子のトンネル時間で決まっているが、ゲート電極
を設けた場合にはゲート電極への電子の充放電時間によ
っても律則される。充放電時間はゲートスイングが数ｍ
Ｖと小さいために１０-12 ｓｅｃ程度の速度が期待で
き、トンネル時間も１０-13 ｓｅｃもの超高速であり、
従来のシリコンデバイスの限界をはるかに凌駕する高速
動作が実現できる。また、量子ドットのサイズは小さけ
れば小さいほどよく、トンネルを利用していることから
動作の制限はないため、集積度は大幅に向上できる。
静電ポテンシャルの相互作用をなくすことができ、予測
した素子の動作が可能となる。また、請求項２の発明に
より、これまでになく簡単な構造で、ＡＮＤ回路を構成
することができる。作用の項でも示したように、単一電
子の帯電エネルギーを利用した素子の動作速度は原理的
には電子のトンネル時間で決まっているが、ゲート電極
を設けた場合にはゲート電極への電子の充放電時間によ
っても律則される。充放電時間はゲートスイングが数ｍ
Ｖと小さいために１０-12 ｓｅｃ程度の速度が期待で
き、トンネル時間も１０-13 ｓｅｃもの超高速であり、
従来のシリコンデバイスの限界をはるかに凌駕する高速
動作が実現できる。また、量子ドットのサイズは小さけ
れば小さいほどよく、トンネルを利用していることから
動作の制限はないため、集積度は大幅に向上できる。
【図１】（ａ）従来の単一電子トランジスタ、（ｂ）ゲ
ート電圧に対する電流特性、（ｃ）電流が周期的に流れ
ること、をそれぞれ模式的に表した図である。
ート電圧に対する電流特性、（ｃ）電流が周期的に流れ
ること、をそれぞれ模式的に表した図である。
【図２】（ａ）トンネル障壁を介して接続された２つの
量子ドットに入力としてそれぞれの量子ドットの電位を
制御するゲート電極を接続した結合量子ドット素子、
（ｂ）ゲート電圧Ｖg1、Ｖg2に対する電流特性、（ｃ）
ゲートを変化させたときの電流が流れるレベルの変化、
をそれぞれ示す図である。
量子ドットに入力としてそれぞれの量子ドットの電位を
制御するゲート電極を接続した結合量子ドット素子、
（ｂ）ゲート電圧Ｖg1、Ｖg2に対する電流特性、（ｃ）
ゲートを変化させたときの電流が流れるレベルの変化、
をそれぞれ示す図である。
【図３】２つの量子ドットが接続された素子のデバイス
シミュレーションの結果を示す図で、（ａ）はＣg ／Ｃ
＝１、（ｂ）はＣg ／Ｃ＝１０の場合を示す図である。
シミュレーションの結果を示す図で、（ａ）はＣg ／Ｃ
＝１、（ｂ）はＣg ／Ｃ＝１０の場合を示す図である。
【図４】本発明によって量子ドット間の相互作用をなく
すことができることを示すモデルであり、コンデンサー
によって接続された２つの孤立回路を示す図である。
すことができることを示すモデルであり、コンデンサー
によって接続された２つの孤立回路を示す図である。
【図５】本発明のＡＮＤゲート素子の動作を示す図であ
り、（ａ）は入力が“００”、（ｂ）は“１０”、
（ｃ）は“０１”、（ｄ）は“１１”の場合を示す図で
ある。
り、（ａ）は入力が“００”、（ｂ）は“１０”、
（ｃ）は“０１”、（ｄ）は“１１”の場合を示す図で
ある。
【図６】本発明の結合量子ドット素子の実施例を示す平
面図である。
面図である。
【図７】本発明のＡＮＤゲート素子の回路図である。
０１、０９、１３、３０、３１、４２、４３ 量子ドッ
ト ０２、０３、１０〜１２、２２〜２５、３６〜３８ ト
ンネル障壁 ０４、０８、１４、１９〜２１、３４、３５ ゲート電
極 ０５、０７、１５ ゲート電圧 ０６、１６ 電圧源 １７ 導電領域 １８ エッチング領域 ２６〜２９、３９〜４１ ショットキーゲート ３２、４４ ドレイン ３３、４５ ソース
ト ０２、０３、１０〜１２、２２〜２５、３６〜３８ ト
ンネル障壁 ０４、０８、１４、１９〜２１、３４、３５ ゲート電
極 ０５、０７、１５ ゲート電圧 ０６、１６ 電圧源 １７ 導電領域 １８ エッチング領域 ２６〜２９、３９〜４１ ショットキーゲート ３２、４４ ドレイン ３３、４５ ソース
Claims (3)
- 【請求項１】トンネル障壁を介してお互いが接続され、
しかも、それぞれにゲート電極が接続された複数個の量
子ドットについて、量子ドット間そして量子ドットとリ
ード線間の静電容量に比べ、量子ドットとゲート電極間
の静電容量を大きくすることによって量子ドット間の静
電ポテンシャルの相互作用を減少させることを特徴とす
る結合量子ドット素子。 - 【請求項２】トンネル障壁を介して接続され、しかも、
それぞれにゲート電極が接続された２つの量子ドット
を、量子ドット間そして量子ドットとリード線間の静電
容量に比べ、量子ドットとゲート電極間の静電容量を大
きくするように設け、ゲート電極にはそれぞれの量子ド
ットの電位を制御する電位が入力され、この量子ドット
の伝導度が単一電子帯電エネルギーのために変化するこ
とを用いてＡＮＤゲート素子として機能させることを特
徴とする結合量子ドット素子。 - 【請求項３】２次元電子ガスを有する半導体基板上に形
成した金属ゲートを負にバイアスすることによってゲー
ト直下を空乏化させ、それをトンネル障壁として用いる
請求項１あるいは２に記載の結合量子ドット素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6038132A JP2850747B2 (ja) | 1994-03-09 | 1994-03-09 | 結合量子ドット素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6038132A JP2850747B2 (ja) | 1994-03-09 | 1994-03-09 | 結合量子ドット素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07249801A JPH07249801A (ja) | 1995-09-26 |
| JP2850747B2 true JP2850747B2 (ja) | 1999-01-27 |
Family
ID=12516917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6038132A Expired - Fee Related JP2850747B2 (ja) | 1994-03-09 | 1994-03-09 | 結合量子ドット素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2850747B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9925213D0 (en) | 1999-10-25 | 1999-12-22 | Univ Cambridge Tech | Magnetic logic elements |
-
1994
- 1994-03-09 JP JP6038132A patent/JP2850747B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH07249801A (ja) | 1995-09-26 |
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