CN108767015B - 场效应晶体管及其应用 - Google Patents
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Abstract
本发明公开了一种场效应晶体管及其应用。所述场效应晶体管包括源极、漏极以及沟道区，所述源极与漏极之间经沟道区连接，所述沟道区上设置有作为晶体管输入极的栅极，所述栅极与沟道区之间设置有介质层，所述晶体管的输出极至少局部设于所述沟道区内或与所述沟道区直接接触。较之现有技术，本发明提供的场效应晶体管结构更为简单，可以实现反相器、非门、非门电路、与非门、或非门以及或门等多种功能，同时其制作工艺简单，可以与现有的晶体管制作工艺兼容，且成本低廉，具有广阔的应用前景。
Description
技术领域
本发明涉及一种晶体管，特别是一种具有改良结构的场效应晶体管及其应用。
背景技术
门电路是用以实现基本逻辑运算和复合逻辑运算的单元电路。常用的门电路在逻辑功能上有与门、或门、非门、与非门、或非门、与或非门、异或门等几种。传统的门电路中一般是采用CMOS双器件反相器作为其核心部件之一。
请参考图1所示为常见CMOS反相器的电路结构示意图，其主要由一个沟道增强型NMOS 管10和一个沟道增强型PMOS管20串联组成。所述NMOS管10与PMOS管20的栅极连接，作为反相器的输入端11；所述NMOS管10的漏极与PMOS管20的漏极连接，作为反相器的输出端12；所述NMOS管的源极接低电位端或接地；所述PMOS管的源极连接高电位Vdd。更为典型的一种CMOS反相器的结构可以参阅图2所示。
尽管此类CMOS反相器具有诸如静态功耗较低、抗干扰能力较强、电源利用率较高、输入阻抗较高，带负载能力较强等一系列的优点，但其结构较为复杂，在制作时亦需要较为繁复的操作和相对严苛的工艺条件，成本较高。另外，现有的此类CMOS反相器的面积较大，若通过传统方法一一进行工艺更新来减小面积，成本极高，例如，若将14nm工艺线换成10nm工艺线需要10亿美金级别的改造成本。
发明内容
本发明的主要目的在于提供一种场效应晶体管及其应用，以克服现有技术中的不足。
为实现前述发明目的，本发明采用的技术方案包括：
本发明实施例提供了一种场效应晶体管，包括源极、漏极以及沟道区，所述源极与漏极之间经沟道区连接，所述沟道区上设置有作为晶体管输入极的栅极，所述栅极与沟道区之间设置有介质层，所述晶体管的输出极至少局部设于所述沟道区内或与所述沟道区直接接触。
其中，通过采用前述设计，例如将栅极设置于沟道区上方的结构，可以使本申请实施例场效应晶体管的制作更为简单可控，并更好的与现有晶体管制作工艺兼容。
在一些实施方案中，所述场效应晶体管包括半导体层，所述半导体层内分布有沟道区、源区以及漏区，所述源区、漏区分别与源极、漏极连接，所述栅极设于半导体层表面并位于沟道区上方。
例如，在一些较为具体的实施方案中，所述半导体层的第一表面上设置有作为晶体管输入极的栅极。
在一些实施方案中，所述栅极为顶栅，并且所述场效应晶体管还包括用于调控沟道区的底栅，所述顶栅、底栅分别设置于所述沟道区的上方、下方。
例如，在一些较为具体的实施方案中，所述底栅设于半导体层的第二表面，所述第二表面与第一表面相背对设置。
在一些实施方案中，所述栅极为顶栅，并且所述场效应晶体管还包括用于调控沟道区的侧栅。
例如，在一些较为具体的实施方案中，所述侧栅设于半导体层的第一表面。
进一步地，在一些较为具体的实施方案中，所述侧栅设置于顶栅的旁边且不在所述沟道区上。
进一步地，在一些较为具体的实施方案中，所述侧栅为两个以上。
进一步地，在一些较为具体的实施方案中，所述侧栅设于所述介质层上。
在一些实施方案中，所述输出极的至少局部区域设于栅极正下方。
在一些实施方案中，所述输出极分布在偏离栅极正下方的其它区域内。
在一些实施方案中，所述输出极输出的逻辑值在沟道区导通时为逻辑1，在沟道区截断时为逻辑0。
或者，在一些实施方案中，所述输出极输出的逻辑值在沟道区导通时为逻辑0，在沟道区截断时为逻辑1。
在一些实施方案中，前述沟道区的材质包括石墨烯，碳纳米管，或者铟锡氧化物、铟钾锌氧、氧化锡、二氧化钛、氧化镓、ITO、In2O3、氧化锌、P型Cu2O、SnO、NiO、CuO、V2O3、WO3、氧化钼、Co3O4等形成的材料层、纳米线、二维材料，且不限于此，例如还可以为其它的半导体材料。
在一些实施方案中，前述的半导体层可以是第一掺杂类型的，而源区、漏区可以是第二掺杂类型的。进一步的，前述第一掺杂类型可以是P型或N型的，相应的，第二掺杂类型为不同于第一掺杂类型的N型或P型。
在另外一些实施方案中，也可以是源区、漏区与分布于沟道区中的导电沟道同为N型等的，即，源区、漏区直接通过所述导电沟道连接。
进一步的，所述半导体层可以采用业界已知的半导体材料，例如P型硅或N型硅等。而所述的源区和漏区可以是通过光刻、扩散工艺等对半导体层中的相应区域进行掺杂而形成，这些工艺均是业界已知的，此处不再赘述。
在一些较佳实施方案中，所述场效应晶体管为鳍式场效应晶体管(FinFET，FinField Effect Transistor)，所述晶体管的输出极至少局部设于所述晶体管的鳍式沟道区内。
进一步的，所述场效应晶体管显然还包括源极、漏极等，而所述的源极、漏极、顶栅和底栅等均可采用业界已知的导体特性材料，例如，金属、合金、导电聚合物、导电碳纳米管、铟锡氧化物(ITO)、铟镓锌氧化物(IGZO)等，其中，金属为铝、铜、钨、钼、金或铯等；合金至少含有铝、铜、钨、钼、金、铯中的两种，且不限于此。前述源极、漏极可以是掺杂或不掺杂的。
进一步的，所述输入极可以是与栅极分立的结构，也可以是与栅极一体设置的，其材质亦可以选自前述的导体特性材料。
进一步的，所述输出极的材质同样可以选自前述的导体特性材料，例如可以是掺杂半导体、也可以是金属等。所述输出极可以与源、漏区掺杂同时形成，也可以与源、漏极同时生长形成。
进一步的，所述沟道区可以是多种合适形状的，例如条状。而对于所述沟道区的尺寸，其可以依据实际应用的需求而定。例如，在一些实施案例中，所述沟道区的长度可以为0.001～ 5000μm，优选为0.01～100μm，更优选为0.1～10μm，宽度为0.0001～1000μm，优选为0.01～ 100μm，更优选为0.01～10μm，沟道区的电学厚度为0.001～8000nm，优选为0.01～200nm，更优选为1～50nm。
进一步的，所述的介质层采用绝缘材料，其物理厚度可以为0.001～1000μm，优选为1～200μm，当然也可以依据实际应用的需求而调整为其它尺寸。
进一步的，所述介质层的材质可以为二氧化硅(例如多孔二氧化硅、热生长二氧化硅)、苯并环丁烯、聚酯、丙烯酸树脂、氧化铝、氮氧化硅等高K栅介质材料，其可以是通过物理、化学气相沉积法等在半导体层上形成，也可以是将介质薄膜从外界转移到半导体层上形成。进一步的，位于所述沟道区上的顶栅优选尽可能地靠近沟道区。
进一步的，通过改变输入极、输出极的电压，可以使本发明的场效应晶体管实现多个逻辑功能，例如与门、非门、与非门等。
更进一步的，前述的底栅也可以是不必要的，例如，在只要求本发明实施例的场效应晶体管实现非门时，底栅是可以省略的。
同样的，前述侧栅也可以是非必要的，且其在所述场效应晶体管中的设置位置，可以依据实际需要而定，这是本领域技术人员依据本说明书和业界常识可以知悉的，此处不再予以详细解释。
本发明实施例还提供了所述场效应晶体管的用途，例如在构建逻辑电路中的用途。
相应的，本发明实施例还提供了一种装置，其包含所述的场效应晶体管。所述的装置可以是集成电路、电子器件、机电设备、光电设备等等，且不限于此。
例如，所述的装置可以包括数字电路或模拟电路，所述的数字电路或模拟电路包括所述的场效应晶体管。其中，当应用于数字电路时，所述场效应晶体管的输出可以是0/1。而当应用于模拟电路时，所述场效应晶体管可以输出连续信号。
较之现有技术，本发明提供的场效应晶体管结构更为简单，同等制备工艺下，面积减小45％以上，可以用于实现反相器、非门、非门电路、与非门、或非门以及或门等多种功能，同时其制作工艺简单，可以与现有的晶体管制作工艺兼容，同时制作工艺更为简洁，能与现有场效应晶体管制作工艺兼容，所需材料更为节约，成本显著降低、速度提高更易于制作，成本更为低廉，并可以由此为基础制作相关密钥、存储电路、寄存器电路、运算电路等，具有广阔的应用前景。
附图说明
图1是现有的一种CMOS反相器的电路结构示意图。
图2是现有的一种CMOS反相器的剖面结构示意图。
图3是本发明实施例1中一种场效应晶体管的剖面结构示意图。
图4是本发明一实施例1中一种场效应晶体管的俯视图。
图5是本发明一实施例2中一种场效应晶体管的俯视图。
图6是本发明一实施例3一种场效应晶体管的剖面结构示意图。
图7是本发明一实施例4中一种包含顶栅的场效应晶体管的剖面结构示意图。
图8是本发明一实施例5中一种场效应晶体管的俯视图。
图9是本发明一实施例6中一种场效应晶体管的剖面结构示意图。
图10是本发明一实施例7中一种场效应晶体管的结构示意图。
图11是本发明一实施例8中一种场效应晶体管的结构示意图。
具体实施方式
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
又及，需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
实施例1：请参阅图3示出了该实施例中的一种场效应晶体管，其包括半导体层10，所述半导体层内形成有源区11和漏区12，所述源区与漏区之间经沟道区连接，所述半导体层的第一表面101上设置有作为晶体管输入极(intput)的栅极(gate)，所述栅极与沟道区之间设置有介质层20。参阅图4，所述晶体管的输出极17(output)局部设于所述沟道区内。与该第一表面101相背对的是第二表面102。
进一步的，在该场效应晶体管中，半导体层可以选自P型硅片，特别是低掺杂浓度的P型硅片，而其中的源区、漏区可以是通过在该P型硅片上设置图形化掩模，并对与源、漏相应区域进行离子注入处理等形成的N型区域。
进一步的，在该场效应晶体管中，介质层可以是诸如氮化硅、氮化铝等高K介质材料组成的，其可以通过诸如MOCVD、PECVD等方式直接形成在该半导体层的第一表面。
进一步的，在该场效应晶体管中，可以于介质层的源、漏区域开设窗口，以利于制作源极13 (source)、漏极14(drain)，并使源极、漏极分别与前述源区、漏区电性接触，例如形成欧姆接触。
进一步的，在该场效应晶体管中，栅极可以于介质层上直接制作形成。
进一步的，在该场效应晶体管中，栅极15也可以是与输入极16分立设置的。
进一步的，前述源极、漏极、栅极、输入极、输出极等可以是铝、铜、钨、钼、金、铯等金属材质的或者前述的其它导体材料。若是金属材质的，则可以通过溅射等工艺形成。又及，其中输出极的材质还可以是掺杂半导体，其可以与源、漏电极同时形成。
该场效应晶体管器件的制作工艺可以与现有晶体管(如NMOS管)的制作工艺兼容。
进一步的，该场效应晶体管的工作原理如下：通过调控器件，使该场效应晶体管的输出极和漏极＝1连接，在作为输出极的栅极电压为零的情况下，可以使输出为1，在作为输出极的栅极电压为1的情况下，整条沟道开启，输出极和漏极＝0连接，从而形成非门。
本实施例的场效应晶体管在应用时，具有相当优异的表现，例如，其在应用为反相器时，与 CMOS双器件反相器相比，不仅可以保持CMOS低漏电低功耗的优点，且运行速度更快。
实施例2：请参阅图5所示，该实施例中的一种场效应晶体管器件可以具有与图3及图4所示场效应晶体管相似的结构，区别在于：在该场效应晶体管中，半导体层可以选自N型硅衬底，其中分布有沟道区、源区、漏区；以及，其中输出极17’与沟道区直接接触但未进入沟道区。该场效应晶体管的工作原理可参考实施例1。该场效应晶体管器件的制作工艺可以与现有的晶体管制作工艺兼容。
实施例3：请参阅图6所示，该实施例中的一种场效应晶体管器件可以具有与图3及图4所示场效应晶体管相似的结构，区别在于，在所述半导体层的第二表面102还设置有一个以上的底栅18，用于辅助对沟道区进行控制。该场效应晶体管器件的制作工艺可以与现有的晶体管制作工艺兼容。该场效应晶体管器件在应用时，除了可以作为非门，通过调节电压，输出端和漏极、输出端和源、漏之间的距离和距离比例等，还可实现其他门电路如与非门，或非门，或门等功能。
该实施例中一种场效应晶体管样品的工作原理可以为：设定电压>0.7V为1，小于0.7V为0：当底栅或者顶栅为0，漏极电压使漏极到输出极之间的沟道导通，输出被漏极电压拉升为1；当底栅或者顶栅为1，源极漏极之间整条沟道导通，输出可能被源极电压0拉低为0。
实施例4：该实施例中的一种场效应晶体管器件可以具有与实施例3相似的结构，区别之处在于：在前述底栅18与半导体层10之间设置一绝缘介质层21，相应的器件结构可以参阅图 7所示。该场效应晶体管器件的制作工艺可以与现有的晶体管制作工艺兼容。该场效应晶体管器件在应用时，除了可以作为非门，通过调节电压，输出端和漏极、输出端和源、漏之间的距离和距离比例等，还可实现其他门电路如与非门，或非门，或门等功能。
实施例5：请参阅图8所示，该实施例中的一种场效应晶体管器件可以具有与图3及图4所示场效应晶体管相似的结构，区别在于，在所述半导体层的第一表面还设置有一个以上的侧栅19，用于辅助对沟道区进行控制。该场效应晶体管器件的制作工艺可以与现有的晶体管制作工艺兼容。该场效应晶体管在应用时，可以调控通过漏极电压、输出极相对于沟道的位置以及其距离源、漏极的距离与距离比例、输入电压等，实现在同一输入电压得到需要门电路相应的输出，或被漏极电压拉升为1，或被源极电压拉低为0，进而实现与非门，或非门，或门等其他门电路功能。
实施例6：请参阅图9示出了本发明实施例中的另一种场效应晶体管器件，其中，栅极15’与半导体层10底面之间设置一绝缘介质层21，输入极16与栅极15’电连接，半导体层10顶面与栅极18’之间设置一绝缘介质层20。该场效应晶体管器件的制作工艺可以与现有的晶体管制作工艺兼容。同样的，在应用时，通过调节电压，输出端和漏极、输出端和源、漏之间的距离和距离比例等，可以使该场效应晶体管实现非门、与非门，或非门，或门等多种功能。
实施例7：请参阅图10示出了该实施例中的一种场效应晶体管，其可以形成在一衬底36上，包括源极31、漏极32以及形成沟道区的石墨烯薄膜33，源极31与漏极32经石墨烯薄膜33 连接，沟道区上设置有介质层34，介质层34上设置有栅极(gate)37，该栅极作为晶体管输入极(intput)，同时所述晶体管的输出极(output)35与所述沟道区相接。
前述介质层可以是诸如氮化硅、氮化铝等高K介质材料组成的。前述源极、漏极、栅极、输入极、输出极等可以是铝、铜、钨、钼、金、铯等金属材质的或者前述的其它导体材料。
对于该场效应晶体管，可以通过调节电压，输出端和漏极、输出端和源、漏之间的距离和距离比例等，使该场效应晶体管实现非门、与非门，或非门，或门等多种功能。
前述各实施例中，沟道区亦可替换为由诸如铟锡氧化物、铟钾锌氧、氧化锡、二氧化钛、氧化镓、ITO、In2O3、氧化锌、P型Cu2O、SnO、NiO、CuO、V2O3、WO3、氧化钼、Co3O4等材料中的一种或多种的组合形成的材料层。前述的这些材料可以是纳米线、纳米片等形态的。
实施例8：请参阅图11示出了该实施例中的一种场效应晶体管，其为FinFET(鳍式场效应晶体管)，包括形成在一衬底46上的源区41、漏区42以及鳍型沟道区43(当然还包括相应的源极、漏极等，图中未示出)，源区41与漏区42经鳍型沟道区43连接，鳍型沟道区上设置有介质层(图中未示出)，介质层上设置有栅极(gate)44，该栅极作为晶体管输入极(intput) 围绕在鳍型沟道区43两侧及上方，同时所述晶体管的输出极(output)45局部设于所述沟道区内。该FinFET中各组成部分的材质可以与前述实施例相同，而且工作原理也与前述实施例基本相同。
应当理解，上述实施例仅为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。
Claims (11)
1.一种场效应晶体管，包括半导体层、源极以及漏极，所述半导体层内分布有沟道区、源区以及漏区，所述源区、漏区分别与源极、漏极连接，所述源极与漏极之间经沟道区连接，所述栅极作为晶体管输入极设于半导体层表面并位于沟道区上方，且所述栅极与沟道区之间设置有介质层，其特征在于：所述晶体管的输出极至少局部设于所述沟道区内或与所述沟道区的侧壁直接接触，所述输出极的至少局部区域设于栅极正下方或偏离栅极正下方的其它区域内。
2.如权利要求1所述的场效应晶体管，其特征在于：所述栅极为顶栅，并且所述场效应晶体管还包括用于调控沟道区的底栅，所述顶栅、底栅分别设置于所述沟道区的上方、下方。
3.如权利要求1所述的场效应晶体管，其特征在于：所述栅极为顶栅，并且所述场效应晶体管还包括用于调控沟道区的侧栅。
4.如权利要求3所述的场效应晶体管，其特征在于：所述侧栅设置于顶栅的旁边且不在所述沟道区上。
5.如权利要求3所述的场效应晶体管，其特征在于：所述侧栅为两个以上。
6.如权利要求3所述的场效应晶体管，其特征在于：所述侧栅设于所述介质层上。
7.如权利要求1所述的场效应晶体管，其特征在于：所述沟道区的材质选自石墨烯、碳纳米管、氧化物半导体中的任意一种或两种以上的组合。
8.如权利要求1所述的场效应晶体管，其特征在于：所述场效应晶体管为鳍式场效应晶体管，所述晶体管的输出极至少局部设于所述晶体管的鳍式沟道区内。
9.如权利要求1所述的场效应晶体管，其特征在于：所述输出极输出的逻辑值在沟道区导通时为逻辑1，在沟道区截断时为逻辑0；或者，所述输出极输出的逻辑值在沟道区导通时为逻辑0，在沟道区截断时为逻辑1。
10.一种装置，其特征在于包含权利要求1-9中任一项所述场效应晶体管。
11.如权利要求10所述的装置，其特征在于，包括数字电路或模拟电路，所述的数字电路或模拟电路包括所述的场效应晶体管。
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