KR101904383B1 - 원자층 증착을 이용한 이차원 반도체의 도핑방법 및 그를 포함하는 cmos 소자의 제조방법 - Google Patents

원자층 증착을 이용한 이차원 반도체의 도핑방법 및 그를 포함하는 cmos 소자의 제조방법 Download PDF

Info

Publication number
KR101904383B1
KR101904383B1 KR1020170049102A KR20170049102A KR101904383B1 KR 101904383 B1 KR101904383 B1 KR 101904383B1 KR 1020170049102 A KR1020170049102 A KR 1020170049102A KR 20170049102 A KR20170049102 A KR 20170049102A KR 101904383 B1 KR101904383 B1 KR 101904383B1
Authority
KR
South Korea
Prior art keywords
semiconductor
channel
transition metal
doping
source
Prior art date
Application number
KR1020170049102A
Other languages
English (en)
Inventor
임성일
임준영
최형준
Original Assignee
연세대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 연세대학교 산학협력단 filed Critical 연세대학교 산학협력단
Priority to KR1020170049102A priority Critical patent/KR101904383B1/ko
Application granted granted Critical
Publication of KR101904383B1 publication Critical patent/KR101904383B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 2차원 전이금속 칼코겐화합물(transition Metal Dichalcogenides)을 포함하는 반도체상에 무기물 전구체와 산소 소스를 사용하여 원자층 증착(atomic layer deposition)을 수행하여 무기 절연막을 형성함으로써, 상기 2차원 전이금속 칼로겐 화합물을 전자도핑하는, 반도체의 도핑방법 및 그를 포함하는 트랜지스터, CMOS 소자의 제조방법에 관한 것이다. 이에 의하여, 반도체 도핑에 있어서 이미 실리콘 반도체 공정 상에 널리 사용되는 원자층 증착 방법을 사용하여 절연층 증착과 동일한 기술과 장비를 적용할 수 있으므로 추가적인 장비 세팅이 필요하지 않으며, 또한 CMOS 소자의 제조시 노광 기술을 통한 패터닝 작업을 적용하여 동일한 채널층의 일정 영역의 선택적 도핑을 적용할 수 있어, 2차원 물질을 활용한 집적회로 연구 및 개발에 있어 공정 및 비용면에서 효율적이다. 또한, 2차원 반도체를 안정적인 n형 반도체로 제조할 수 있다는 장점이 있다.

Description

원자층 증착을 이용한 이차원 반도체의 도핑방법 및 그를 포함하는 CMOS 소자의 제조방법{METHOD FOR DOPING 2D SEMICONDUCTOR USING ATOMIC LAYER DEPOSITION AND METHOD FOR FABRICATING CMOS DEVICE COMPRISING THE SAME}
본 발명은 이차원 반도체의 도핑방법 및 그를 포함하는 CMOS 소자의 제조방법에 관한 것으로, 더욱 상세하게는 원자층 증착을 이용한 2차원 전이금속 칼코겐화합물 반도체의 전자도핑방법, 그를 포함하는 트랜지스터 제조방법 및 CMOS 소자의 제조방법에 관한 것이다.
2차원 물질로 분류되는 전이금속 칼코겐화합물(Transition Metal Dichalcogenides, TMDs)은 다음 세대의 전자 또는 광전자 공학에 따른 디바이스에 요구되는 뛰어난 물성을 보여주어 왔다. 전이금속 칼코겐화합물은 층들을 포함하고, 이는 반데르발스의 힘에 의해 결합되어 있어 스카치 테이프 등의 점착 수단을 사용하여 원자 스케일로 용이하게 박리될 수 있는 특성이 있다.
층들 사이의 공유결합의 부재 또는 TMDs 표면상에 평면 밖으로의 단글링 결합(dangling bond)의 부재는 낮은 캐리어 분산과 높은 화학적 안정성과 같은 이점을 갖는다. 그러나 전통적인 3차원 벌크 반도체는 짧은 채널효과나 단글링 결합으로 인한 트랩과 같은 문제에 직면한 것과는 비교된다. 따라서, 매우 얇고, 단글링 결합이 없는 2차원 반도체는 우수한 정전기적 제어를 용이하게 할 수 있으며, 이는 2차원 전이금속 칼코겐화합물이 전통적인 3차원 실리콘보다 미래의 전자소자를 위해서 더 훌륭한 후보 소재가 될 수 있도록 한다. 최근 MoTe2과 같은 전이금속 칼로겐 화합물은 반도체, 금속, 및 초전도 특성 등에 의해 높은 주목을 받고 있다. 그러나, 전이금속 칼로겐 화합물을 이용한 CMOS(metal-oxide-semiconductor) 인버터 또는 PN 접합 다이오드에 대해서는 아직 알려져 있지 않다.
한편, 종래의 2D CMOS 소자는 통상적으로 n- 및 p-채널 형성을 위하여 두 개의 다른 나노시트를 도입한 이종타입(heterogeneous type)이고, 몇몇의 동종타입 CMOS 소자는 하나의 단일 플레이크를 사용하면서 두 개의 별개 n- 및 p-채널을 가지는 것을 특징으로 하고 있다.
동종타입(homogeneous type) CMOS 구조를 위해서는, CMOS 소자는 n- 와 p-전계효과트랜지스터 사이의 우수한 전기적 분리가 필요하지만, 이와 관련된 연구는 아직 미미한 상태이다.
Nano Lett. 2012, 12, 3788-3792 NATURE NANOTECHNOLOGY | VOL 9 | APRIL 2014
본 발명의 목적은 반도체 도핑에 있어서 이미 실리콘 반도체 공정 상에 널리 사용되는 원자층 증착 방법을 사용하여 절연층 증착과 동일한 기술과 장비를 적용할 수 있으므로 추가적인 장비 세팅이 필요하지 않으며, 또한 CMOS 소자의 제조시 노광 기술을 통한 패터닝 작업을 적용하여 동일한 채널층의 일정 영역의 선택적 도핑을 적용할 수 있어, 2차원 물질을 활용한 집적회로 연구 및 개발에 있어 공정 및 비용면에서 효율적이다. 또한, 2차원 반도체를 안정적인 n형 반도체로 제조할 수 있는 반도체 도핑방법, 그를 포함하는 트랜지스터 및 CMOS 소자의 제조방법을 제공하는 데 있다.
본 발명의 일 측면에 따르면,
2차원 전이금속 칼코겐화합물(transition Metal Dichalcogenides)을 포함하는 반도체상에 무기물 전구체와 산소 소스를 사용하여 원자층 증착(atomic layer deposition)을 수행하여 무기 절연막을 형성함으로써, 상기 2차원 전이금속 칼로겐 화합물을 전자도핑하는, 반도체의 도핑방법이 제공된다.
상기 무기물 전구체는 TMA(trimethylaluminum), TEOS(tetraethoxysilane). 티타늄 이소프로폭사이드(titanium isopropoxide), TEMAHf(Tetrakis(ethylmethylamino)Hf) 및 TEMAZr(Tetrakis(ethylmethylamino)Zr) 중에서 선택된 어느 하나일 수 있다.
상기 산소 소스는 물(H2O) 또는 과산화수소(H2O2)일 수 있다.
상기 2차원 전이금속 칼코겐화합물을 포함하는 반도체는 p-형 반도체일 수 있다.
상기 2차원 전이금속 칼코겐화합물을 포함하는 반도체는 단일층(mono layer)일 수 있다.
상기 2차원 전이금속 칼코겐화합물은 몰리브덴 텔루라이드(MoTe2), 몰리브덴 디설파이드(MoS2), 몰리브덴 디셀레나이드(MoSe2), 텅스텐 디셀레나이드(WSe2) 및 틴 셀레나이드(SnSe2) 중에서 선택된 어느 하나일 수 있다.
상기 무기 절연막은 알루미나(Al2O3), 실리카(SiO2), 하프늄 옥사이드(HfO2), 지르코늄 옥사이드(ZrO2), 징크옥사이드 (ZnO), 타이타늄 옥사이드(TiO2). 및 실리콘 모노옥사이드(SiO) 중에선 선택된 어느 하나일 수 있다.
상기 전자도핑은, 상기 원자층 증착에 따라 상기 2차원 전이금속 칼코겐화합물을 포함하는 반도체의 격자 사이에 수소원자가 침투함으로써 이루어질 수 있다.
본 발명의 다른 하나의 측면에 따르면,
상기 반도체 도핑방법을 포함하는 트랜지스터의 제조방법이 제공된다.
상기 트랜지스터의 제조방법은, (a) 게이트 전극 및 상기 게이트 전극 상에 배치되는 게이트 절연층을 포함하는 기판을 준비하는 단계; (b) 상기 게이트 절연층 상에 2차원 전이금속 칼코겐화합물을 포함하는 반도체를 포함하는 채널층을 형성하는 단계; (c) 상기 게이트 절연층 상에 서로 이격되어 배치되고, 상기 채널층에 의해 전기적으로 연결되는 소스 및 드레인 전극을 형성하는 단계; 및 (d) 상기 채널층 상에 무기물 전구체와 산소 소스를 사용하여 원자층 증착을 수행하여 무기 절연막을 형성함으로써, 상기 채널층을 전자도핑하는 단계;를 포함한다.
상기 소스 및 드레인 전극은 일함수가 3.5 내지 6.0eV인 인 전극재료로 이루어질 수 있다.
상기 전극재료는 Ni, Au, Al, Ag, Ti, Mo, Pt, W 및 Cu 중에서 선택된 1종 이상일 수 있다.
단계 (d)의 상기 채널층은 n-타입 채널로 도핑된 것일 수 있다.
본 발명의 다른 또 하나의 측면에 따르면,
상기 방법 따른 반도체 도핑방법을 포함하는 CMOS 소자의 제조방법이 제공된다.
상기 CMOS 소자의 제조방법은 상기 2차원 전이금속 칼코겐화합물을 포함하는 반도체의 소정의 영역에 원자층 증착을 선택적으로 수행하여 p-채널과 n-채널을 동시에 형성하는 단계를 포함할 수 있다.
상기 CMOS 소자의 제조방법은, (1) 게이트 전극 및 상기 게이트 전극 상에 배치되는 게이트 절연층을 포함하는 기판을 준비하는 단계; (2) 상기 게이트 절연층 상에 2차원 전이금속 칼코겐화합물을 포함하는 반도체를 포함하는 채널층을 형성하는 단계; (3) 상기 채널층을 예비적으로 p-채널 영역과 이에 연속하여 인접한 n-채널 영역을 나누고, 상기 p-채널 영역에 제1 소스/드레인 전극을 형성하고, n-채널 영역에 상기 제1 소스/드레인 전극에 비해 상대적으로 일함수가 낮은 전극재료를 포함하는 제2 소스/드레인 전극을 형성하는 단계; 및 (4) 상기 채널층의 n-채널 영역에 무기물 전구체와 산소 소스를 사용하여 원자층 증착을 수행하여 무기 절연막을 형성함으로써 n-채널을 형성함에 따라 PN 접합이 형성되는 단계;를 포함할 수 있다.
상기 2차원 전이금속 칼코겐화합물은 몰리브덴 텔루라이드(MoTe2), 몰리브덴 디설파이드(MoS2), 몰리브덴 디셀레나이드(MoSe2), 텅스텐 디셀레나이드(WSe2) 및 틴 셀레나이드(SnSe2) 중에서 선택된 어느 하나일 수 있다.
단계 (3)에서, 상기 p-채널 영역과 n-채널 영역은 포토리소그래피에 의하여 n-채널 영역을 선택적으로 노출시킬 수 있다.
상기 제1 소스/드레인 전극은 일함수가 4.8 내지 6.0eV이고,
상기 제2 소스/드레인 전극은 일함수가 3.5 내지 4.6eV일 수 있다.
상기 무기 절연막은 알루미나(Al2O3), 실리카(SiO2), 하프늄 옥사이드(HfO2), 지르코늄 옥사이드(ZrO2), 징크옥사이드 (ZnO), 타이타늄 옥사이드(TiO2). 및 실리콘 모노옥사이드(SiO) 중에선 선택된 어느 하나일 수 있다.
상기 무기물 전구체는 TMA(trimethylaluminum), TEOS(tetraethoxysilane). 티타늄 이소프로폭사이드(titanium isopropoxide), TEMAHf(Tetrakis(ethylmethylamino)Hf), 및 TEMAZr(Tetrakis(ethylmethylamino)Zr) 중에서 선택된 어느 하나일 수 있다.
상기 산소 소스는 물(H2O) 또는 과산화수소(H2O2)일 수 있다.
단계 (2) 또는 (3)의 상기 채널층은 p-형 반도체일 수 있다.
상기 2차원 전이금속 칼코겐화합물을 포함하는 반도체는 단일층(mono layer)일 수 있다.
본 발명의 반도체 도핑방법, 그를 포함하는 트랜지스터 및 CMOS 소자의 제조방법은 반도체 도핑에 있어서 이미 실리콘 반도체 공정 상에 널리 사용되는 원자층 증착 방법을 사용하여 절연층 증착과 동일한 기술과 장비를 적용할 수 있으므로 추가적인 장비 세팅이 필요하지 않으며, 또한 CMOS 소자의 제조시 노광 기술을 통한 패터닝 작업을 적용하여 동일한 채널층의 일정 영역의 선택적 도핑을 적용할 수 있어, 2차원 물질을 활용한 집적회로 연구 및 개발에 있어 공정 및 비용면에서 효율적이다. 또한, 2차원 반도체를 안정적인 n형 반도체로 제조할 수 있다는 장점이 있다.
도 1은 실시예 1에 따라 제조된 CMOS 인버터의 단면도이다.
도 2는 실시예 1에 따라 제조된 CMOS 인버터의 3차원 개략도이다.
도 3은 실시예 2에 따라 제조된 n-형 전계효과 트랜지스터의 단면을 나타낸 개략도이다.
도 4는 Ti/Au 전극이 형성된 a-MoTe2 FET의 위에서 바라본 광학 현미경 이미지이다.
도 5는 Pt이 부착된 a-MoTe2 p-타입 FET의 광학 현미경 이미지이다.
도 6과 ALD 공정에 따른 Al2O3 캡핑 전의 드레인 전류-게이트 전압(ID-VGS) 전달 특성(transfer characteristics)을 나타낸 것이다.
도 7은 ALD 공정에 따른 Al2O3 캡핑 후의 드레인 전류-게이트 전압(ID-VGS) 전달 특성(transfer characteristics)을 나타낸 것이다.
도 8은 VD=0.1V에서 얻은 n-타입 a-MoTe2 FET의 선형 모빌리티 플롯을 나타낸 것이다.
도 9는 n-FET의 ID-VDS 출력 특성을 나타낸 것이다.
도 10은 p- 및 n-타입 a-MoTe2의 에너지 밴드 다이아그램을 나타낸 것이다.
도 11은 Al2O3 ALD 캡핑 전의 p-FET ID-VGS 전달특성을 나타낸 것이다.
도 12는 p-타입 a-MoTe2 트랜지스터의 VD=-0.1V에서의 선형 모빌리티 플롯을 나타낸 것이다.
도 13은 소자실시예 1에 따른 대면적 단일 a-MoTe2 나노시트를 포함하는 CMOS 인버터의 광학 현미경 이미지이다.
도 14는 각각 실시예 1에 따라 제조된 CMOS 인버터의 n-채널 플레이크의 원자력 현미경(AFM)에 의한 관찰결과를 나타낸 것이다.
도 15는 각각 실시예 1에 따라 제조된 CMOS 인버터의 p-채널 플레이크의 원자력 현미경(AFM)에 의한 관찰결과를 나타낸 것이다.
도 16은 CMOS 인버터에서 PN 접합의 I-V 커브를 나타낸 것이다.
도 17은 CMOS 인버터에 집적된 p-FET의 ID-VGS 전달특성을 나타낸 것이다.
도 18은 CMOS 인버터에 집적된 n-FET의 ID-VGS 전달특성을 나타낸 것이다.
도 19는 p-FET(빨간색)과 n-FET(파란색)의 출력특성(ID-VDS)을 나타낸 것이다.
도 20은 1V 및 2V의 서로 다른 VDD에서의 a-MoTe2 CMOS 인버터의 전압 전달 특성(VTC)을 나타낸 것이다.
도 21은 VDD = 2 V에서 노이즈 마진(noise margins)을 나타낸 것이다.
도 22는 CMOS 인버터의 소비전력특성을 나타낸 것이다.
도 23은 실시예 1에 따라 제조된 CMOS 인버터에 대한 VDD =2 V 하 100 Hz에서 동적 출력 전압 응답(Dynamic output voltage response)을 나타낸 것이다.
도 24는 실시예 1에 따라 제조된 CMOS 인버터에 대한 VDD =2 V 하 1 kHz에서 동적 출력 전압 응답(Dynamic output voltage response)을 나타낸 것이다.
이하에서, 본 발명의 여러 측면 및 다양한 구현예에 대해 더욱 구체적으로 설명한다. 이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하도록 한다.
그러나, 이하의 설명은 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 본 발명의 반도체 도핑방법에 대해 설명하도록 한다.
본 발명의 반도체 도핑방법은 2차원 전이금속 칼코겐화합물(transition Metal Dichalcogenides)을 포함하는 반도체상에 무기물 전구체와 산소 소스를 사용하여 원자층 증착(atomic layer deposition)을 수행하여 무기 절연막을 형성함으로써, 상기 2차원 전이금속 칼로겐 화합물을 전자도핑하는 것을 특징으로 한다.
상기 무기물 전구체는 TMA(trimethylaluminum), TEOS(tetraethoxysilane). 티타늄 이소프로폭사이드(titanium isopropoxide), TEMAHf(Tetrakis(ethylmethylamino)Hf), TEMAZr(Tetrakis(ethylmethylamino)Zr) 등일 수 있으나, 본 발명의 범위가 여기에 한정되지 않는다.
상기 산소 소스는 물(H2O) 또는 과산화수소(H2O2) 일 수 있다.
상기 2차원 전이금속 칼코겐화합물을 포함하는 반도체는 p-형 반도체일 수 있다.
상기 2차원 전이금속 칼코겐화합물을 포함하는 반도체는 단일층(mono layer)인 것이 바람직하다.
상기 2차원 전이금속 칼코겐화합물은 몰리브덴 텔루라이드(MoTe2), 몰리브덴 디설파이드(MoS2), 몰리브덴 디셀레나이드(MoSe2), 텅스텐 디셀레나이드(WSe2), 틴 셀레나이드(SnSe2) 등일 수 있다. 상기 무기 절연막은 알루미나(Al2O3), 실리카(SiO2), 실리콘 나이트라이드(Si3N4), 하프늄 옥사이드(HfO2), 지르코늄 옥사이드(ZrO2), 징크옥사이드 (ZnO), 타이타늄 옥사이드(TiO2). 실리콘 모노옥사이드(SiO) 등일 수 있다.
상기 전자도핑은, 상기 원자층 증착에 따라 상기 2차원 전이금속 칼코겐화합물을 포함하는 반도체의 격자 사이에 수소원자가 침투함으로써 이루어질 수 있다.
이하, 본 발명의 트랜지스터의 제조방법에 대해 설명하도록 한다.
본 발명의 트랜지스터의 제조방법은 상기 반도체 도핑방법을 포함하는 것을 특징으로 하고, 구체적으로는 아래의 순서에 따를 수 있다.
먼저, 게이트 전극 및 상기 게이트 전극 상에 배치되는 게이트 절연층을 포함하는 기판을 준비한다(단계 a).
상기 게이트 전극은 백금과 금속 전극이나, 도핑된 실리콘, ITO, In2O3, SnO2, ZnO, Ga이 도핑된 ZnO, Al이 도핑된 ZnO, Sb가 도핑된 SnO2 등의 도전성 물질을 적용할 수 있으나 본 발명의 범위가 여기에 한정되지 않는다.
상기 게이트 절연층은 Al2O3, SiO2, Ta2O5, Y2O3, La2O3, HfO2, Nb2O3, ZrO2 등의 절연성 산화물이거나, 또는 PVP(Polyvinylpyrrolidone), PS(Poly-styrene), PET(Poly(ethyleneterephtalate))등의 고분자 절연체를 적용할 수도 있으며, 본 발명의 범위가 여기에 한정되지 않는다.
다음으로, 상기 게이트 절연층 상에 2차원 전이금속 칼코겐화합물을 포함하는 반도체를 포함하는 채널층을 형성한다(단계 b).
상기 2차원 전이금속 칼코겐화합물은 앞서 설명한 바와 동일하므로 구체적인 설명은 그 부분을 참조하기로 한다.
상기 채널층의 형성은 벌크 크리스탈로부터 기계적 박리된 전이금속 칼코겐화합물을 직접 임프린팅하는 방법으로 수행하는 것이 바람직하나, 본 발명의 범위가 여기에 한정되지 않는다.
이후, 상기 게이트 절연층 상에 서로 이격되어 배치되고, 상기 채널층에 의해 전기적으로 연결되는 소스 및 드레인 전극을 형성한다(단계 c).
상기 소스 및 드레인 전극은 일함수가 3.5 내지 6.0eV인 전극재료를 사용하는 것이 바람직하고, 구체적으로 Ni, Au, Al, Ag, Ti, Mo, Pt, W, Cu 등일 수 있다.
마지막으로, 상기 채널층 상에 무기물 전구체와 산소 소스를 사용하여 원자층 증착을 수행하여 무기 절연막을 형성함으로써, 상기 2차원 전이금속 칼로겐 화합물을 전자도핑한다 (단계 d).
상기 무기 절연막은 알루미나(Al2O3), 실리카(SiO2), 하프늄 옥사이드(HfO2), 지르코늄 옥사이드(ZrO2), 징크옥사이드 (ZnO), 타이타늄 옥사이드(TiO2). 실리콘 모노옥사이드(SiO) 등일 수 있다.
상기 무기물 전구체는 TMA(trimethylaluminum), TEOS(tetraethoxysilane). 티타늄 이소프로폭사이드(titanium isopropoxide), TEMAHf(Tetrakis(ethylmethylamino)Hf), TEMAZr(Tetrakis(ethylmethylamino)Zr 등일 수 있다.
상기 산소 소스는 물(H2O) 또는 과산화수소(H2O2)일 수 있다.
이하, 본 발명의 CMOS 소자의 제조방법에 대해 설명하도록 한다.
본 발명의 CMOS 소자의 제조방법은 CMOS 소자의 제조방법은 상기 2차원 전이금속 칼코겐화합물을 포함하는 반도체의 소정의 영역에 원자층 증착을 선택적으로 수행하여 p-채널과 n-채널을 동시에 형성하는 것을 특징으로 한다.
구체적으로 살펴보면 아래의 순서에 따라 CMOS 소자를 제조할 수 있다.
먼저, 게이트 전극 및 상기 게이트 전극 상에 배치되는 게이트 절연층을 포함하는 기판을 준비한다(단계 1).
상기 게이트 전극은 백금과 금속 전극이나, 도핑된 실리콘, ITO, In2O3, SnO2, ZnO, Ga이 도핑된 ZnO, Al이 도핑된 ZnO, Sb가 도핑된 SnO2 등의 도전성 물질을 적용할 수 있으나 본 발명의 범위가 여기에 한정되지 않는다.
상기 게이트 절연층은 Al2O3, SiO2, Ta2O5, Y2O3, La2O3, HfO2, Nb2O3, ZrO2 등의 절연성 산화물이거나, 또는 PVP(Polyvinylpyrrolidone), PS(Poly-styrene), PET(Poly(ethyleneterephtalate))등의 고분자 절연체를 적용할 수도 있으며, 본 발명의 범위가 여기에 한정되지 않는다.
다음으로, 상기 게이트 절연층 상에 2차원 전이금속 칼코겐화합물을 포함하는 반도체를 포함하는 채널층을 형성한다(단계 2).
상기 2차원 전이금속 칼코겐화합물은 앞서 설명한 바와 동일하므로 구체적인 설명은 그 부분을 참조하기로 한다.
상기 2차원 전이금속 칼코겐화합물을 포함하는 반도체는 단일층(monolayer)인 것이 바람직하다.
상기 채널층의 형성은 벌크 크리스탈로부터 기계적 박리된 전이금속 칼코겐화합물을 직접 임프린팅하는 방법으로 수행하는 것이 바람직하나, 본 발명의 범위가 여기에 한정되지 않는다.
상기 채널층은 p-채널을 형성한다.
이후, 상기 채널층을 예비적으로 p-채널 영역과 이에 연속하여 인접한 n-채널 영역을 나누고, 상기 p-채널 영역에 제1 소스/ 드레인 전극을 형성하고, n-채널 영역에 상기 제1 소스/ 드레인 전극에 비해 상대적으로 일함수가 낮은 전극재료를 포함하는 제2 소스/ 드레인 전극을 형성한다(단계 3).
상기 p-채널 영역과 n-채널 영역은 예비적으로 영역을 구분한 것으로, 이 단계에서 채널층은 p-형 채널층을 형성하고 있다.
상기 p-채널 영역과 n-채널 영역은 포토리소그래피에 의하여 n-채널 영역을 선택적으로 노출시키는 방법으로 수행될 수 있다.
상기 제1 소스/드레인 전극은 일함수가 4.8 내지 6.0eV이고, 상기 제2 소스/드레인 전극은 일함수가 3.5 내지 4.6eV인 전극재료인 것이 바람직하다. 구체적으로, 상기 제1 소스/드레인 전극은 Ni, Au, Al, Ag, Cu, Ti, Mo 등일 수 있고, 상기 제2 소스/드레인 전극은 Pt인 것이 바람직하다.
이후, 상기 채널층의 n-채널 영역에 무기물 전구체와 산소 소스를 사용하여 원자층 증착을 수행하여 무기 절연막을 형성함으로써 n-채널을 형성함에 따라 PN 접합이 형성한다(단계 4).
상기 무기 절연막은 알루미나(Al2O3), 실리카(SiO2), 하프늄 옥사이드(HfO2), 지르코늄 옥사이드(ZrO2), 징크옥사이드 (ZnO), 타이타늄 옥사이드(TiO2). 실리콘 모노옥사이드(SiO) 등을 사용할 수 있으나, 본 발명의 범위가 여기에 한정되지 않는다.
상기 무기물 전구체는 TMA(trimethylaluminum), TEOS(tetraethoxysilane). 티타늄 이소프로폭사이드(titanium isopropoxide), TEMAHf(Tetrakis(ethylmethylamino)Hf), TEMAZr(Tetrakis(ethylmethylamino)Zr) 등일 수 있다.
상기 산소 소스는 물(H2O) 또는 과산화수소(H2O2)일 수 있다.
앞서 살펴본 바와 같이, ALD 도핑과 다른 일함수의 금속전극을 사용함으로써 MoTe2의 캐리어 극성(carrier polarity)을 제어할 수 있다. 따라서 하나의 전이금속 칼코겐 화합물 나노시트를 ALD 도핑하여 p-채널과 n-채널 영역을 분리하고, CMOS 집적(integration)을 실현할 수 있다.
[실시예]
실시예 1: CMOS 인버터의 제조
도 1과 도 2는 각각 실시예 1에 따라 제조된 CMOS 인버터의 단면도와 3차원 개략도이다. 도 1의 (b) 부분은 PN 접합부분을 확대한 것이다. 여기서, 두 채널은 전기적으로 분리되고, PN 접합을 형성하고 있다. 또한, 반도체 2H-MoTe2 층이 ALD 캡핑 유무에 따라 n-채널과 p-채널 영역으로 나누어진 것을 알 수 있다.
이하, 도 1 및 도 2를 참조하여 실시예 1에 따른 CMOS 인버터 제조공정을 설명하도록 한다. 싱글 나노시트를 이용하여 a-MoTe2 상보적 컨버터를 제조하기 위하여, 유리 기판(Eagle 2000)를 선택하였다. 먼저, 유리 기판을 아세톤과 메틸알코올로 초음파분쇄기(ultrasonicator)에 의하여 세척하였다. 15nm 두께의 Pt을 증착하고 DC 마그네트론 스퍼터링 시스템과 lift-off process을 이용하여 게이트 전극을 패턴화하였다. 50nm 두께의 Al2O3을 Pt전극 상에 100℃에서 고유전성(high-k) 게이트 절연체로 atomic layer deposition (ALD) 방법에 따라 증착하였다.
본 발명에 적용된 ALD시스템은 물을 반응물로 사용하였다. 다음으로, 넓은 a-MoTe2 나노시트(polydimethylsiloxane(PDMS)을 사용하여 벌크 크리스탈로부터 기계적으로 박리함)를 Al2O3 절연체 위에 직접 임프린팅(direct imprinting) 즉, 건식 전사에 따라 전사시켜, 패턴화된 게이트 전극상에 정렬시켰다. 소스/드레인 전극은 전통적인 포토리소그래피 공정에 따라 패턴화하였다. 100nm 두께의 Pt은 p-type FET를 위한 오믹 접촉으로서 증착하고, 50/50nm (Ti/Au)는 연속하여 n-type FET을 위한 소스/드레인 전극으로서 증착하였다.
부족한 n-type의 거동을 개선하기 위하여, 또 다른 ALD 공정이 이후 n-채널 영역에서 선택적으로 수행된다; 포토레지스트를 코팅한 후 선택적으로 예비적인 n-채널 영역에 노출시켜 선택적으로 현상하고, H 확산과 도핑을 위하여 ALD과 박리(lift-off) 공정을 통하여 25 nm-thin Al2O3를 n-채널 영역에 증착하였다.
CMOS 인버터의 형성을 완성하기 위하여, n-채널의 Ti/Au 드레인 전극과 p-채널의 Pt 전극을 Al 와이어 본딩에 의해 연결시켰다.
실시예 2: n-형 전계효과 트랜지스터 제조
실시예 1의 CMOS 인버터의 제조에서 n-형 전계효과 트랜지스터 영역의 제조와 동일한 방법으로 n-형 전계효과 트랜지스터를 제조하였다.
실시예 2에 따라 제조된 n-형 전계효과 트랜지스터의 단면을 나타낸 개략도를 도 3에 나타내었다.
[시험예]
a- MoTe 2 FET 의 광학 현미경 이미지
도 4는 Ti/Au 전극이 형성된 a-MoTe2 FET의 위에서 바라본 광학 현미경 이미지이고, 여기서의 점선으로 나타낸 영역은 a-MoTe2 플레이크가 형성된 영역이다. 본 발명의 소자실시예 1에 따른 유기전계효과 트랜지스터는 기본적인 바텀-게이트 디바이스이고, 너비/길이 비율이 W/L=4 mm/6 mm이며, 바텀 절연체는 50nm 두께의 ALD법으로 증착된 Al2O3이고, 절연체는 Pt 게이트 전극위에 패턴화된 것이다. a-MoTe2 채널로부터의 n-type 전도는 기계적 박리 플레이크를 갖는 Ti의 접촉 때문으로 예상된다.
도 5는 Pt이 부착된 a-MoTe2 p-타입 FET의 광학 현미경이미지이고, 여기서의 점선으로 나타낸 영역은 a-MoTe2 플레이크 영역이다. 이에 따르면, Pt이 부착된 p-타입 FET에서 W/L 비율이 12/5 mm인 것으로 나타났다.
무기절연막 Al 2 O 3 캡핑 전후의 I D - V GS 전달 특성 비교
도 6과 도 7은 ALD 공정에 따른 Al2O3 캡핑 전후의 드레인 전류-게이트 전압(ID-VGS) 전달 특성(transfer characteristics)을 나타낸 것이다. 여기서, Al2O3 캡핑 전에는 약한 p-타입 전도도 관찰되지만, 이러한 p-타입 거동은 TMD 채널의 상부 봉지(encapsulating)를 위한 ALD 공정(Al2O3 ~25 nm)에 의해 전체적으로 n-타입 하나로 변화하는 것을 확인할 수 있다.
n-타입 a- MoTe 2 FET 의 선형 모빌리티
도 8은 VD=0.1V에서 얻은 n-타입 a-MoTe2 FET의 선형 모빌리티 플롯을 나타낸 것이다. 도 8에 따르면, 0.1 V의 작은 드레인 전압에서 ~5x104 의 ON/OFF ID 비율에 따라 ~18 cm2/Vs까지 높은 선형 전계 효과 모빌리티(mFE)를 나타내었다. 상기 전계 효과 모빌리티(mFE)는 아래의 식 1에 따라 계산한 것이다.
[식 1]
Figure 112017037235899-pat00001
식 1에서, COX는 바텀 Al2O3의 유전 커패시턴스(dielectric capacitance) (unit: F/cm2)이다.
n-타입 a- MoTe 2 FET 의 I D - V DS 출력 특성
도 9는 n-FET의 ID-VDS 출력 특성을 나타낸 것이다. 도 9의 커브는 Ti/Au과 n-채널 a-MoTe2의 오믹접촉을 가리키고, ~4 mA까지의 높은 온-상태의 전류를 나타낸다. 본 발명의 실시예에서는 물(H2O)을 사용하는 ALD 공정은 25nm-두께 Al2O3에 수소원자를 도입하고 공정 중 수소원자가 a-MoTe2 채널 안으로 확산될 수 있고, 수소원자는 채널층을 도핑하여 전자 전하를 제공할 수 있다.
a- MoTe 2 의 에너지 밴드 다이아그램
도 10은 p- 및 n-타입 a-MoTe2의 에너지 밴드 다이아그램을 나타낸 것이고, 접촉 금속인 Pt와 Ti를 비교한 페르미 에너지(Ef) 레벨을 나타낸 것이다. 이에 따르면, 수소원자에 의한 도핑에 따라 페르미 에너지 레벨이 증가하여 Ti의 일함수에 잘 맞추어질 수 있다.
Al 2 O 3 ALD 캡핑 전후의 p- FET I D - V GS 전달 특성
도 11은 Al2O3 ALD 캡핑 전의 p-FET ID-VGS 전달특성을 나타낸 것이고, 삽입된 그래프는 FET의 쌍극성을 나타내며, 구체적으로 Al2O3-캡핑된 p-채널에서는 전도성이 낮아진 반면, n-채널에서는 전도성이 높아졌으며, ALD에 따른 수소원자 도핑에 따른 효과이다.
p- FET 의 선형 모빌리티
도 12는 p-타입 a-MoTe2 트랜지스터의 VD=-0.1V에서의 선형 모빌리티 플롯을 나타낸 것이고, 왼쪽 삽입 이미지는 p-FET의 단면의 개략도이며, 오른쪽 삽입 그래프는 p-FET의 출력특성을 나타낸 것이다. ALD를 생략한 p-FET의 선형 모빌리티는 ~15 cm2/Vs 보다 더 높은 것으로 나타났다. 반면에 출력특성은 도 11의 전달특성 커브의 높은 온셋 전류와 Pt와 p-채널의 a-MoTe2와의 오믹 접촉을 뒷받침한다. p-FET와 ALD에 의해 도핑된 n-FET를 비교하면, ALD 캡핑층을 갖는 FET는 항상 게이트 바이어스에 의한 최소의 히스테리시스(hysteresis)를 나타내었다. 또한 ALD는 FET의 n-타입 a-MoTe2 채널의 도핑뿐 아니라 소자의 안정성을 보장할 수 있다.
CMOS 인버터의 광학 현미경 이미지
도 13은 소자실시예 1에 따른 대면적 단일 a-MoTe2 나노시트를 포함하는 CMOS 인버터의 광학 현미경 이미지이며, p-채널과 선택적으로 도핑된 n-채널을 볼 수 있다. 구체적으로, 여기서 사용된 플레이크는 ~430 mm2의 면적이다. p-FET의 채널 길이(4㎛)가 n-FET의 채널 길이(2.5㎛) 보다 긴 것은 의도치 않게 얻어진 것이다.
CMOS 인버터의 AFM 관찰
도 14 및 도 15는 각각 실시예 1에 따라 제조된 CMOS 인버터의 n-채널과 p-채널 플레이크의 원자력 현미경(AFM)에 의한 관찰결과를 나타낸 것이다. 이에 의하면, p-채널 영역이 8nm, n-채널 영역이 6nm로 나타났다. CMOS 제조공정은 게이트 전극 패터닝과 절연층 증착 후 p-FET를 제조함으로써 시작된다. n-FET를 제조하기 위해서는 p-채널 제조공정 후에 포토리소그래피, ALD, 및 박리에 따라 수행되었음을 알 수 있다.
PN 접합의 I-V 커브
도 16은 CMOS 인버터에서 PN 접합의 I-V 커브를 나타낸 것이다. 이에 따르면, 이로부터 PN 다이오드의 이상 계수(ideality factor)와 ON / OFF 전류 비가 각각 1.24 및 ~104로 매우 높게 달성된다.
CMOS 인버터에 집적된 n- FET 및 p- FET 의 I D - V GS 전달특성
도 17은 CMOS 인버터에 집적된 p-FET의 ID-VGS 전달특성을 나타낸 것이다. 이에 따르면, VDS -1 V에서 수 mA의 온 상태 ID와 ON/OFF 비 5 × 104 를 나타내었다. 삽입 그래프에 따르면, 선형 모빌리티는 ~3 cm2/Vs로 나타났고 이와 같은 결과는 도 11의 별도 제조된 p-FET에서 보다 훨씬 낮은 것으로 나타났다. 더 낮아진 p-채널 모빌리티의 중요한 원인은 본 발명의 p-채널 FET가 n-채널 FET 형성을 위한 추가적인 포토리소그래피와 ALD를 포함하는 CMOS 집적을 위한 모든 공정을 거쳤기 때문인 것으로 판단된다.
도 18은 CMOS 인버터에 집적된 n-FET의 ID-VGS 전달특성을 나타낸 것이다. 이에 따르면, CMOS에서 n-채널 FET는 p-채널과 비교하여 더 높은 모빌리티(~6 cm2/Vs)를 유지하였고, n-채널 FET의 전달특성은 VDS 1 V에서 높은 온 상태 ID와 ON/OFF 비가 각각 ~10 mA, ~104로 나타났다. 별도 제조된 n-FET(~18 cm2/Vs)와 비교하면, CMOS 인버터에 집적된 n-채널 FET의 모빌리티가 다소 감소되었고, 이와 같은 결과는 포토리소그래피와 용액 공정에 따른 부작용인 것으로 판단된다.
CMOS 인버터에 집적된 n- FET 및 p- FET 의 출력특성
도 19는 p-FET(빨간색)과 n-FET(파란색)의 출력특성(ID-VDS)을 나타낸 것이다. 상기의 모든 부작용을 고려하더라도, 본 발명의 p- 및 n-채널 FET가 집적된 CMOS는 도 4a 내지 도 c에 나타난 특성을 보장할 수 있다. p- 및 n- 채널 FET의 역치 전압은 거의 1V 정도의 동일한 위치에 위치하고, 반면 그들의 전기적 특성은 거의 대칭이다.
CMOS 인버터의 전압 전달 특성( VTC ) 및 소비전력특성
도 20은 1V 및 2V의 서로 다른 VDD에서의 a-MoTe2 CMOS 인버터의 전압 전달 특성(VTC)을 나타낸 것이다. 여기서, 오른쪽 축 값은 VDD = 2V에서 약 29로 피크가 되는 인버터의 전압(=-dVOUT/dVIN)을 나타낸다. 이에 따르면, VDD = 1 V에서 ~18, VDD = 2 V에서 ~29의 높은 전압 이득을 나타내었고, 또한, 0.65 및 1.2V의 우수한 전이 전압도 함께 나타났다. 도 21을 보면, VDD = 2 V에서 NML = 0.44 VDD, NMH = 0.30의 우수한 노이즈 마진(noise margins)이 얻어졌다. 도 22는 CMOS 인버터의 소비전력특성을 나타낸 것이며, 이에 따르면, OFF ID의 감소에 의하여 VDD = 1 V에서 5 nW까지 상당히 감소하였다.
동적 출력 전압 응답 및 AC gain 시험
도 23 및 도 24는 실시예 1에 따라 제조된 CMOS 인버터에 대한 VDD =2 V 하 각각 100 Hz와 1 kHz에서 동적 출력 전압 응답(Dynamic output voltage response)을 나타낸 것이다. CMOS 인버터의 동적 스위칭은 도시된 바와 같이 100Hz와 1kHz에 대해 2V의 VDD에서 2V 입력 전압(Vin) 스윙을 수행함으로써 시도되었다.
도 25는 AC gain 시험을 나타낸 것이고, 여기서 1.15 V의 고정된 DC에서 스퀘어 웨이브인 50 mV의 AC input 진폭을 적용함으로써, 동적 출력 전압(Vout)의 증폭을 달성하였다. 또한, 도 26 및 도 27의 커브를 살펴보면 AC gain은 100 Hz 및 1 kHz에서 ~18로 측정되었다.
이상, 본 발명의 실시예들에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.

Claims (19)

  1. 2차원 전이금속 칼코겐화합물(transition Metal Dichalcogenides)을 포함하는 반도체상에 무기물 전구체와 산소 소스를 사용하여 원자층 증착(atomic layer deposition)을 수행하여 무기 절연막을 형성함으로써, 상기 2차원 전이금속 칼코겐 화합물을 전자도핑하고,
    상기 산소 소스는 물(H2O) 또는 과산화수소(H2O2)이고,
    상기 원자층 증착에 따라 상기 2차원 전이금속 칼코겐화합물을 포함하는 반도체의 격자 사이에 수소원자가 침투함으로써 전자도핑이 이루어지는 것을 특징으로 하는 반도체 도핑방법.
  2. 제1항에 있어서,
    상기 무기물 전구체는 TMA(trimethylaluminum), TEOS(tetraethoxysilane), 티타늄 이소프로폭사이드(titanium isopropoxide), TEMAHf(Tetrakis(ethylmethylamino)Hf) 및 TEMAZr(Tetrakis(ethylmethylamino)Zr) 중에서 선택된 어느 하나인 것을 특징으로 하는 반도체의 도핑방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 2차원 전이금속 칼코겐화합물을 포함하는 반도체는 p-형 반도체인 것을 특징으로 하는 반도체의 도핑방법.
  5. 제1항에 있어서,
    상기 2차원 전이금속 칼코겐화합물을 포함하는 반도체는 단일층(mono layer)인 것을 특징으로 하는 반도체의 도핑방법
  6. 제1항에 있어서,
    상기 2차원 전이금속 칼코겐화합물은 몰리브덴 텔루라이드(MoTe2), 몰리브덴 디설파이드(MoS2), 몰리브덴 디셀레나이드(MoSe2), 텅스텐 디셀레나이드(WSe2) 및 틴 셀레나이드(SnSe2) 중에서 선택된 어느 하나인 것을 특징으로 하는 반도체의 도핑방법.
  7. 제1항에 있어서,
    상기 무기 절연막은 알루미나(Al2O3), 실리카(SiO2), 하프늄 옥사이드(HfO2), 지르코늄 옥사이드(ZrO2), 징크옥사이드 (ZnO), 타이타늄 옥사이드(TiO2). 및 실리콘 모노옥사이드(SiO) 중에서 선택된 어느 하나인 것을 특징으로 하는 반도체 도핑방법.
  8. 삭제
  9. 제1항, 제2항, 및 제4항 내지 제7항 중 어느 한 항에 따른 반도체 도핑방법을 포함하는 트랜지스터의 제조방법.
  10. 제9항에 있어서,
    상기 트랜지스터의 제조방법은,
    (a) 게이트 전극 및 상기 게이트 전극 상에 배치되는 게이트 절연층을 포함하는 기판을 준비하는 단계;
    (b) 상기 게이트 절연층 상에 2차원 전이금속 칼코겐화합물을 포함하는 반도체를 포함하는 채널층을 형성하는 단계;
    (c) 상기 게이트 절연층 상에 서로 이격되어 배치되고, 상기 채널층에 의해 전기적으로 연결되는 소스 및 드레인 전극을 형성하는 단계; 및
    (d) 상기 채널층 상에 무기물 전구체와 산소 소스를 사용하여 원자층 증착을 수행하여 무기 절연막을 형성함으로써, 상기 채널층을 전자도핑하는 단계를 포함하고,
    단계 (d)에서, 상기 산소 소스는 물(H2O) 또는 과산화수소(H2O2)이고, 상기 원자층 증착에 따라 상기 2차원 전이금속 칼코겐화합물을 포함하는 반도체의 격자 사이에 수소원자가 침투함으로써 전자도핑이 이루어지는 것을 특징으로 하는 트랜지스터의 제조방법.
  11. 제10항에 있어서,
    상기 소스 및 드레인 전극은 일함수가 3.5 내지 6.0eV 인 전극재료로 이루어진 것을 특징으로 하는 트랜지스터의 제조방법.
  12. 제11항에 있어서,
    상기 전극재료는 Ni, Au, Al, Ag, Ti, Mo, Pt, W 및 Cu 중에서 선택된 1종 이상인 것을 특징으로 하는 트랜지스터의 제조방법.
  13. 제10항에 있어서,
    단계 (d)의 상기 채널층은 n-타입 채널로 도핑된 것을 특징으로 하는 트랜지스터의 제조방법.
  14. 제1항, 제2항, 및 제4항 내지 제7항 중 어느 한 항에 따른 반도체 도핑방법을 포함하는 CMOS 소자의 제조방법.
  15. 제14항에 있어서,
    상기 CMOS 소자의 제조방법은 상기 2차원 전이금속 칼코겐화합물을 포함하는 반도체의 소정의 영역에 원자층 증착을 선택적으로 수행하여 p-채널과 n-채널을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS 소자의 제조방법.
  16. 제15항에 있어서,
    상기 CMOS 소자의 제조방법은,
    (1) 게이트 전극 및 상기 게이트 전극 상에 배치되는 게이트 절연층을 포함하는 기판을 준비하는 단계;
    (2) 상기 게이트 절연층 상에 2차원 전이금속 칼코겐화합물을 포함하는 반도체를 포함하는 채널층을 형성하는 단계;
    (3) 상기 채널층을 예비적으로 p-채널 영역과 이에 연속하여 인접한 n-채널 영역을 나누고, 상기 p-채널 영역에 제1 소스/드레인 전극을 형성하고, n-채널 영역에 상기 제1 소스/드레인 전극에 비해 상대적으로 일함수가 낮은 전극재료를 포함하는 제2 소스/드레인 전극을 형성하는 단계; 및
    (4) 상기 채널층의 n-채널 영역에 무기물 전구체와 산소 소스를 사용하여 원자층 증착을 수행하여 무기 절연막을 형성함으로써 n-채널을 형성함에 따라 PN 접합이 형성되는 단계;를 포함하는 CMOS 소자의 제조방법.
  17. 제16항에 있어서,
    단계 (3)에서, 상기 p-채널 영역과 n-채널 영역은 포토리소그래피에 의하여 n-채널 영역을 선택적으로 노출시키는 것을 특징으로 하는 CMOS 소자의 제조방법.
  18. 제16항에 있어서,
    상기 제1 소스/드레인 전극은 일함수가 4.8 내지 6.0eV이고,
    상기 제2 소스/드레인 전극은 일함수가 3.5 내지 4.6eV인 것을 특징으로 하는 CMOS 소자의 제조방법.
  19. 제16항에 있어서,
    단계 (2) 또는 (3)의 상기 채널층은 p-형 반도체인 것을 특징으로 하는 CMOS 소자의 제조방법.
KR1020170049102A 2017-04-17 2017-04-17 원자층 증착을 이용한 이차원 반도체의 도핑방법 및 그를 포함하는 cmos 소자의 제조방법 KR101904383B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020170049102A KR101904383B1 (ko) 2017-04-17 2017-04-17 원자층 증착을 이용한 이차원 반도체의 도핑방법 및 그를 포함하는 cmos 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170049102A KR101904383B1 (ko) 2017-04-17 2017-04-17 원자층 증착을 이용한 이차원 반도체의 도핑방법 및 그를 포함하는 cmos 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR101904383B1 true KR101904383B1 (ko) 2018-10-05

Family

ID=63878255

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170049102A KR101904383B1 (ko) 2017-04-17 2017-04-17 원자층 증착을 이용한 이차원 반도체의 도핑방법 및 그를 포함하는 cmos 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR101904383B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114171392A (zh) * 2021-11-17 2022-03-11 北京大学 一种制备大面积高性能n型二维碲化钼场效应晶体管阵列的方法
DE102021101192A1 (de) 2021-01-15 2022-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Cmos-fertigungsverfahren für transistoren mit rückseitengate
WO2023015356A1 (en) * 2021-08-12 2023-02-16 Newsouth Innovations Pty Limited An electronic device and method of forming an electronic device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100688555B1 (ko) * 2005-06-30 2007-03-02 삼성전자주식회사 Ｍｏｓ트랜지스터를 구비하는 반도체 소자 및 그 제조 방법
KR101348059B1 (ko) * 2012-07-06 2014-01-03 성균관대학교산학협력단 산소 플라즈마 처리된 채널층을 포함한 박막 트랜지스터 및 이의 제조 방법
KR101507538B1 (ko) * 2014-10-28 2015-04-08 연세대학교 산학협력단 Pn 광 다이오드 기반 무전원 분자 검출 소자 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100688555B1 (ko) * 2005-06-30 2007-03-02 삼성전자주식회사 Ｍｏｓ트랜지스터를 구비하는 반도체 소자 및 그 제조 방법
KR101348059B1 (ko) * 2012-07-06 2014-01-03 성균관대학교산학협력단 산소 플라즈마 처리된 채널층을 포함한 박막 트랜지스터 및 이의 제조 방법
KR101507538B1 (ko) * 2014-10-28 2015-04-08 연세대학교 산학협력단 Pn 광 다이오드 기반 무전원 분자 검출 소자 및 그 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102021101192A1 (de) 2021-01-15 2022-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Cmos-fertigungsverfahren für transistoren mit rückseitengate
WO2023015356A1 (en) * 2021-08-12 2023-02-16 Newsouth Innovations Pty Limited An electronic device and method of forming an electronic device
CN114171392A (zh) * 2021-11-17 2022-03-11 北京大学 一种制备大面积高性能n型二维碲化钼场效应晶体管阵列的方法
CN114171392B (zh) * 2021-11-17 2024-03-15 北京大学 一种制备大面积高性能n型二维碲化钼场效应晶体管阵列的方法

Similar Documents

Publication Publication Date Title
US9391094B2 (en) Thin-film ambipolar logic
Wang et al. Low‐power complementary inverter with negative capacitance 2D semiconductor transistors
US9685559B2 (en) Vertically stacked heterostructures including graphene
KR101156620B1 (ko) 그라핀 채널층을 가지는 전계 효과 트랜지스터
US8242497B2 (en) Metal transistor device
KR101809091B1 (ko) 전계 효과 트랜지스터
US9318573B2 (en) Field effect transistor having germanium nanorod and method of manufacturing the same
Jiang et al. Interface engineering for two-dimensional semiconductor transistors
US10872973B2 (en) Semiconductor structures with two-dimensional materials
US20150137074A1 (en) Graphene device including separated junction contacts and method of manufacturing the same
KR101904383B1 (ko) 원자층 증착을 이용한 이차원 반도체의 도핑방법 및 그를 포함하는 cmos 소자의 제조방법
Das et al. Development of electronic devices based on two-dimensional materials
JP6913661B2 (ja) 半導体装置および電気装置
US20170250287A1 (en) Buried source schottky barrier thin transistor and method of manufacture
Tian et al. Negative capacitance black phosphorus transistors with low SS
Lee et al. Multilayer MoS 2 thin-film transistors employing silicon nitride and silicon oxide dielectric layers
Wan et al. Hysteresis-free MoS2 metal semiconductor field-effect transistors with van der Waals Schottky junction
Sharma et al. Two-dimensional van der Waals hafnium disulfide and zirconium oxide-based micro-interdigitated electrodes transistors
Andrews et al. Accumulation-type ohmic van der Waals contacts to nearly intrinsic WSe2 nanosheet-based channels: Implications for field-effect transistors
Oliva et al. Hysteresis Dynamics in Double-Gated n-Type WSe 2 FETs With High-k Top Gate Dielectric
CN112071759A (zh) 一种提高p型场效应晶体管空穴迁移率的方法
WO2015081416A1 (en) Buried source schottky barrier thin film transistor and method of manufacture
Estrada et al. Complementary Two-Dimensional (2-D) MoS 2 FET Technology
TW503581B (en) Dual-type thin-film field-effect transistors and method for forming the same
Cui Achieving Ohmic Contact for High-quality MoS 2 Devices on Hexagonal Boron Nitride

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant