KR101809091B1 - 전계 효과 트랜지스터 - Google Patents

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Abstract

인듐을 주요 성분으로 하고, 금속 반도체 접합을 이용한 전계 효과 트랜지스터의 오프 전류를 저감하게 하는 구조를 제공한다.
인듐을 주요 성분으로 하는, 두께 0.1∼100nm의 제 1 산화물 반도체(예를 들면, 산화 인듐)으로 된 제 1 반도체층(1)의 한쪽 면에 절연막(4)을 형성하고, 다른 한쪽 면에 접하여, I형의 제 2 산화물 반도체(예를 들면, 산화 갈륨)로 이루어진 제 2 반도체층(2)을 형성한다. 제 2 산화물 반도체의 진공 준위부터 페르미 레벨까지의 에너지 차이는 제 1 산화물 반도체보다도 크다. 상기 조건을 충족하는 제 2 산화물 반도체와의 접촉면 근방에 있어서는 캐리어 농도가 매우 낮은 영역 (준I형 영역)이 되므로, 그 부분을 채널로 함으로써, 오프 전류를 저감할 수 있다. 또, FET의 드레인 전류는 이동도가 높은 제 1 산화물 반도체를 흐르므로, 대전류를 꺼낼 수 있다.

Description

전계 효과 트랜지스터{FIELD EFFECT TRANSISTOR}
본 발명은 산화물 반도체를 이용한 전계 효과 트랜지스터(FET)에 관한 것이다.
전계 효과 트랜지스터(FET)라는 것은, 반도체에 소스, 드레인이라는 영역을 형성하고, 각각에 전극을 형성하며, 전위를 부여하여, 절연막 또는 쇼트키 배리어를 통하여 게이트라고 불리는 전극으로부터 반도체에 전계를 가하고, 반도체 형태를 제어함으로써, 소스와 드레인 간에 흐르는 전류를 제어하는 것이다. 이용되는 반도체로서는, 규소나 게르마늄 등의 IV족 원소(14족 원소라고도 한다)나 갈륨 비소, 인듐 인, 질화 갈륨 등의 III―V족 화합물, 황화아연, 카드뮴 텔루르 등의 II―VI족 화합물 등이 있다.
근년, 산화 인듐(특허문헌 1), 산화 아연(특허문헌 2, 4)이나, 산화 인듐 갈륨 아연계 화합물(특허문헌 3) 등의 산화물을 반도체로서 이용한 FET가 보고되었다. 이들의 산화물 반도체를 이용한 FET로는, 비교적 큰 이동도를 얻을 수 있으며, 그들의 재료가 3 전자 볼트 이상의 큰 밴드갭을 가지므로, 산화물 반도체를 이용한 FET를 디스플레이나 파워 디바이스 등에 응용하는 것이 검토되고 있다.
특히, 산화 아연이나 산화 인듐 갈륨 아연계 화합물을 이용한 FET의 전계 효과 이동도는 많아야 20cm2/Vs인 것에 대해, 산화 인듐을 주성분으로 이용한 FET에서는 50cm2/Vs 이상인 전계 효과 이동도가 보고되고 있다. 경험적으로 산화물에서 인듐의 비율이 높으므로, 보다 높은 전계 효과 이동도를 얻을 수 있다는 것이 밝혀졌다.
일반적으로, 아연 혹은 인듐을 주요 성분(포함되는 원소 중 원자 번호가 11 이상의 원소 비율을 비교하고, 그 비율이 50 원자% 이상을 차지하는 원소를 주요 성분이라고 한다)으로 하는 산화물 반도체에서는, 지금까지 P형의 도전성을 나타내는 것은 거의 보고 되지 않고 있다. 이 때문에 규소 FET와 같은 PN 접합을 이용한 것은 보고되지 않고, 특허문헌 1 내지 특허문헌 4에 있는 바와 같이, N형 또는 I형(본 명세서에서는 캐리어 농도가 1×1014/cm3 이하의 반도체를 I형이라고 한다)의 산화물 반도체에 도전성 전극을 접촉시킨 금속 반도체 접합에 의해서 소스, 드레인을 형성하고 있었다.
도 7(A)에는 종래의 산화물 반도체를 이용한 FET의 예를 도시한다. 여기에서, 산화물 반도체로 된 반도체층(11)의 한쪽 면에 접하여 게이트 절연막(14)과, 그 위에 게이트(15)가 더 형성된다. 또, 반도체층(11)의 다른 쪽 면에는 소스 전극(13a), 드레인 전극(13b)이 형성된다.
반도체층(11)의 두께에 대해서는 대부분의 경우, 특별히 고려될 것은 없었다. 또, 게이트 절연막(14)의 재료로서는 산화 규소, 질화 규소 등이 이용되고, 또, 그 두께도 특별히 고려될 것은 없었다. 소스 전극(13a), 드레인 전극(13b)의 재료로서도 특별히 고려될 것은 없고, 티탄, 몰리브덴 등이 보고되고 있다.
실제로는, 반도체층(11)에 접하여 도 7(B)에 도시한 바와 같은 보호 절연막(16)이 형성된다. 그 재료로서는, 게이트 절연막(14)에 이용되는 것과 같은 재료를 이용할 수 있다.
일반적으로 FET에서는 소스 전극과 반도체층, 또는 드레인 전극과 반도체층의 접합부에서는 저항 접합인 것이 바람직하다. 그 목적을 위해서는 소스 전극(13a)과 드레인 전극(13b)의 재료로서, 반도체층(11)에 이용하는 산화물 반도체의 전자 친화력 보다도 일함수가 작은 재료가 바람직하다. 예를 들면, 티탄이나 몰리브덴인 일함수는 산화 인듐의 전자 친화력(4.8 전자 볼트 정도)보다 작으므로 저항 접합을 형성한 후가 바람직하다.
또, 이들 금속이 반도체층(11)과 접하는 부분에서는 금속에서부터 반도체층(11)으로 전자의 주입이 행해지기 때문에, 반도체층(11)의 전자 농도가 높아진다. 이것은 특히 채널 길이(소스 전극(13a)과 드레인 전극(13b) 사이의 거리)가 0.3μm 이하인 단채널 FET에서는 전자 농도가 높은 영역으로 이어지기 때문에 FET의 특성의 저하(예를 들면, 스레숄드 전압의 마이너스 시프트나 S값의 상승, 오프 상태에서도 소스와 드레인 사이에 전류가 흐르는 현상(오프 전류))의 요인이 된다.
또, 금속 반도체 접합에 의해 소스, 드레인을 형성한 FET에서는 이용할 반도체의 캐리어 농도가 크면 오프 전류가 커진다. 즉, 소스 게이트 간의 전압(이하, 게이트 전압이라고 한다)을 0V로 해도, 소스와 드레인 간에 상당량의 전류(이하, 드레인 전류라고 한다)가 흐른다(이와 같은 FET 특성을 노멀리 온이라고 한다). 그러므로 반도체 안의 캐리어 농도를 저감시켜 I형으로 함으로써, 오프 전류를 저감하고, 게이트 전압을 0V로 했을 때의 드레인 전류를 1×10―9A 이하, 바람직하게는, 1×10―12A 이하, 더 바람직하게는 1×10―15A 이하로 하는 것이 바람직하다.
그러나, 산화 인듐, 또는 인듐을 주요 성분으로 하는 산화물 반도체는, 산소 결손이 발생하기 쉽고, 캐리어 농도를 1×1018/cm3 이하로 하는 것은 어려웠다. 이 때문에 인듐을 주요 성분으로 하는 산화물 반도체를 이용한 FET는 높은 이동도이지만, 노멀리 온이며, 이러한 경향은 인듐의 농도가 높으면 높을수록 현저하고, 예를 들어, 산화 인듐으로는 게이트 전압을―10V 이하로 하지 않으면, 드레인 전류를 1×10―9A 이하로 할 수 없다.
일본국 특개평 5―251705호 미국 특허 공개 2005/0199879호 공보 미국 특허 공개 2007/0194379호 공보 미국 특허 공개 2009/0283763호 공보
본 발명은, 이하의 과제 중 적어도 하나를 해결한다. 과제의 하나는 인듐을 주요 성분으로 하는 산화물 반도체를 이용한 고이동도, 노멀리 오프(스레숄드 전압이 0V 이상) 또는 그것에 가까운 특성이 얻어지는 FET를 제공하는 것이다. 또, 과제의 하나는 산소 이외의 원소에서 인듐의 비율이 50% 이상, 바람직하게는 75% 이상의 산화물 반도체를 이용하고, 노멀리 오프 또는 그것에 가까운 특성이 얻어지는 FET를 제공하는 것이다. 또, 과제의 하나는 인듐을 주요 성분으로 하고, 금속 반도체 접합을 가지는 신규 FET, 신규 반도체 장치, 신규 FET의 제조 방법, 또는 신규 반도체 장치의 제조 방법 중 어느 하나를 제공하는 것이다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 본 발명의 한 양태는, 이들 과제의 전부를 해결할 필요는 없다. 또한, 이들 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터 자연히 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 과제를 추출하는 것이 가능하다.
이하, 본 발명의 설명을 행하지만, 본 명세서에서 이용한 용어에 대해서 간단히 설명한다. 또한, 정의되지 않은 문언(전문 용어 또는 학술 용어 등의 과학 기술 문언을 포함한다)은 통상의 당업자가 이해하는 일반적인 의미와 동등한 의미로서 이용할 수 있다. 사전 등에 정의되어 있는 문언은 관련 기술의 배경과 모순이 없는 의미로 해석된 것이 바람직하다. 또, 발명의 한 양태는 전문 용어에 의해서 한정하여 해석되는 것이 아니다.
FET의 소스와 드레인에 대하여 본 명세서에서 N채널형 FET에서는 높은 전위를 부여받는 쪽을 드레인, 다른 한쪽을 소스로 하고, P채널형 FET에서는 낮은 전위를 부여받는 쪽을 드레인, 다른 한쪽을 소스로 한다. 양쪽 전위가 같다면, 어느 한쪽을 소스, 다른 한쪽을 드레인으로 한다. 또, 소스 전극, 드레인 전극이라는 용어 대신에 제 1 전극, 제 2 전극으로도 표현하는 경우가 있다. 이 경우는, 전위의 고저(level)에 따라서 부르는 명칭을 바꾸지 않는다.
또, 본 명세서에서 주요 성분이라는 것은 대상이 되는 물체에 포함되는 원소 중 원자 번호가 11 이상의 원소 비율을 비교하고, 그 비율이 50 원자% 이상을 차지하는 원소를 말한다. 예를 들면, 겉보기 조성식이 Ga3Al2In5O12N2로 표시되는 화합물이 있다고 하면, 이 화합물에서 가장 많은 원소는 산소(O)이지만, 산소의 원자 번호는 8이므로 주요 성분의 대상이 될 수는 없다. 마찬가지로, 질소(N)도 대상이 되지는 않는다. 주요 성분의 대상이 되는 것은 갈륨(Ga), 알루미늄(Al), 인듐(In)이고, 그 비율은 Ga：Al：In＝3：2：5이다. 즉, 주요 성분의 대상이 되는 원소에 대한 갈륨의 비율은 30 원자%, 알루미늄의 비율은 20 원자%, 인듐의 비율은 50 원자%이다. 따라서, 상기 정의에서는 인듐은 주요 성분이지만, 갈륨과 알루미늄은 주요 성분이 아니다.
또, 겉보기 조성비, 겉보기 조성을 가지는 화합물, 겉보기 화학식(또는 겉보기 조성식)이라는 것은, 어느 영역에 존재하는 원소의 비율과, 그와 같은 원소의 비율을 가지는 화합물, 또는 그와 같은 원소의 비율에 근거한 화학식이며, 그 미시적인 또는, 국소적인 비율이나 물체의 화학적인 의미나 안정성 등은 고려되지 않는다. 상기한 예에서는 그들의 원소가 상기 비율을 가지는 고용체인 것도 있고, 1분자의 Ga2O3와 2분자의 AlN과 2분자의 In2O3와 1분자의 InGaO3의 혼정(混晶) 또는 혼합물의 가능성도 있다.
또한, 본 명세서 등에서 제 1, 제 2, 제 3 등의 어구는 여러가지의 요소, 부재, 영역, 층, 구역을 다른 것과 구별하여 기술하기 위해 이용된다. 따라서, 제 1, 제 2, 제 3 등의 어구는 요소, 부재, 영역, 층, 구역 등의 수를 한정하는 것이 아니며, 또, 순서를 한정하는 것도 아니다.
본 발명의 한 양태는, 인듐을 주요 성분으로 하는 제 1 산화물 반도체로 이루어진 제 1 반도체층과, 상기 제 1 반도체층의 한쪽 면에 접하여 형성되고, 상기 제 1 산화물 반도체보다 밴드갭이 크며, I형인 제 2 산화물 반도체로 된 제 2 반도체층과, 상기 제 1 반도체층의 다른 한쪽 면에 형성된 게이트 전극으로서도 기능하는 도전층을 가지고 상기 도전층과 상기 제 1 반도체층 사이에는 게이트 절연막으로서도 기능하는 절연층을 가지고, 상기 제 2 산화물 반도체의 진공 준위와 페르미 준위와의 에너지 차이가 상기 제 1 산화물 반도체의 진공 준위와 페르미 준위와의 에너지 차이보다 큰 것을 특징으로 하는 FET이다.
또, 본 발명의 한 양태는, 인듐을 주요 성분으로 하는 제 1 산화물 반도체로 이루어진 제 1 반도체층과, 상기 제 1 반도체층의 한쪽 면에 접하여 형성되고, 상기 제 1 산화물 반도체보다 밴드갭이 크며, 갈륨을 주요 성분으로 하는 I형의 제 2 산화물 반도체로 된 제 2 반도체층과, 상기 제 1 반도체층의 다른 한쪽 면에 형성된 게이트 전극으로서도 기능하는 도전층을 가지고, 상기 도전층과 상기 제 1 반도체층 사이에는 게이트 절연막으로서도 기능하는 절연층을 가지는 것을 특징으로 하는 FET이다.
또, 본 발명의 한 형태는, 인듐을 주요 성분으로 하는 제 1 산화물 반도체로 이루어진 제 1 반도체층과, 상기 제 1 반도체층의 한쪽 면에 접하여 형성되고, 산소 이외의 모든 원소에서 갈륨의 비율이 80% 이상인 I형의 제 2 산화물 반도체로 이루어진 제 2 반도체층과, 상기 제 1 반도체층의 다른 한쪽 면에 형성된 게이트 전극으로서도 기능하는 도전층을 가지고, 상기 도전층과 상기 제 1 반도체층의 사이에는, 게이트 절연막으로서도 기능하는 절연층을 가지는 것을 특징으로 하는 FET이다.
상기 각 양태에 있어서, 제 1 반도체층의 두께는 뒤에서 설명하는 이유로부터 0.1nm 이상 100nm 이하인 것이 바람직하다. 또, 제 2 반도체층의 두께는 10nm 이상 100nm 이하인 것이 바람직하다.
또한 제 2 반도체층은 제 1 반도체층과 접하고 있는 면과 반대의 면에 알루미늄을 주요 성분으로 하는 밴드갭이 8 전자 볼트 이상의 산화물로 이루어진 절연막이 접하여 형성되어 있어도 좋다.
또 제 1 반도체층은 제 2 반도체층과 접하고 있는 면과 반대쪽 면에 알루미늄을 주요 성분으로하는 밴드갭이 8 전자 볼트 이상의 산화물로 이루어진 절연막이 접하여 형성되어 있어도 좋다.
제 1 산화물 반도체로서는 인듐을 주요 성분으로 하는 산화물을 적용할 수 있지만, 예를 들면, 구성하는 원소의 90 원자% 이상, 바람직하게는 95 원자% 이상이 인듐, 갈륨, 알루미늄, 아연, 산소 중 어느 하나이며, 그들의 겉보기 조성식이 InaGabAlcZndOe라고 표현할 수 있는 재료를 이용하면 좋다. 여기에서 a＋b＋c＋d＝2, a≥1, 2.5＜e＜3.5이다. 또한, 이동도를 높이는 목적으로는 인듐의 농도가 높은 쪽이 바람직하며, a＞1.6으로 하면 좋다. 같은 목적으로 갈륨의 농도는 알루미늄보다도 높은 것이 바람직하며, b＞c, 더 바람직하게는, b＞10c로 하면 좋다.
또, 제 1 산화물 반도체로서는 인듐을 주요 성분으로 하고, 산소 결손이 1×1018/cm3 이상인 산화물 반도체를 이용할 수 있다.
제 2 산화물 반도체로서는 각종 산화물을 적용할 수 있지만, 예를 들면, 구성하는 원소의 90 원자% 이상, 바람직하게는 95 원자% 이상이 인듐, 갈륨, 알루미늄, 아연, 산소 중 어느 하나이며, 그들의 겉보기 조성식이 InaGabAlcZndOe로 표현할 수 있는 재료를 이용하면 좋다. 여기에서, a＋b＋c＋d＝2, b≥1, 2.5＜e＜3.5 이다. 또한, 제 2 산화물 반도체를 I형으로 하는 목적으로는 인듐이나 아연의 농도가 알루미늄보다도 낮은 것이 바람직하고, a＜c, d＜c, 보다 바람직하게는 10a＜c, 10d＜c로 하면 좋다. 또, 제 2 산화물 반도체의 밴드갭은 6 전자 볼트 이하인 것이 바람직하다.
제 1 산화물 반도체 및 제 2 산화물 반도체를 상기와 같은 조성의 재료로 하면, 제 2 산화물 반도체의 밴드갭은 제 1 산화물 반도체의 밴드갭보다도 커진다.
또, 제 1 산화물 반도체는 상기 조성에 있어서는 N형이 되고, 페르미 준위는 전도대의 하단과 거의 같으므로, 진공 준위와 페르미 준위와의 에너지 차이는 제 1 산화물 반도체의 전자 친화력과 거의 같다.
한편, 제 2 산화물 반도체는 I형이므로, 페르미 준위는 전도대와 가전자대의 거의 중앙에 위치한다. 그리고 제 1 산화물 반도체 및 제 2 산화물 반도체를 상기와 같은 조성의 재료로 하면 제 2 산화물 반도체의 일함수는 제 1 산화물 반도체의 전자 친화력보다 크다고 하는 관계를 만족한다.
본 발명의 한 양태는, 도 1(A)에 도시된 바와 같이 제 1 산화물 반도체로 된 제 1 반도체층(1)이 제 2 산화물 반도체로 이루어진 제 2 반도체층(2)과 게이트 절연막으로서도 기능하는 절연막(4)에 끼워진 구조를 가진다. 여기에서 제 1 반도체층(1)은 제 2 반도체층(2)에 접하고 있는 것이 요구된다. 한편, 제 1 반도체층(1)과 절연막(4)은 반드시 접하고 있을 필요는 없지만, 접하는 것에 의해서 후술하는 바와 같은 효과가 얻어지는 경우가 있다.
또, 절연막(4)은 게이트로서 기능하는 도전층(5)과 제 1 반도체층(1)에 끼워져 있고, 게이트 절연막으로서도 기능한다. 또한, 제 1 반도체층(1)에 접하여, 소스 전극이나 드레인 전극으로서 기능하는 제 1 전극(3a)과 제 2 전극(3b)이 형성된다.
제 1 산화물 반도체 및 제 2 산화물 반도체로서는, 상기에 나타낸 재료를 이용하면 좋다. 또, 제 1 반도체층(1)의 두께는 0.1nm 이상 100nm 이하, 제 2 반도체층(2)의 두께는 10nm 이상 100nm 이하로 하면 좋다. 또, 절연막(4)으로서는, 산화 규소, 산화 질화 규소, 산화 알루미늄, 산화 질화 알루미늄, 질화 알루미늄 등을 이용하면 좋지만, 구성하는 원소의 90 원자% 이상, 바람직하게는 98 원자% 이상이 규소, 알루미늄, 붕소, 질소, 산소 중 어느 하나이며, 그들의 겉보기 조성식이 SiaAlbBcNdOe라고 표현할 수 있는 재료를 이용하면 좋다. 여기에서 0.9＜(4a＋3b＋3c)/(3d＋2e)＜1.1인 것이 바람직하고, b＞a인 것이 바람직하다. 특히, 제 1 반도체층(1)과 절연막(4)이 접하고 있는 경우에는, b＞5a인 것이 바람직하다.
또한, 도 1(B)에 도시된 바와 같이, 제 2 반도체층(2)이 제 1 반도체층(1)과 절연막(6)으로 끼워진 구조로서도 좋다. 여기에서, 절연막(6)과 제 2 반도체층(2)은 접하고 있는 것이 바람직하다. 절연막(6)으로서는, 산화 규소, 산화 질화 규소, 산화 알루미늄, 산화 질화 알루미늄, 질화 알루미늄 등을 이용하면 좋지만, 구성하는 원소의 90 원자% 이상, 바람직하게는 98 원자% 이상이 규소, 알루미늄, 붕소, 질소, 산소 중 어느 하나이며, 그들의 겉보기 조성식이 SiaAlbBcNdOe라고 표현할 수 있는 재료를 이용하면 좋다. 여기에서 0.9＜(4a＋3b＋3c)/(3d＋2e)＜1.1인 것이 바람직하고, b＞10a, d＜5e인 것이 바람직하다. 이와 같은 조건의 재료로는 밴드갭을 8 전자 볼트 이상이면 할 수 있다.
또, 도 1(C)에 도시된 바와 같이, 제 1 반도체층(1)을 제 2 반도체층(2a)과, 제 3 산화물 반도체로 이루어진 제 3 반도체층(2b)으로 끼워진 구성으로 해도 좋다. 도 1(C)가 도 1(A)와 다른 점은 제 3 반도체층(2b)이 제 1 반도체층(1)과 절연막(4) 사이에 삽입되어 있다는 점이다. 여기에서, 제 3 반도체층(2b)과 절연막(4)이 반드시 접하고 있을 필요는 없지만, 제 3 반도체층(2b)은 제 1 반도체층(1)과 접하고 있는 것이 요구된다. 제 3 산화물 반도체는, 제 2 산화물 반도체에 적합한 재료를 이용하면 좋고, 제 2 산화물 반도체와 같은 재료를 이용해도 좋다. 또, 제 3 반도체층(2b)의 두께는 0.1nm 이상 100nm 이하, 바람직하게는 0.1nm 이상 20nm 이하로 하면 좋다.
또, 본 발명의 한 양태는 도 2(A)에 도시된 바와 같이, 제 1 산화물 반도체로 이루어진 제 1 반도체층(1)이 제 2 산화물 반도체로 된 제 2 반도체층(2)과 게이트 절연막으로서도 기능하는 절연막(4)에 끼워진 구조를 가진다. 여기에서 제 1 반도체층(1)과 절연막(4)은 반드시 접하고 있을 필요는 없지만, 제 1 반도체층(1)은 제 2 반도체층(2)에 접하고 있는 것이 요구된다.
또, 절연막(4)은 게이트로서 기능하는 도전층(5)과 제 1 반도체층(1)에 끼워져 있고, 게이트 절연막으로서도 기능한다. 더욱이, 제 1 반도체층(1)은 제 1 산화물 반도체에 도핑 처리를 시행함으로써, 도전성이 높여진 영역(도핑된 영역(8a, 8b))에 접하고 있고, 또, 소스 전극이나 드레인 전극으로서 기능하는 제 1 전극(3a)과 제 2 전극(3b)이 도핑된 영역(8a, 8b)에 형성된다.
또한, 제 2 반도체층(2)에 접하여 제 2 산화물 반도체에 도핑된 영역(7a, 7b)이 형성된다. 제 1 산화물 반도체 및 제 2 산화물 반도체, 절연막(4)의 재료로서는 상기에 나타낸 재료를 이용하면 좋다. 또, 제 1 반도체층(1)의 두께, 제 2 반도체층(2)의 두께도 상기에 나타낸 각각의 범위에 있을 수 있다.
또, 제 1 전극(3a)과 제 2 전극(3b)은 도 2(B)에 도시된 바와 같이, 도핑된 영역(8a, 8b)의 절연막(4)이 형성된 면과 반대의 면에 형성되어도 좋다. 또, 도핑된 영역(7a, 7b)의 도전성이 충분하면, 제 1 전극(3a)과 제 2 전극(3b)은 도핑된 영역(7a, 7b)에 접하도록 형성되어도 좋다. 또, 제 1 반도체층(1)을 제 2 반도체층(2)과 제 3 산화물 반도체로 이루어진 제 3 반도체층(도시하지 않음)으로 끼우는 구성으로 해도 좋다.
더욱이 도 2(C)에 도시된 바와 같이, 제 2 반도체층(2)이 제 1 반도체층(1)과 절연막(6)으로 끼우는 구조로서도 좋다. 여기에서, 절연막(6)과 제 2 반도체층(2)은 접하고 있는 것이 바람직하다. 절연막(6)으로서는 상기에 도시한 재료를 이용하면 좋다.
또한, 도 2(A) 내지 도 2(C)에서 도핑된 영역(7a, 7b, 8a, 8b)은 특정한 조건이 충족되는 경우에는 형성되지 않아도 좋다. 예를 들면, 도 2(D)에 도시한 바와 같이, 제 1 전극(3a)과 도전층(5)과의 사이의 간격ｘ(또는 제 2 전극(3b)과 도전층(5)과의 사이의 간격)이 50nm 이하라면, 도핑된 영역(7a, 7b, 8a, 8b) 등을 형성하지 않아도 좋다.
상기 구성에 의해, 노멀리 오프 특성 또는 그것에 가까운 특성을 나타내는 FET가 얻어지는 이유에 대해서, 도 3을 이용하여 설명한다. 먼저, 상기한 바와 같은 조건을 충족시키는 제 1 산화물 반도체와 제 2 산화물 반도체의 접합을 생각해 본다. 도 3(A)에는 접합하기 전의 제 1 산화물 반도체와 제 2 산화물 반도체의 형태(밴드도)를 도시한다.
[0045]
도 3(A)의 좌측은, 제 1 산화물 반도체의 우측은 제 2 산화물 반도체 각각의 밴드도를 나타낸다. 제 1 산화물 반도체는, 전형적으로는 산화 인듐과 같은 N형 반도체이고, 캐리어인 전자가 전도대에 공급되기 때문에, 페르미 준위는 전도대의 바로 아래에 존재한다. 도면에서는 전도대와 페르미 준위와의 에너지 차이를 과장하여 도시하고 있지만, 실제로는 수 mV 정도 밖에 바뀌지 않는다. 경우에 따라서는 페르미 준위 쪽이 전도대의 하단보다도 위에 있다고 분석되고 있다. 산화 인듐의 밴드갭은 3.7 전자 볼트 정도이다.
제 2 산화물 반도체는, 전형적으로는 산화 갈륨과 같은 밴드갭이 넓은 I형 반도체이고, 캐리어는 거의 존재하지 않으며, 페르미 준위는 가전자대와 전도대의 거의 중앙에 존재한다. 단결정의 산화 갈륨은 밴드갭이 4.8 전자 볼트이지만, 비정질의 산화 갈륨의 박막으로는 밴드갭이 4.2 전자 볼트라고 하는 수치가 관측된다.
여기에서, 제 1 산화물 반도체의 전자 친화력(진공 준위와 전도대 하단의 에너지 차이)이 제 2 산화물 반도체의 전자 친화력보다 큰 것이 요구된다. 바람직하게는, 전자와 후자의 차이는 0.3 전자 볼트 이상이라면 좋다. 예를 들면, 산화 인듐의 전자 친화력 4.8 전자 볼트에 대해서 단결정 산화 갈륨으로는, 전자 친화력은 3.5 전자 볼트, 비정질 산화 갈륨으로는 4.3∼4.5 전자 볼트이다. 따라서, 산화 인듐의 전자 친화력은 산화 갈륨보다도 크고, 그 차이는 0.3 전자 볼트 이상이다.
또, 제 2 산화물 반도체의 일함수는 제 1 산화물 반도체의 전자 친화력보다도 큰 것이 바람직하다. 바람직하게는, 전자와 후자의 차이는 0.5 전자 볼트 이상이라면 좋다. 예를 들면, 일함수는 단결정 산화 갈륨으로는 5.5 전자 볼트이고, 비정질 산화 갈륨으로는 6.4∼6.6 전자 볼트이며, 어느 쪽도 산화 인듐의 전자 친화력보다도 크고, 그 차이는 0.7 전자 볼트 이상이다.
이와 같은 물리적 성질이 서로 다른 제 1 산화물 반도체와 제 2 산화물 반도체를 접합하면, 제 1 산화물 반도체와 제 2 산화물 반도체의 페르미 준위를 같은 레벨로 맞추도록 캐리어의 이동이 일어나고, 그 결과 도 3(B)에 도시한 바와 같이, 접합부 근방의 밴드가 휘어진다. 즉, 접합부 근방에서는 제 1 산화물 반도체의 전도대는 페르미 준위로부터 떨어져 있고, 가전자대는 페르미 준위에 가까워진다. 이와 같이, 본래의 상태와는 다른 상태를 나타내는 부분을 천이 영역이라고 부른다. 접합면으로부터 떨어지면 떨어질수록, 밴드의 상태는 본래의 제 1 산화물 반도체 및 제 2 산화물 반도체의 특성에 더욱 가까워진다.
도 3(B)에서는 천이 영역에서만 밴드의 휘어짐이 직선적으로 발생하고 있는 것과 같이 도시되어 있지만, 실제로는 캐리어의 이동이 상당한 거리까지 그 영향이 미치고, 밴드의 휘어짐도 직선적인 것이 아니다. 그러나, 물성면에서 현저하게 영향이 나타나는 것은, 접합면 근방의 영역이므로 도 3(B)에서 천이 영역 이외의 부분인 반도체의 물성은 각각의 본래의 것으로 간주하여도 상관없다.
천이 영역의 폭은 제 1 산화물 반도체와 제 2 산화물 반도체의 전자 친화력, 밴드갭 및 유전율, 제 1 산화물 반도체의 전자 농도 등에 의존하지만, 예를 들면, 제 1 산화물 반도체로서, 전자 농도 1×1018/cm3의 산화 인듐, 제 2 산화물 반도체로서 I형의 산화 갈륨을 생각하면, 천이 영역으로서 생각되는 부분은 접합면으로부터 제 1 산화물 반도체측으로 50nm 정도 부분이다.
이와 같은 천이 영역은 제 1 산화물 반도체의 접합면 근방의 전자가 이동하고, 전자 농도가 저하하며, 공핍화 함으로써 형성된다. 따라서, 특히 천이 영역 중, 접합면에 가까운 부분은 전자 농도가 낮으며 준I형이라는 상태이다. 또, 제 2 산화물 반도체는 캐리어(전자)가 거의 존재하지 않기 때문에, 그 부분에서의 전자의 이동은 무시할 수 있고, 주로 제 1 산화물 반도체에서 밴드의 휘어짐이 발생한다.
예를 들면, 도 3(B)의 예에서, 접합면에서 제 1 산화물 반도체의 전도대 하단과 페르미 준위 간의 에너지 차이는 1.3 전자 볼트 정도이다. 이만큼의 에너지 차이가 있으면 실온에서 열여기(熱勵起)하는 전자는 무시할 수 있다. 즉, 접합면 근방에서는 전자 농도가 극히 낮은 상태가 된다.
이와 같은 밴드의 휘어짐은 제 2 반도체층(2)의 일함수와 제 1 반도체층(1)의 전자 친화력의 차이에 의존하고, 전자로부터 후자를 뺀 차이가 0.5 전자 볼트 이상인 것이 바람직하고, 전자와 후자의 차이가 1 전자 볼트 이상이면 더 바람직하다.
또, 제 1 산화물 반도체의 전자 친화력이 제 2 산화물 반도체의 전자 친화력보다 크면, 도 3(B)에 도시한 바와 같이, 제 1 산화물 반도체와 제 2 산화물 반도체와의 접합면에서, 전도대에 불연속점(갭, 스텝)이 발생한다. 이와 같은 불연속점이 있으면, 제 1 산화물 반도체가 FET의 채널로서 사용되고 있을 때에, 제 1 산화물 반도체에 있는 전자가 제 2 산화물 반도체로 이동하는 것이 어려워진다. 즉, 천이 영역에서 특별히 접합면 근방을 채널로서 이용하는 경우에는, 제 2 산화물 반도체에 전자가 흐르는 것을 고려할 필요가 없다.
하지만, 이와 같은 천이 영역의 접합면에서 화학 반응이 없다고 가정하면, 전자 농도가 낮아진다는 것 이외에 전계 효과 이동도를 포함하는 제 1 산화물 반도체의 물성의 대부분을 유지하고 있다고 생각할 수 있다. 따라서, 제 1 산화물 반도체로서 전계 효과 이동도가 높은 재료를 이용하면, 천이 영역에서는 전자 농도가 낮고 전계 효과 이동도가 높다는 특성을 얻을 수 있다.
도 3(B)에서는, 제 1 산화물 반도체의 두께가 충분히 있는 예를 도시했지만, 제 1 산화물 반도체를 박막화하고, 그 두께를 천이 영역과 같거나 또는 그 이하로 해도 사정은 바뀌지 않고 접합면 근방에서는 준I형 영역이 형성된다.
즉, 제 1 산화물 반도체의 두께를 천이 영역과 같거나 또는 그 이하로 함으로써, 제 1 산화물 반도체의 전자 농도를 저감할 수 있다. 또, 높은 전계 효과 이동도는 제 1 산화물 반도체 본래의 것이다. 그 때문에, 이와 같은 구조를 이용하여 FET를 제작하면 노멀리 오프 또는 그에 가까운 특성이 높은 전계 효과 이동도를 달성할 수 있다.
도 3(C)은 도 1(B)에 도시하는 FET의 점 A로부터 점 B에 도달하는 단면에서의 밴드도를 모식적으로 도시한 것이다. 여기에서 제 1 반도체층(1)을 구성하는 제 1 산화물 반도체로서 산화 인듐을, 제 2 반도체층(2)을 구성하는 제 2 산화물 반도체로서는 산화 갈륨을, 절연막(4) 및 절연막(6)으로서는 산화 알루미늄을, 도전층(5)으로서 텅스텐을 이용한 경우를 도시한다.
도 3(C)에 도시된 바와 같이, 제 1 반도체층(1)은 산화 인듐 등의 N형 산화물 반도체를 이용해도 그 대부분의 부분을 준I형 영역으로 할 수 있다. 준I형 영역에서의 전자 농도를 직접 관찰하는 것은 어렵지만, 1×1015/cm3 이하로 하는 것이 가능하다고 산출된다. 따라서, 이와 같은 구조인 FET의 스레숄드 전압을 충분히 큰 값으로 할 수 있다. 즉, 노멀리 오프 또는, 그에 가까운 특성을 나타내는 FET를 얻을 수 있다.
또, 도 3(C)을 주의 깊게 관찰하면, 제 1 반도체층(1)은 절연막(4)과의 계면 근방에서도 밴드가 휘어져 있다. 이것은 상기에 나타낸 산화 갈륨과 산화 인듐의 접합면 근방에서 천이 영역이 생기는 것과 같은 이유로 발생하고 있다. 이와 같은 밴드의 휘어짐을 가지는 FET에서는, 캐리어는 전도대의 하단 근방을 흐르므로 캐리어는 제 1 반도체층(1)과 절연막(4)의 계면으로부터 약간 떨어진(전형적으로는 1nm 이상 10nm 이하) 부분을 흐르는 것이 된다.
통상의 MISFET라도 게이트 절연막과 반도체와의 계면에는 트랩 준위 등이 발생하고, FET의 특성을 열화시키지만, 캐리어가 게이트 절연막으로부터 떨어진 부분을 흐르는 구조(매립 채널)로 함으로써, 상기 계면에 의한 영향을 저감할 수 있다. 같은 이유로, 도 3(C)에 밴드도가 도시되는 구조인 FET에서는 절연막(4)과 제 1 반도체층(1)과의 계면의 영향을 저감할 수 있다.
또한, 이와 같은 밴드의 휘어짐은 절연막(4)의 일함수(절연막(4)은 통상, I형으로 간주할 수 있으므로, 일함수라는 것은 진공 준위와 페르미 준위의 차이에 상당한다)와 제 1 반도체층(1)의 전자 친화력 차이에 의존하고, 도 3(C)와 같은 휘어짐으로 하기 위해서는 전자가 후자보다 큰 것이 바람직하고, 전자와 후자의 차이가 1 전자 볼트 이상인 것이 더욱 바람직하다.
N형의 산화 인듐의 전자 친화력은 약 4.8 전자 볼트 정도인 것에 대해, 산화 알루미늄의 일함수는 5.7 전자 볼트이고, 산화 규소의 일함수는 5.1 전자 볼트이다. 따라서, 산화 알루미늄이 상기 목적에 더 적합하다. 또한, 비정질 산화 갈륨의 일함수는 6.4∼6.6 전자 볼트이므로 산화 인듐의 전자 친화력보다 1.6∼1.8 전자 볼트 크고, 보다 바람직하다. 그 때문에, 도 1(C)에 도시한 바와 같이, 산화 인듐 등의 제 1 반도체층(1)을 산화 갈륨 등의 제 2 반도체층(2a) 및 제 3 반도체층(2b)으로 끼워도 좋다.
도 1은 본 발명의 FET의 예를 나타내는 도면이다.
도 2는 본 발명의 FET의 예를 나타내는 도면이다.
도 3은 본 발명의 FET의 원리를 나타내는 도면이다.
도 4는 실시형태 1의 FET의 제작 공정을 나타내는 도면이다.
도 5는 실시형태 2의 FET의 제작 공정을 나타내는 도면이다.
도 6은 실시형태 3의 FET의 제작 공정을 나타내는 도면이다.
도 7은 종래의 FET의 예를 나타내는 도면이다.
이하, 실시형태에 대해서 도면을 참조하면서 설명한다. 단, 실시형태는 많은 다른 형태로 실시하는 것이 가능하며, 취지 및 그 범위로부터 벗어나지 않고 그 형태 및 세부 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서 본 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 이하에 설명하는 구성에서 같은 것을 가리키는 부호는 다른 도면 사이에서 공통된 부호를 이용하여 나타내고, 동일 부분 또는 같은 기능을 가지는 부분의 상세한 설명은 생략한다.
(실시형태 1)
본 실시형태에서는 FET의 제작 방법에 대해서 도 4(A) 내지 도 4(F)를 이용하여 설명한다. 우선, 도 4(A)에 도시한 바와 같이, 기판(101) 위에, 도전층(102)을 형성한다. 기판(101)으로서는 다양한 것이 이용되지만, 그 후 처리에 견딜 수 있는 물성을 가지고 있을 필요가 있다. 또, 그 표면은 절연성인 것이 바람직하다. 즉, 기판(101)은 절연체 단독, 또는 절연체나 금속이나 반도체의 표면에 절연층을 형성한 것 등이 바람직하다.
절연체로서는 각종 유리나 사파이어, 석영, 세라믹, 플라스틱 등을 이용하는 것이 가능하다. 금속으로서는 알루미늄, 구리, 스테인리스 강, 은 등을 이용할 수 있다. 반도체로서는 규소, 게르마늄, 탄화 규소, 질화 갈륨 등을 이용하는 것이 가능하다. 본 실시형태에서는 기판(101)으로서 바륨 붕규산 유리를 이용한다.
도전층(102)은 그 일부가 게이트로서 기능하므로, 그 재료로서는 백금, 금, 텅스텐 등의 일함수가 큰 금속을 이용하면 좋다. 도전층(102)은 그와 같은 재료 단독으로 구성해도 좋고, 다층 구조로 하고, 후에 형성되는 반도체층에 면하는 부분을 상기 재료로 구성해도 좋다. 본 실시형태에서는 두께 100nm인 티탄막 위에 두께 100nm인 텅스텐 막을 스퍼터링법으로 형성하고, 이것을 에칭하여 도전층(102)을 형성한다.
다음으로, 도 4(B)에 도시한 바와 같이, 절연막(103)과 제 1 산화물 반도체막(104)을 형성한다. 절연막(103)은 게이트 절연막으로서도 기능한다. 예를 들면, 산화 규소, 산화 알루미늄, 산화 질화 규소, 질화 알루미늄, 산화 질화 알루미늄, 산화 하프늄, 산화 란탄, 산화 이트륨 등을 이용하면 좋다. 또, 그 두께는 주로, 프로세스 위의 사정이나 FET에서 사용되는 전압을 고려하여 결정되지만, 가능한 한 얇은 쪽이 FET의 특성을 노멀리 오프 또는 그에 가까운 특성으로 하는데 바람직하다. 예를 들면, 두께는 10nm 내지 200nm로 하면 좋다. 절연막(103)의 성막 방법으로서는, CVD법 또는 스퍼터링법이 이용되지만, 막 중의 수소의 혼입을 가능한 한 저감하는 것이 바람직하다.
제 1 산화물 반도체막(104)의 재료로서는, 산화 인듐을 이용한다. 물론, 그 외의 인듐을 주요 성분으로 하는 다른 종류의 산화물 반도체를 이용해도 좋다. 또, 그 성막 방법은 스퍼터링법을 이용하면 좋다. 또한, 막으로의 수소의 혼입을 가능한 한 저감하는 것이 바람직하다. 그 두께는 10nm 내지 50nm로 하면 좋다. 또한, 절연막(103)의 표면을 대기에 노출하지 않고, 제 1 산화물 반도체막(104)을 형성하면, 양자 계면의 청정도를 향상시키는데 있어서 바람직하다.
제 1 산화물 반도체막(104) 위에, 제 2 산화물 반도체막을 형성한다. 제 2 산화물 반도체막의 재료로서는 산화 갈륨을 이용한다. 물론, 그 외의 갈륨을 주요 성분으로 하는 산화물 반도체를 이용해도 좋다. 또, 그 성막 방법은 스퍼터링법을 이용하면 좋다. 또한, 막 중의 수소의 혼입을 가능한 한 저감하는 것이 바람직하다. 스퍼터링법에 의해서 형성된 산화 갈륨막의 조성을 러더퍼드 후방산란법으로 분석하면, 겉보기 조성은 산소가 과잉으로 존재하는 것과 같은 결과를 얻을 수 있다. 즉, Ga2O3 ＋x에서 x가 0.01 이상 0.15 이하인 값을 취한다.
제 2 산화물 반도체막의 두께는 10nm 내지 100nm로 하면 좋다. 또, 제 2 산화물 반도체막 위에 에칭스토퍼가 되는 재료의 막을 형성해도 좋다. 또는, 제 2 산화물 반도체막 위에 층간 절연물이 되는 절연막을 형성해도 좋다.
또한, 제 1 산화물 반도체막(104)의 표면을 대기에 노출하지 않고, 제 2 산화물 반도체막을 형성하면, 양자 계면의 청정도를 향상시키는데 있어서 바람직하다. 또한, 절연막(103), 제 1 산화물 반도체막(104) 및 제 2 산화물 반도체막을 연속적으로 형성하면, 이들 계면의 청정도를 향상시키는데 있어 바람직하다.
그 후, 제 2 산화물 반도체막을 선택적으로 에칭하여, 제 2 반도체층(105)을 섬 형상으로 형성한다. 제 2 반도체층(105)의 일부는, 도 4(C)에 도시한 바와 같이, 도전층(102) 위에 형성되도록 하면 좋다. 또, 도시하고 있진 않지만, 제 2 반도체층(105)의 또 다른 부분은 도전층(102)으로 겹쳐지지 않도록 형성해도 좋다. 또, 제 2 반도체층(105)이 도전층(102)이 상층의 배선과 교차하는 부분에 형성되어 있으면, 층간 절연물로서의 기능도 가진다.
또, 제 2 산화물 반도체막 위에 별도로 두꺼운 절연막을 형성하고, 제 2 반도체층(105) 위에 남겨 두면, 두꺼운 절연막을 도전층(102)이 상층 배선과 교차하는 부분에서 층간 절연물로서 사용할 수도 있다.
제 2 반도체층(105)은 에칭스토퍼로서도 기능한다. 또한, 제 2 산화물 반도체막을 에칭할 때에는, 알칼리성 용액(예를 들면, 암모니아 과수 등)을 이용하면 좋다. 제 1 산화물 반도체막(104)으로서 산화 인듐을 이용한 경우에는, 산화 인듐의 알칼리성 용액에 대한 용해도는 현저하게 낮기 때문에, 선택적으로 제 2 산화물 반도체막을 에칭할 수 있다.
그 후, 제 1 산화물 반도체막(104) 및 제 2 반도체층(105) 위에 도전막(106)을 형성한다(도 4(D)참조). 도전막(106)은, 후에 FET의 소스 전극 또는 드레인 전극으로서의 기능도 필요시되므로, 그 목적에 적합한 도전막(106)의 재료를 이용하여 구성한다. 예를 들면, 티탄, 몰리브덴, 질화 티탄, 질화 몰리브덴, 텅스텐 등이다. 도전막(106)은 그와 같은 재료 단독으로 구성해도 좋고, 다층 구조로 하고, 제 1 반도체층에 접하는 부분을 상기 재료로 구성해도 좋다.
그 후, 도전막(106)을 선택적으로 에칭하고, 도전층(106a), 도전층(106b)을 형성한다. 이 에칭은 웨트 에칭이어도 드라이 에칭이어도 좋다. 어느 쪽이라도 이 에칭에서 제 2 반도체층(105)을 과잉으로 에칭하지 않는 것이 필요하다. 이 때문에, 제 2 반도체층(105) 위에 에칭스토퍼를 형성해 두면 좋다. 또, 이 에칭시에 제 1 산화물 반도체막(104)을 에칭해도 좋다.
상기의 에칭에서 제 1 산화물 반도체막(104)을 에칭할 수 없었던 경우에는 계속하여 에칭 방법 등을 바꾸어 에칭을 행한다. 이 때에는, 제 2 반도체층(105)의 에칭 레이트에 비해서 제 1 산화물 반도체막(104)의 에칭 레이트가 크게 되도록 하는 조건을 채용한다. 예를 들면, 이 에칭을 웨트 에칭으로 행하는 것이라면, 옥살산이나 인산을 포함하는 부식액을 이용하면 좋다. 이렇게 도 4(E)에 도시한 바와 같이, 제 1 반도체층(104a)을 섬 형상으로 형성한다.
그 후, 도 4(F)에 도시한 바와 같이 전체 면에 산화물 절연막(107)을 형성한다. 산화물 절연막(107)의 재료로서는 산화 규소, 산화 알루미늄, 산화 질화 규소, 질화 알루미늄, 산화 질화 알루미늄, 산화 하프늄, 산화 란탄, 산화 이트륨 등을 이용하면 좋다. 또, 그 두께는 10nm 이상 1μm 이하로 하는 것이 가능하다. 산화물 절연막(107)에 보호막으로서의 기능도 요구하는 것이라면 두꺼운 쪽이 바람직하다.
(실시형태 2)
본 실시형태에서는 FET의 제작 방법에 대해서 도 5(A) 내지 도 5(E)를 이용하여 설명한다. 우선, 도 5(A)에 도시한 바와 같이, 기판(201) 위에, 도전막(202)과 절연막(203)，제 1 산화물 반도체막(204), 제 2 산화물 반도체막(205), 산화물 절연막(206)을 적층한다. 이들 성막은 막의 계면을 깨끗하게 유지하기 위해, 도중에 대기에 노출하지 않고, 연속적으로 행하면 좋다. 또, 이들의 다층막 중의 수소 농도를 1×1018 원자/cm3 이하, 바람직하게는 1×1016 원자/cm3 이하로 하기 위해서도 연속적으로 성막하는 것은 효과적이다.
기판(201), 도전막(202), 절연막(203), 제 1 산화물 반도체막(204), 제 2 산화물 반도체막(205), 산화물 절연막(206)으로서는, 실시형태 1에서, 각각 기판(101), 도전층(102), 절연막(103), 제 1 산화물 반도체막(104), 제 2 산화물 반도체막, 산화물 절연막(107)에 이용하기에 적합하다고 나타나는 재료, 두께 및 성막 방법으로 형성하면 좋다.
그리고, 산화물 절연막(206)위에 레지스트를 도포하고, 도 5(A)에 도시한 바와 같이, 다계조 마스크를 이용하여, 2단계의 두께를 가지는 레지스트 마스크(207)를 형성한다.
레지스트 마스크(207)를 이용하여, 도전막(202), 절연막(203), 제 1 산화물 반도체막(204), 제 2 산화물 반도체막(205), 산화물 절연막(206)을 에칭하여, 도전층(202a), 절연층(203a), 제 1 반도체층(204a), 제 2 반도체층(205a), 산화물 절연층(206a)을 형성한다(도 5(B) 참조). 이들 에칭에는 비등방성 드라이 에칭법을 이용하는 것이 바람직하지만, 웨트 에칭법이어도, 등방성인 드라이 에칭법이어도 좋다.
다음으로 레지스트 마스크(207)를 애싱하여, 그 두께를 줄이고, 레지스트 마스크(207a)로 한다(도 5(C) 참조).
그리고, 이 레지스트 마스크(207a)를 이용해서, 절연층(203a), 제 1 반도체층(204a), 제 2 반도체층(205a), 산화물 절연층(206a)을 에칭하고, 절연층(203b), 제 1 반도체층(204b), 제 2 반도체층(205b), 산화물 절연층(206b)을 대략 같은 형상이며 섬 형상으로 형성한다(도 5(D) 참조). 이들의 에칭에는 비등방성 드라이 에칭법을 이용하는 것이 바람직하지만, 웨트 에칭법이어도, 등방성인 드라이 에칭법이어도 좋다.
도전층(202a)은 반드시 에칭할 필요는 없지만, 상기 에칭시에 완전히 에칭되지 않는 조건을 발견하는 것은 어려우므로, 다소의 차이는 있더라도 에칭되어, 표면의 일부가 에칭된 도전층(202b)이 된다. 특히, 에칭의 선택비를 충분히 크게 할 수 없는 경우에는 도전막(202)을 충분히 두껍게 해두면 좋다. 예를 들면, 도전막(202)의 두께를 200nm 이상 1μm 이하로 하면 좋다.
또는, 도전막(202)의 두께를, 절연막(203)의 두께와, 제 1 산화물 반도체막(204)의 두께와, 제 2 산화물 반도체막(205)의 두께와, 산화물 절연막(206)의 두께의 합이 50% 이상 500% 이하로 해도 좋다. 이와 같이 도전막(202)이 충분히 두꺼우면, 다소 오버 에칭이 있었더라도 필요한 두께를 확보할 수 있다.
본 실시형태에서는 도전막(202)이 두껍더라도, 그 후에 적층된 박막 형상에 영향을 주는 경우는 적고, 오히려 도전막(202)을 두껍게 하면 도전층(202b)의 저항이 낮게 억제된다는 장점이 있다.
그 후, 레지스트 마스크(207a)를 제거한다. 이 제거 방법은 박리액을 이용해도 좋지만, 산화 갈륨은 알칼리성의 용액에 용해되는 성질도 있기 때문에, 박리액의 수소 이온 농도는 적절한 것을 선택할 필요가 있다.
또는, 레지스트 마스크(207a)를 에싱법으로 제거해도 좋다. 에싱법을 사용하는 경우에는 잔사가 문제가 되는 경우가 있지만, 본 실시형태에서는 잔사가 있다고 하더라도, 산화물 절연층(206b) 위에 있으며, 산화물 절연층(206b)을 충분히 두껍게 하면, FET특성에 대한 영향은 저감할 수 있다. 특히, 본 실시형태에서는 산화물 절연층(206b)은 층간 절연물로서의 기능도 있으므로 두껍게 형성하는 편이 바람직하다.
그 후, 평탄한 표면을 가지는 층간 절연물(208)을 형성하고, 층간 절연물(208), 산화물 절연층(206b), 제 2 반도체층(205b)을 에칭하여, 제 1 반도체층(204b)에 달하는 개구부를 형성한다. 개구부는 절연층(203b)과 겹치도록 형성한다. 바람직하게는, 개구부는 그 외주가 절연층(203b)의 외주로부터 200nm 이상, 보다 바람직하게는 1μm 이상 떨어지도록 형성한다.
개구부의 형성에는 웨트 에칭법, 드라이 에칭법 어느 쪽도 이용할 수 있다. 또한, 어떠한 경우에도 에칭할 때 제 1 반도체층(204b)에 화학적인 영향을 주는 경우가 있다.
다음으로 도전막을 형성하고, 이것을 원하는 형상으로 에칭하여 도전층(209a, 209b)을 형성한다. 도전막은 실시형태 1의 도전막(106)에 적합한 재료, 두께 및 성막 방법을 이용해서 형성하면 좋다.
도전층(209a, 209b)은, 제 1 반도체층(204b)과 접하는 부분에서 FET의 소스 전극, 드레인 전극으로서 기능한다. 이 단계를 도 5(E)에 도시한다. 도전층(209a)과 도전층(209b)이 각각 제 1 반도체층(204b)과 접하는 부분의 간격이 FET의 채널 길이가 된다.
또한, 도전층(209a, 209b)을 형성한 후, 400℃ 이상의 고온 처리를 행하는 경우에는 도전층(209a, 209b)을 구성하는 원소가 제 1 반도체층(204b)으로 확산되고, 그 특성에 악영향을 미치는 경우가 있다. 따라서, 도전층(209a, 209b)을 형성한 후에는 그와 같은 고온에서의 처리를 피하는 것이 바람직하다. 한편으로, 도전층(209a, 209b)은 FET 제조공정의 최종 단계에서 형성되므로, 그 후에 고온에서 처리가 필요하게 될 일은 거의 없다.
또, 제 1 반도체층(204b)의 단부(외주부)의 특성은 바람직하지 않은 것인 경우가 많다. 이들 영역은 종종 도전성이 다른 부분보다도 높고, 도 4(F)에 나타낸 바와 같은 형상인 FET에서 이들의 영역은, 리크(leak) 전류의 요인이 될 수 있다. 그것은 도 4(F)에 나타낸 바와 같은 형상인 FET에서는, 제 1 반도체층(104a)의 단부와 소스 전극 및 드레인 전극으로서 기능하는 도전층(106a), 도전층(106b)이 접하고 있기 때문이다.
그러나, 도 5(E)에 도시된 FET에서는, 소스 전극이나 드레인 전극으로서 기능하는 도전층(209a)과 도전층(209b)은 상기한 대로, 제 1 반도체층(204b)의 단부와 겹치지 않으므로, 만약, 제 1 반도체층(204b)의 단부의 도전성이 높더라도, 도전층(209a)과 도전층(209b) 사이에 리크 전류는 흐르지 않는다. 그 때문에, 오프 전류가 충분히 낮은 FET를 얻을 수 있다.
또, 도 5(E)에서 명백히 나타낸 바와 같이, 제 1 반도체층(204b)은 평탄면에 형성된다. 예를 들면, 도 4(F)의 제 1 반도체층(104a)에서와 같이 반도체층에 요철(step)이 있으면 FET의 특성은 요철의 영향을 받는다. 그와 같은 요철을 가지는 소자를 균일하게 형성하는 것은 어렵기 때문에, FET 특성의 편차의 원인이 된다.
예를 들면, 도 4(E)에서 도전층(106a, 106b)은 제 1 반도체층(104a) 및 도전층(102)에 대해서 좌우대칭으로 형성되어 있지만, 모든 소자를 이와 같은 형상으로 형성하는 것은 어렵다. 마스크 맞춤시의 오차 때문에, 도전층(106a, 106b)이 도면의 우측(또는 좌측)에 조금만 평행 이동해도, 도전층(106a, 106b)과 제 1 반도체층(104a)의 만곡하고 있는 부분과의 위치 관계가 다르고, FET로서의 특성이 변동 하는 경우가 있다. 즉, FET의 특성의 편차가 발생한다.
특히 제 1 반도체층이 어떠한 결정 성분을 포함하고 있는 경우에는 편차가 커지는 경향이 있다. 그것은, 제 1 반도체층의 평면 부분과 곡면 부분에서 결정의 방위나 크기 등에 큰 차이가 있기 때문이다. 그와 같은 결정 성분은, 산화 인듐으로는 비교적 저온에서 어닐링한 경우에도 발생한다.
이에 대해서, 평탄한 면 위에, 균일하게 평면 형상의 반도체층을 형성하는 것은 용이하다. 그리고, 마스크 맞춤 시의 오차 때문에, 도 5(E)의 도전층(209a, 209b)이 도면의 우측(또는 좌측)에 조금만 평행 이동해도, 제 1 반도체층(204b)에 대한 위치관계는 바뀌지 않는다. 즉, FET의 특성의 편차는 한정적이 된다.
따라서, 본 실시형태에서 도시한 FET는 반도체층의 요철이 큰 FET에 비해서 특성의 편차가 적다. 이와 같은 FET는 스레숄드 전압의 편차가 작은 것이 요구되는 회로에 이용하는 것에 적합하다.
예를 들면, 액티브 매트릭스형 유기 일렉트로루미네선스 표시 장치에서는 표시의 편차를 없애기 위해서, 구동 트랜지스터의 스레숄드 전압의 편차가 작은 것이 바람직하다. 또, 저항 손실을 줄이기 위해, 구동 트랜지스터의 전계 효과 이동도가 높은 FET가 요구된다. 이와 같은 목적을 달성하기 위해서는, 도 5(E)에 도시하는 구성을 가지고, 인듐을 주요 성분으로 하는 산화물 반도체를 반도체층에 이용하여 제작한 FET가 적합하다. 이와 같은 FET는 예를 들면, 50cm2/Vs 이상, 바람직하게는, 70cm2/Vs 이상의 전계 효과 이동도를 얻을 수 있다.
더욱이, 본 실시형태에서는 제 1 반도체층(204b), 절연층(203b)은 평탄면 위에 형성되는 것이기 때문에, 이들 박막의 단차(step) 피복성 등을 고려할 필요가 없다. 이 때문에 제 1 반도체층(204b), 절연층(203b)을 가능한 한 얇게 할 수 있다.
제 1 반도체층(204b), 절연층(203b)을 얇게 하는 것은, FET의 스레숄드 전압의 마이너스 시프트를 억제하고, 오프 전류를 저감하는데 있어 효과가 있다. 특히 채널 길이가 0.3μm 이하인 FET에서는 제 1 반도체층(204b), 절연층(203b)을 얇게 하는 것이 요구된다.
FET의 스레숄드 전압의 마이너스 시프트를 억제하기 위해서는, (채널 길이)＞5×(제 1 반도체층(204b)의 두께＋(절연층(203b)의 두께)×(유전율비))라는 관계를 충족시키는 것이 요구된다. 여기에서, 유전율비는, 제 1 반도체층(204b)의 유전율을 절연층(203b)의 유전율로 나눈 수치이다.
예를 들면, 채널 길이가 0.3μm인 경우, 제 1 반도체층(204b)이 두께가 30nm가 되도록 산화 인듐(비유전율 18)으로 형성되고, 절연층(203b)이 산화 규소(비유전율 4)를 이용하여 형성되는 경우, 절연층(203b)의 두께를 10nm 이하로 하는 것이 필요하다.
요철이 있는 면에 이와 같은 박막을 피복성 좋게 형성하는 것은 어려우며, 수율 저하의 요인이 된다. 한편, 평탄면이라면 비교적 용이하게 형성할 수 있다. 이러한 점에서 본 실시형태에 나타난 구조의 FET는 유리하다.
또한, 본 실시형태에서 나타낸 제작 공정에서는, 필요한 마스크 맞춤의 횟수는 2회이며, 도 4에 도시하는 방법(3회의 마스크 맞춤이 필요)보다도 적다. 이 때문에, 줄맞춤 오류에 의한 불량의 확률을 저감할 수 있고, 수율을 향상시키는데 있어 효과가 있다.
(실시형태 3)
본 실시형태에서는 FET의 제작 방법에 대해서 도 6(A) 내지 도 6(D)를 이용하여 설명한다. 우선, 도 6(A)에 나타낸 바와 같이, 기판(301) 위에, 산화물 절연막(302)과 제 2 산화물 반도체막(303)과, 제 1 산화물 반도체막(304)과, 절연막(305)을 적층한다. 이들 성막은 각각의 막과 막 사이의 계면을 깨끗하게 유지하기 위해, 도중에 대기에 노출하지 않고 연속적으로 행하면 좋다.
예를 들면, 기판(301)으로서 규소 웨이퍼와, 산화물 절연막(302)으로서 두께 200nm의 산화 규소, 제 2 산화물 반도체막(303)으로서 두께 50nm의 산화 갈륨, 제 1 산화물 반도체막(304)으로서 두께 1nm의 산화 인듐, 절연막(305)으로서 두께 2nm의 산화 규소막을 이용하면 좋다. 또, 산화물 절연막(302)은 기판(301)을 열 산화하여 형성하고, 제 2 산화물 반도체막(303), 제 1 산화물 반도체막(304), 절연막(305)은 원자 적층법(ALD)에 의해서 형성하면 좋다. 이들 막은 성막 장치 내에서 연속적으로 형성하면 좋다.
그리고 제 2 산화물 반도체막(303), 제 1 산화물 반도체막(304), 절연막(305)을 선택적으로 에칭하여, 제 2 반도체층(303a), 제 1 반도체층(304a), 절연층(305a)을 형성한다.
또한, 절연층(305a)의 외주부를 덮도록 두께 100nm 이상 500nm 이하의 산화 규소막 등을 이용하여 절연체(306)를 형성한다. 그리고, 도전층(307)을 형성한다(도 5(B)참조). 도전층(307)은 실시형태 1의 도전층(102)을 참고로 그 재료와 제작 방법을 결정하면 좋다. 또한, 두께는 제 1 반도체층(304a)의 두께와 절연층(305a)의 두께 합의 2배 이상으로 하면 좋다.
도시되어 있지 않지만, 도전층(307)이 절연층(305a)의 외주부에서, 절연체(306)를 넘는 형상으로 되어 있다. 이 때문에 도전층(307)은 제 1 반도체층(304a)과 직접 접촉할 필요는 없다.
또, 도전층(307)은 FET의 게이트가 되므로, 그 폭은 FET의 채널 길이를 결정한다. 여기에서 도전층(307)의 폭이 제 1 반도체층(304a)의 두께와 절연층(305a)의 두께에 제 1 반도체층(304a)과 절연층(305a)의 유전율비(제 1 반도체층(304a)의 유전율/절연층(305a)의 유전율)를 곱한 것의 합의 5배 이상, 바람직하게는 10배 이상으로 하면, 스레숄드 전압의 마이너스 시프트를 억제하고, 오프 전류를 저감할 수 있다.
예를 들면, 산화 인듐의 비유전율은 18 정도이고, 산화 규소의 비유전율은 4 정도(이들 값은 성막 방법에 의해서 미묘하게 다르다)이므로, 유전율비는 4.5 정도이다. 상기한 막 두께로부터 도전층(307)의 폭은, (제 1 반도체층(304a)의 두께 1nm)＋(절연층(305a)의 두께 2nm)×(유전율비 4.5)의 5배 이상, 바람직하게는 10배 이상이면 좋다. 즉, 50nm 이상, 바람직하게는 100nm 이상으로 하면 좋다.
상기 계산으로부터 분명해진 바와 같이, 절연층(305a)에 고유전율 재료를 이용하면, 도전층(307)의 폭을 보다 좁게 할 수 있다. 예를 들면, 산화 하프늄과 같은 비유전율이 30 정도인 재료를 절연층(305a)의 재료로 사용하면, 도전층(307)의 폭은 10nm 이상, 바람직하게는 20nm 이상으로 할 수 있다.
통상의 규소 반도체를 사용한 MOSFET와 달리, 인듐을 주요 성분으로 하는 산화물 반도체에 접하여 산화 하프늄과 같은 이종(異種) 재료를 형성해도, 제 1 반도체층(304a)과 절연층(305a)과의 계면인 결함 준위가 FET 특성에 문제를 거의 끼치지 않는다. 특히 산화 하프늄의 경우, 그 일함수(5.7 전자 볼트)가 산화 인듐의 전자 친화력(4.8 전자 볼트)보다 크기 때문에, 산화 인듐의 밴드가 휘어지고, 매립 채널과 같은 형상이 되고, 한층 더 절연층(305a)과 제 1 반도체층(304a)의 계면의 영향이 작아진다.
다음으로 높은 환원성을 가지는 이온을 조사(照射)한다(도 6(C)참조). 이 때의 이온 에너지는 제 1 반도체층(304a)과 제 2 반도체층(303a)의 계면과 제 2 반도체층(303a)과 산화물 절연막(302)의 계면 사이에 피크를 가지도록 설정을 하면 좋다. 이 조건으로는 도전층(307)을 이온이 투과하지는 않으므로, 제 1 반도체층(304a) 및 제 2 반도체층(303a)에 도전층(307)을 마스크로서 사용하는 자기 정합적으로 이온이 주입된다.
산화 인듐을 주요 성분으로 하는 산화물 반도체에 환원성 이온을 주입하면, 이온이 산소와 화합하여 산화물 반도체를 환원한다. 그 결과, 이온이 주입된 부분의 전자 농도가 높아져서 도전성이 향상된다. 주입하는 이온의 양은, 목적으로 하는 도전율에 따라서 설정하면 좋지만, 제 1 반도체층(304a) 안으로, 2×1020/cm3 이상 포함되도록 하면 좋다.
환원성이 높은 이온으로서는 붕소, 탄소, 인, 규소, 알루미늄, 갈륨과 같이 산화물의 결합력이 산화 인듐보다도 강한 것을 이용하면 좋다. 이 중에서도, 인이나 붕소는 통상의 반도체 프로세스에서도 이용하고 있으므로 사용하기 쉽다.
이온의 주입시에 주의해야 할 것은 동시에 수소가 주입되지 않는 것이다. 따라서, 이온원으로서 수소화물(디보란 B2Ｈ6이나 포스핀 PＨ3 등)을 이용하는 것은 바람직하지 않다. 산화물 반도체 안에 도입되는 수소는, 전자 농도를 높이지만, 동시에 산화물 반도체 안을 이동하고, FET의 특성의 변동을 가져오기 때문에, 신뢰성을 저하시킨다. 이온 중의 수소 농도는 1 원자% 이하로 하는 것이 바람직하다.
또한, 이 이온 주입 시에, 제 2 반도체층(303a)에도 이온이 주입되고, 마찬가지로 이온에 의해서 산화 갈륨이 환원되어, 제 2 반도체층(303a)에 도전율이 높은 영역(303b, 303c)가 형성된다.
여기에서, 제 2 반도체층(303a)의 두께 (즉, 제 2 산화물 반도체막(303)의 두께)가 지나치게 얇으면, 도전율이 높아도 전기 저항을 충분히 저감될수 없으므로, 적절한 두께로 두면 좋다. 또, 제 2 반도체층(303a)에 주입되는 이온의 농도는 제 1 반도체층(304a)에 주입되는 이온의 농도보다도 크게 하여, 축퇴(degenerated) 반도체로 하는 것이 바람직하다. 예를 들면, 제 2 반도체층(303a) 안에, 5×1020/cm3 이상 포함되도록 하면 좋다.
다음으로 예를 들면, 200nm 이상 1μm 이하의 두께를 가진 질화 규소 등으로 보호 절연막(308)을 플라즈마 CVD법 등으로 형성한다. 여기에서 보호 절연막(308)은 제 1 반도체층(304a)에 압축하는 응력을 부여하는 막(film)이어도 좋다. 이와 같은 응력이 있으면 제 1 반도체층은 압축되어, 산화 인듐 안의 인듐 원자 간의 거리가 줄어든다. 그 결과, 제 1 반도체층의 수송 특성(전형적으로는, 전계 효과 이동도)이 향상된다.
더욱이, 두께 200nm 이상 2μm 이하인 산화 규소 등을 퇴적하고, 이것을 화학적 기계적 연마법에 의해 평탄화하여, 평탄한 표면을 가지는 층간 절연물(309)을 얻는다. 또한 층간 절연물(309), 보호 절연막(308), 절연층(305a)을 에칭하고, 제 1 반도체층(304a) 또는 제 2 반도체층(303a)에 달하는 개구부를 형성한다. 그리고, 개구부를 메우도록 도전층(310a, 310b)을 형성한다(도 6(D) 참조).
상기한 대로, 제 1 반도체층(304a)은 두께가 1nm이므로, 오버 에칭한 결과, 개구부가 제 1 반도체층(304a)을 관통하는 경우도 있다. 그러나, 이와 같은 경우라도, 제 2 반도체층(303a)의 도전성이 충분하므로, 도전층(310a, 310b)은 FET의 전극으로서 기능한다. 즉, 도전층(310a)―제 2 반도체층 중 도전율이 높은 영역(303b)―제 1 반도체층(304a)―제 2 반도체층 중 도전율이 높은 영역(303c)―도전층(310b)이라는 경로로 전류가 흐른다.
또한, 제 2 반도체층(303a)의 오버 에칭을 방지한 후에도, 제 2 반도체층(303a)은 적절한 두께를 가지는 것이 바람직하다. 본 실시형태에서는 두께를 50nm로 했지만, 30nm 이상인 것이 바람직하다.
(실시형태 4)
상기 실시형태 1 내지 실시형태 3에서 나타낸 반도체 장치는 다양한 전자기기에 이용할 수 있다. 예를 들면, 액정 디스플레이, EL 디스플레이, FE(Field　Emission) 디스플레이 등의 표시 장치 및 그 구동 회로, 이미지 센서의 구동 회로, 반도체 메모리, 마이크로 프로세서 등이다. 또, 그들을 이용한 각종 전자기기, 예를 들면, 텔레비전, 퍼스널 컴퓨터, 휴대전화 등의 통신 기기, 전자 수첩, 휴대 음악 플레이어 등이다.
본 출원은 전문이 본 명세서에 참조로 통합되고, 2010년 6월 16일에 일본 특허청에 출원된 일련 번호가 2010-136705인 일본 특허 출원에 기초한다.
1 : 제 1 반도체층
2 : 제 2 반도체층
2a : 제 2 반도체층
2b : 제 3 반도체층
3a : 제 1 전극
3b : 제 2 전극
4 : 절연막
5 : 도전층
6 : 절연막
7a : 도핑된 영역
7b : 도핑된 영역
8a : 도핑된 영역
8b : 도핑된 영역
11 : 반도체층
13a : 소스 전극
13b : 드레인 전극
14 : 게이트 절연막
15 : 게이트
16 : 보호 절연막
101 : 기판
102 : 도전층
103 : 절연막
104 : 제 1 산화물 반도체막
104a : 제 1 반도체층
105 : 제 2 반도체층
106 : 도전막
106a : 도전층
106b : 도전층
107 : 산화물 절연막
201 : 기판
202 : 도전막
202a : 도전층
202b : 도전층
203 : 절연막
203a : 절연층
203b : 절연층
204 : 제 1 산화물 반도체막
204a : 제 1 반도체층
204b : 제 1 반도체층
205 : 제 2 산화물 반도체막
205a : 제 2 반도체층
205b : 제 2 반도체층
206 : 산화물 절연막
206a : 산화물 절연층
206b : 산화물 절연층
207 : 레지스트 마스크
207a : 레지스트 마스크
208 : 층간 절연물
209a : 도전층
209b : 도전층
301 : 기판
302 : 산화물 절연막
303 : 제 2 산화물 반도체막
303a : 제 2 반도체층
303b : 도전율이 높은 영역
303c : 도전율이 높은 영역
304 : 제 1 산화물 반도체막
304a : 제 1 반도체층
305 : 절연막
305a : 절연층
306 : 절연체
307 : 도전층
308 : 보호 절연막
309 : 층간 절연물
310a : 도전층
310b : 도전층

Claims (21)

  1. 전계 효과 트랜지스터로서,
    인듐을 주요 성분으로 포함하는 제 1 산화물 반도체를 포함하는 제 1 반도체층;
    상기 제 1 반도체층의 한쪽 면에 접촉하는 제 2 반도체층으로서, I형인 제 2 산화물 반도체를 포함하는 상기 제 2 반도체층;
    제 3 산화물 반도체를 포함하고, 상기 제 1 반도체층의 다른 한쪽 면에 접촉하는 제 3 반도체층;
    상기 제 1 반도체층의 한쪽 면에 접촉하는 소스 전극 및 드레인 전극;
    상기 제 1 반도체층의 다른 한쪽 면에 인접하는 도전층; 및
    상기 도전층과 상기 제 1 반도체층 사이의 절연막을 포함하고,
    상기 제 2 산화물 반도체와 상기 제 3 산화물 반도체 각각의 밴드갭이 상기 제 1 산화물 반도체의 밴드갭보다 넓고,
    상기 제 2 산화물 반도체의 진공 준위와 페르미 준위 사이의 에너지 차이가 상기 제 1 산화물 반도체의 진공 준위와 페르미 준위 사이의 에너지 차이보다 크고,
    상기 제 3 산화물 반도체의 진공 준위와 페르미 준위의 에너지 차이가 상기 제 1 산화물 반도체의 상기 진공 준위와 상기 페르미 준위의 에너지 차이보다 큰, 전계 효과 트랜지스터.
  2. 전계 효과 트랜지스터로서,
    인듐을 주요 성분으로 포함하는 제 1 산화물 반도체를 포함하는 제 1 반도체층;
    상기 제 1 반도체층의 한쪽 면에 접촉하는 제 2 반도체층으로서, I형이고, 갈륨을 주요 성분으로 포함하는제 2 산화물 반도체를 포함하는 상기 제 2 반도체층;
    제 3 산화물 반도체를 포함하고, 상기 제 1 반도체층의 다른 한쪽 면에 접촉하는 제 3 반도체층;
    상기 제 1 반도체층의 한쪽 면에 접촉하는 소스 전극 및 드레인 전극;
    상기 제 1 반도체층의 다른 한쪽 면에 인접하는 도전층; 및
    상기 도전층과 상기 제 1 반도체층 사이의 절연막을 포함하고,
    상기 제 2 산화물 반도체와 상기 제 3 산화물 반도체 각각의 밴드갭이 상기 제 1 산화물 반도체의 밴드갭보다 넓은, 전계 효과 트랜지스터.
  3. 전계 효과 트랜지스터로서,
    인듐을 주요 성분으로 포함하는 제 1 산화물 반도체를 포함하는 제 1 반도체층,
    상기 제 1 반도체층의 한쪽 면에 접촉하는 제 2 반도체층으로서, I형인 제 2 산화물 반도체를 포함하고, 상기 제 2 산화물 반도체에서 산소 이외의 모든 원소에 대한 갈륨의 비율이 80at.% 이상인 상기 제 2 반도체층;
    제 3 산화물 반도체를 포함하고, 상기 제 1 반도체층의 다른 한쪽 면에 접촉하는 제 3 반도체층;
    상기 제 1 반도체층의 한쪽 면에 접촉하는 소스 전극 및 드레인 전극;
    상기 제 1 반도체층의 다른 한쪽 면에 인접하는 도전층; 및
    상기 도전층과 상기 제 1 반도체층 사이의 절연막을 포함하는, 전계 효과 트랜지스터.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 반도체층의 두께가 0.1nm 이상 100nm 이하인, 전계 효과 트랜지스터.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 반도체층의 두께가 10nm 이상 100nm 이하인, 전계 효과 트랜지스터.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 반도체층은 상기 제 1 반도체층과, 알루미늄을 주요 성분으로 포함하는 산화물을 포함하는 제 2 절연막 사이에 끼워져 있고, 상기 제 1 반도체층 및 상기 제 2 절연막과 접촉하고,
    상기 산화물은 밴드갭이 8 전자 볼트 이상인, 전계 효과 트랜지스터.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 반도체층은 상기 제 2 반도체층과, 알루미늄을 주요 성분으로 포함하는 산화물을 포함하는 제 2 절연막 사이에 끼워져 있고, 상기 제 2 반도체층 및 상기 제 2 절연막과 접촉하고,
    상기 산화물은 밴드갭이 8 전자 볼트 이상인, 전계 효과 트랜지스터.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 산화물 반도체의 밴드갭이 6 전자 볼트 이하인, 전계 효과 트랜지스터.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 도전층은 게이트 전극으로서 기능하고,
    상기 절연막은 게이트 절연막으로서 기능하는, 전계 효과 트랜지스터.
  10. 전계 효과 트랜지스터로서,
    제 1 산화물 반도체를 포함하는 제 1 반도체층;
    제 2 산화물 반도체를 포함하고, 상기 제 1 반도체층의 한쪽 면과 접촉하는 제 2 반도체층;
    제 3 산화물 반도체를 포함하고, 상기 제 1 반도체층의 다른 한쪽 면과 접촉하는 제 3 반도체층;
    상기 제 1 반도체층의 한쪽 면에 접촉하는 소스 전극 및 드레인 전극;
    상기 제 3 반도체층에 인접하는 도전층; 및
    상기 도전층과 상기 제 3 반도체층 사이의 절연막을 포함하고,
    상기 제 2 산화물 반도체와 상기 제 3 산화물 반도체 각각의 밴드갭이 상기 제 1 산화물 반도체의 밴드갭보다 넓은, 전계 효과 트랜지스터.
  11. 전계 효과 트랜지스터로서,
    제 1 산화물 반도체를 포함하는 제 1 반도체층;
    제 2 산화물 반도체를 포함하고, 상기 제 1 반도체층의 한쪽 면과 접촉하는 제 2 반도체층;
    제 3 산화물 반도체를 포함하고, 상기 제 1 반도체층의 다른 한쪽 면과 접촉하는 제 3 반도체층;
    상기 제 1 반도체층의 한쪽 면에 접촉하는 소스 전극 및 드레인 전극;
    상기 제 3 반도체층에 인접하는 도전층; 및
    상기 도전층과 상기 제 3 반도체층 사이의 절연막을 포함하고,
    상기 제 2 산화물 반도체와 상기 제 3 산화물 반도체 각각의 밴드갭이 상기 제 1 산화물 반도체의 밴드갭보다 넓고,
    상기 제 2 산화물 반도체와 상기 제 3 산화물 반도체 각각이 적어도 갈륨과 인듐을 포함하고,
    상기 제 2 산화물 반도체와 상기 제 3 산화물 반도체 각각에서 산소 이외의 모든 원소에 대한 갈륨의 비율이 80at.% 이상인, 전계 효과 트랜지스터.
  12. 전계 효과 트랜지스터로서,
    제 1 산화물 반도체를 포함하는 제 1 반도체층;
    제 2 산화물 반도체를 포함하고, 상기 제 1 반도체층의 한쪽 면과 접촉하는 제 2 반도체층;
    제 3 산화물 반도체를 포함하고, 상기 제 1 반도체층의 다른 한쪽 면과 접촉하는 제 3 반도체층;
    상기 제 1 반도체층의 한쪽 면에 접촉하는 소스 전극 및 드레인 전극;
    상기 제 3 반도체층에 인접하는 도전층; 및
    상기 도전층과 상기 제 3 반도체층 사이의 절연막을 포함하고,
    상기 제 2 산화물 반도체와 상기 제 3 산화물 반도체 각각의 밴드갭이 상기 제 1 산화물 반도체의 밴드갭보다 넓고,
    상기 제 2 산화물 반도체의 진공 준위와 페르미 준위 사이의 에너지 차이가 상기 제 1 산화물 반도체의 진공 준위와 페르미 준위 사이의 에너지 차이보다 크고,
    상기 제 3 산화물 반도체의 진공 준위와 페르미 준위 사이의 에너지 차이가 상기 제 1 산화물 반도체의 상기 진공 준위와 상기 페르미 준위 사이의 에너지 차이보다 큰, 전계 효과 트랜지스터.
  13. 삭제
  14. 전계 효과 트랜지스터로서,
    제 1 산화물 반도체를 포함하는 제 1 반도체층;
    제 2 산화물 반도체를 포함하고, 상기 제 1 반도체층의 한쪽 면과 접촉하는 제 2 반도체층;
    제 3 산화물 반도체를 포함하고, 상기 제 1 반도체층의 다른 한쪽 면과 접촉하는 제 3 반도체층; 및
    상기 제 1 반도체층의 상기 한쪽 면과 접촉하는 소스 전극 및 드레인 전극을 포함하고,
    상기 소스 전극과 상기 드레인 전극 각각의 측면이 상기 제 2 반도체층과 접촉하고,
    상기 제 2 산화물 반도체와 상기 제 3 산화물 반도체 각각의 밴드갭이 상기 제 1 산화물 반도체의 밴드갭보다 넓은, 전계 효과 트랜지스터.
  15. 전계 효과 트랜지스터로서,
    제 1 산화물 반도체를 포함하는 제 1 반도체층;
    제 2 산화물 반도체를 포함하고, 상기 제 1 반도체층의 한쪽 면과 접촉하는 제 2 반도체층;
    제 3 산화물 반도체를 포함하고, 상기 제 1 반도체층의 다른 한쪽 면과 접촉하는 제 3 반도체층; 및
    상기 제 1 반도체층의 상기 한쪽 면과 접촉하는 소스 전극 및 드레인 전극을 포함하고,
    상기 소스 전극과 상기 드레인 전극 각각의 측면이 상기 제 2 반도체층과 접촉하고,
    상기 제 2 산화물 반도체와 상기 제 3 산화물 반도체 각각의 밴드갭이 상기 제 1 산화물 반도체의 밴드갭보다 넓고,
    상기 제 2 산화물 반도체와 상기 제 3 산화물 반도체 각각이 적어도 갈륨과 인듐을 포함하고,
    상기 제 2 산화물 반도체와 상기 제 3 산화물 반도체 각각에서 산소 이외의 모든 원소에 대한 갈륨의 비율이 80at.% 이상인, 전계 효과 트랜지스터.
  16. 전계 효과 트랜지스터로서,
    제 1 산화물 반도체를 포함하는 제 1 반도체층;
    제 2 산화물 반도체를 포함하고, 상기 제 1 반도체층의 한쪽 면과 접촉하는 제 2 반도체층;
    제 3 산화물 반도체를 포함하고, 상기 제 1 반도체층의 다른 한쪽 면과 접촉하는 제 3 반도체층; 및
    상기 제 1 반도체층의 상기 한쪽 면과 접촉하는 소스 전극 및 드레인 전극을 포함하고,
    상기 소스 전극과 상기 드레인 전극 각각의 측면이 상기 제 2 반도체층과 접촉하고,
    상기 제 2 산화물 반도체와 상기 제 3 산화물 반도체 각각의 밴드갭이 상기 제 1 산화물 반도체의 밴드갭보다 넓고,
    상기 제 2 산화물 반도체의 진공 준위와 페르미 준위 사이의 에너지 차이가 상기 제 1 산화물 반도체의 진공 준위와 페르미 준위 사이의 에너지 차이보다 크고,
    상기 제 3 산화물 반도체의 진공 준위와 페르미 준위 사이의 에너지 차이가 상기 제 1 산화물 반도체의 상기 진공 준위와 상기 페르미 준위 사이의 에너지 차이보다 큰, 전계 효과 트랜지스터.
  17. 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 제 3 반도체층에 인접하는 도전층; 및
    상기 도전층과 상기 제 3 반도체층 사이의 절연막을 더 포함하는, 전계 효과 트랜지스터.
  18. 제 10 항 내지 제 12 항, 및 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 제 1 산화물 반도체는 적어도 인듐을 포함하고,
    상기 제 1 산화물 반도체에서, 원자 번호가 11 이상인 모든 원소에 대한 인듐의 비율이 50at.% 이상인, 전계 효과 트랜지스터.
  19. 제 10 항, 제 12 항, 제 14 항, 및 제 16 항 중 어느 한 항에 있어서,
    상기 제 2 산화물 반도체와 상기 제 3 산화물 반도체 각각은 적어도 갈륨을 포함하고,
    상기 제 2 산화물 반도체와 상기 제 3 산화물 반도체 각각에서, 원자 번호가 11 이상인 모든 원소에 대한 갈륨의 비율이 50at.% 이상인, 전계 효과 트랜지스터.
  20. 제 10 항 내지 제 12 항, 및 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 제 2 산화물 반도체와 상기 제 3 산화물 반도체 각각은 I형 산화물 반도체인, 전계 효과 트랜지스터.
  21. 제 10 항 내지 제 12 항, 및 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 제 2 산화물 반도체와 상기 제 3 산화물 반도체 각각의 상기 밴드갭이 6 전자 볼트 이하인, 전계 효과 트랜지스터.
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