WO2014103323A1 - 薄膜電界効果型トランジスタ - Google Patents

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WO2014103323A1
WO2014103323A1 PCT/JP2013/007651 JP2013007651W WO2014103323A1 WO 2014103323 A1 WO2014103323 A1 WO 2014103323A1 JP 2013007651 W JP2013007651 W JP 2013007651W WO 2014103323 A1 WO2014103323 A1 WO 2014103323A1
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field effect
thin film
effect transistor
layer
active layer
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PCT/JP2013/007651
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重和 笘井
松崎　滋夫
絵美 川嶋
望 但馬
暁 海上
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出光興産株式会社
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    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous

Definitions

  • the present invention relates to a thin film field effect transistor.
  • an organic electroluminescent device using a thin film material that emits light when excited by passing an electric current (hereinafter sometimes referred to as “organic EL device”) can emit light with high luminance at a low voltage.
  • organic EL device can emit light with high luminance at a low voltage.
  • FPDs are thin film field-effect transistors that use an amorphous silicon thin film or a polycrystalline silicon thin film provided on a glass substrate as an active layer (in the following description, they may be referred to as Thin Film Transistor or TFT). It is driven by an active matrix circuit.
  • TFT Thin Film Transistor
  • Patent Document 1 In-rich IGZO, ITZO, crystalline IGO, and the like have been proposed as oxide semiconductor materials with higher mobility (see, for example, Patent Document 2 and Non-Patent Documents 2 and 3).
  • Patent Document 3 a method of forming a channel into two layers is disclosed (Patent Document 3). For example, there is a technique for reducing the Vt shift by stacking a resistance layer made of an oxide semiconductor having a wide band gap, while sacrificing mobility on the back channel side of the active layer.
  • an oxide semiconductor having a wider gap than SiO 2 is suitable as the resistance layer is considered to be that the difference in refractive index from the active layer is small and the photoconduction due to stray light can be suppressed.
  • the size of the band gap is not extremely different, it is considered that traps that cause malfunctions are unlikely to collect at the junction interface, that is, the interface between the active layer and the resistance layer.
  • a wide gap insulator such as SiO 2 is used for the resistance layer, a refraction step is generated, so that stray light from the lateral direction is confined in the channel portion, which is likely to cause malfunction due to an increase in off-current or Vt shift. Become.
  • traps are likely to be accumulated at the interface between the active layer and the resistance layer, which similarly causes malfunction.
  • the technology of stacking wide gap oxide semiconductors on the back channel side often has a higher resistance than the channel on the insulating film side, so that there is a problem that contact resistance with the source / drain electrodes is likely to occur. there were.
  • the contact resistance between the resistance film and the source / drain electrode is large, the output current is lowered, and this is likely to cause a problem particularly in driving an organic EL or high-definition liquid crystal.
  • An object of the present invention is to provide a thin film field effect transistor having high field effect mobility and high reliability.
  • the present inventors use an oxide semiconductor in which a Vt shift is suppressed in order to increase reliability using a high mobility channel, thereby reducing contact resistance with a source / drain electrode while stacking a resistance layer.
  • a thin film field effect transistor having at least a gate electrode, a gate insulating film, an active layer, a resistance layer, a source electrode, and a drain electrode on a substrate, wherein the active layer includes the resistance layer, the source electrode, and the source electrode.
  • the present inventors have found that the above problem can be solved by configuring so as to be directly connected to the drain electrode, and the present invention has been achieved.
  • the present invention can use the selective etching property, the number of photomask processes is not increased, and it has been found that the productivity is high.
  • the following thin film field effect transistor, a manufacturing method thereof, and an electronic apparatus using the same are provided.
  • the substrate has at least a gate electrode, a gate insulating film, an active layer, a resistance layer, a source electrode, and a drain electrode, and the source electrode and the drain electrode are connected to the active layer through a contact hole provided in the resistance layer.
  • a thin film characterized by being electrically connected to a layer, having a difference in refractive index between the active layer and the resistance layer of 0.3 or less, and having a thickness of the resistance layer of 5 nm or more and 300 nm or less Field effect transistor. 2.
  • the active layer and the resistance layer include an oxide containing at least one selected from the group consisting of In, Zn, Ga, Sn, Al, Zr, Hf, Mg, and Y.
  • Thin film field effect transistor 3. 3. The thin film field effect transistor according to 1 or 2, wherein the resistance of the active layer is lower than the resistance of the resistance layer. 4). 4. The thin film field effect transistor according to any one of 1 to 3, wherein the oxide of the resistance layer is an amorphous oxide. 5. 5. The thin film field effect transistor according to any one of 1 to 4, wherein the oxide of the active layer is an amorphous oxide. 6). 6. The thin film field effect transistor according to any one of 1 to 5, further comprising an interlayer insulating film in contact with the resistance layer. 7). 7.
  • An electronic device comprising the thin film field effect transistor according to any one of 9.1 to 7.
  • a thin film field effect transistor having high field effect mobility and high reliability can be provided.
  • the thin film field effect transistor of the present invention has at least a gate electrode, a gate insulating film, an active layer, a resistance layer, a source electrode and a drain electrode, and the source electrode and the drain electrode are the resistance layer.
  • the active layer is electrically connected to the active layer through a contact hole, the difference in refractive index between the active layer and the resistance layer is 0.3 or less, and the thickness of the resistance layer is 5 nm. It is characterized by being not less than 300 nm.
  • FIG. 1a to 1f are diagrams showing a manufacturing procedure of the thin film field effect transistor 1 of the present invention, and are schematic views showing an example of an inverted staggered structure.
  • a gate electrode 20 is laminated on the glass substrate 10 and etched using a photo process (FIG. 1a).
  • the gate insulating film 30 is deposited by PE-CVD or the like.
  • the active layer (semiconductor layer) 40 and the resistance film 50 are deposited in this order using a method such as sputtering.
  • patterning is performed using a second photolithography (FIG. 1b).
  • the interlayer insulating film is provided in the above example, the interlayer insulating film may not be provided.
  • the first contact hole is provided only in the resistance layer, and the source / drain electrode and the active layer are electrically connected.
  • the method for manufacturing a thin film field effect transistor according to the present invention is characterized in that a contact hole penetrating the interlayer insulating film and the resistance layer is formed in the same exposure step.
  • the manufacturing method of the present invention is characterized by utilizing the selective etching property of a resistance layer (high resistance film) and an active layer (low resistance film).
  • the resistance layer and the interlayer insulating film are processed by the same photo process and formed from the same through hole, so that the high mobility and high reliability of the transistor can be achieved without increasing the number of photomask steps. Can be compatible.
  • Active layer semiconductor layer
  • resistance layer it is preferable to use an oxide semiconductor for the active layer and the resistance layer of the thin film field effect transistor of the present invention.
  • oxide semiconductor for the resistance layer and the active layer, use different materials and use a combination of materials that can be patterned with different etching solutions and etching gases, that is, a material that can be selectively etched between the resistance layer and the active layer. More preferably, a combination is used.
  • the active layer and the resistance layer in the present invention preferably each contain an oxide containing at least one selected from the group consisting of In, Zn, Ga, Sn, Al, Zr, Hf, Mg, and Y. It is preferable to contain an oxide containing at least one selected from the group consisting of Zn, Ga, Sn and Al. Moreover, you may consist only of the said oxide.
  • resistance layer / active layer IGZO / ITZO, IGZO / crystalline IGO, IGZO / ITAO, and the like.
  • resistance layer / active layer ZrO 2 / ITZO, Ga 2 O 3 / ITZO, and the like can be given.
  • resistance layer / active layer IGZO / crystalline IGO and the like can be mentioned.
  • IGZO means an oxide containing In, Ga and Zn
  • ITZO means an oxide containing In, Sn and Zn
  • IGO means an oxide containing In and Ga
  • ITAO means an oxide containing In, Sn and Al.
  • the difference in etching rate between the resistance layer and the active layer is preferably as large as possible, but at least the etching rate of the resistance layer should be higher than the etching rate of the active layer.
  • the resistance layer does not affect the electrical connection between the source / drain electrodes and the active layer, it is not necessary to design the thickness of the resistance layer as thin as in the prior art. However, 5 nm or more is preferable and 10 nm or more is more preferable as the minimum film thickness necessary for providing the effect of operation reliability. In addition, if the layer is thicker than necessary, stress may adversely affect the operation characteristics and life of the transistor, so that it is preferably 300 nm or less, and more preferably 200 nm or less.
  • the thickness of the active layer may be appropriately selected, but is preferably 5 nm to 300 nm, and more preferably 20 nm to 200 nm.
  • the difference in refractive index between the active layer and the resistance layer is preferably within 0.3, more preferably within 0.2.
  • the refractive indexes of the active layer and the resistance layer are measured using an optical measurement system. In this example, a single film in which each of an active layer and a resistance layer was formed to a thickness of about 100 nm on glass was prepared and measured with an optical thin film measurement system (FilmTek, Yarman).
  • the resistance layer preferably has a higher electrical resistance than the active layer. If the resistance layer has a lower resistance than the active layer, the Off current may increase and cause a problem in power consumption.
  • the measuring method of electric resistance is as described in the examples.
  • a method for forming the active layer and the resistance layer it is preferable to use a vapor phase film forming method using a polycrystalline sintered body of an oxide semiconductor as a target.
  • vapor deposition methods a sputtering method and a pulsed laser deposition method (PLD method) are suitable. Furthermore, the sputtering method is preferable from the viewpoint of mass productivity.
  • Interlayer Insulating Film examples include insulators such as SiO 2 , SiNx, and SiON.
  • the film thickness of the interlayer insulating film is preferably 10 to 300 nm, more preferably 20 to 200 nm.
  • the method for forming the interlayer insulating film is not particularly limited, and can be formed by plasma CVD, TECS-CVD, sputtering, or the like.
  • Gate insulating film As a material of the gate insulating film, there are at least two insulators such as SiO 2 , SiNx, SiON, Al 2 O 3 , Y 2 O 3 , Ta 2 O 5 , and HfO 2 , or a compound thereof. A mixture containing the above is used. A polymer insulator such as polyimide can also be used as the gate insulating film.
  • the thickness of the gate insulating film is preferably 10 nm to 10 ⁇ m.
  • the gate insulating film needs to be thick to some extent in order to reduce leakage current and increase voltage resistance. However, if it is too thick, there is a risk of increasing the driving voltage of the TFT. Therefore, the thickness of the gate insulating film is more preferably 50 nm to 1000 nm for an inorganic insulator and 0.5 ⁇ m to 5 ⁇ m for a polymer insulator. In particular, it is particularly preferable to use a high dielectric constant insulator such as HfO 2 for the gate insulating film because TFT driving at a low voltage is possible even if the film thickness is increased.
  • Gate electrode Examples of the material for the gate electrode include metals such as Al, Mo, Cr, Ta, Ti, Au, and Ag, alloys such as Al—Nd and APC, tin oxide, zinc oxide, indium oxide, and oxide. Examples thereof include metal oxide conductive films such as indium tin (ITO) and zinc oxide indium (IZO), organic conductive compounds such as polyaniline, polythiophene, and polypyrrole, or a mixture thereof.
  • the thickness of the gate electrode is preferably 10 nm or more and 1000 nm or less.
  • the method of forming the gate electrode is not particularly limited, and is a wet method such as a printing method or a coating method, a physical method such as a vacuum deposition method, a sputtering method, or an ion plating method, or a chemical method such as CVD or plasma CVD method.
  • the gate electrode can be formed on the substrate by appropriately selecting from the general method in consideration of suitability with the above materials. For example, when ITO is selected, it can be performed by a direct current or high frequency sputtering method, a vacuum deposition method, an ion plating method, or the like. Moreover, when selecting an organic electroconductive compound, it can carry out by the wet film forming method.
  • Source electrode and drain electrode examples include metals such as Al, Mo, Cr, Ta, Ti, Au, and Ag, alloys such as Al—Nd and APC, tin oxide, and oxidation. Examples thereof include metal oxide conductive films such as zinc, indium oxide, indium tin oxide (ITO), and zinc indium oxide (IZO), organic conductive compounds such as polyaniline, polythiophene, and polypyrrole, or a mixture thereof.
  • the thicknesses of the source electrode and the drain electrode are each preferably 10 nm or more and 1000 nm or less.
  • the film formation method of the source electrode and the drain electrode is not particularly limited, and a printing method, a wet method such as a coating method, a physical method such as a vacuum deposition method, a sputtering method, and an ion plating method, a CVD method, and a plasma CVD method.
  • the material can be appropriately selected in consideration of suitability with the above materials from a chemical method or the like, and can be formed on a substrate.
  • ITO when ITO is selected, it can be performed by a direct current or high frequency sputtering method, a vacuum deposition method, an ion plating method, or the like.
  • an organic electroconductive compound it can carry out by the wet film forming method.
  • the substrate is not particularly limited.
  • YSZ zirconia stabilized yttrium
  • inorganic materials such as glass, polyethylene terephthalate, polybutylene terephthalate, polyester such as polyethylene naphthalate, polystyrene, polycarbonate, polyethersulfone
  • organic materials such as synthetic resins such as polyarylate, allyl diglycol carbonate, polyimide, polycycloolefin, norbornene resin, and poly (chlorotrifluoroethylene).
  • synthetic resins such as polyarylate, allyl diglycol carbonate, polyimide, polycycloolefin, norbornene resin, and poly (chlorotrifluoroethylene).
  • a flexible substrate is also preferably used as the substrate.
  • the material used for the flexible substrate is preferably an organic plastic film having a high transmittance.
  • polyesters such as polyethylene terephthalate, polybutylene phthalate, and polyethylene naphthalate, polystyrene, polycarbonate, polyethersulfone, polyarylate, polyimide, polycyclo Plastic films such as olefin, norbornene resin, and poly (chlorotrifluoroethylene) can be used.
  • the insulating property is insufficient for the film-like plastic substrate, the insulating layer, the gas barrier layer for preventing the transmission of moisture and oxygen, the flatness of the film-like plastic substrate and the adhesion with the electrode and active layer It is also preferable to provide an undercoat layer or the like for improvement.
  • the thickness of the flexible substrate is preferably 50 ⁇ m or more and 500 ⁇ m or less. This is because it is difficult for the substrate itself to maintain sufficient flatness when the thickness of the flexible substrate is less than 50 ⁇ m. Further, when the thickness of the flexible substrate is more than 500 ⁇ m, it is difficult to bend the substrate itself freely, that is, the flexibility of the substrate itself is poor.
  • a protective insulating film may be provided over the TFT.
  • the provision of the protective insulating film has a purpose of protecting the semiconductor layer of the active layer or the resistance layer from deterioration due to the atmosphere, and a purpose of insulating an electronic device manufactured over the TFT.
  • the protective insulating film include MgO, SiO, SiO 2 , Al 2 O 3 , GeO, NiO, CaO, BaO, Fe 2 O 3 , Y 2 O 3 , or a metal oxide such as TiO 2 , SiNx, Metal nitrides such as SiNxOy, metal fluorides such as MgF 2 , LiF, AlF 3 , or CaF 2 , polyethylene, polypropylene, polymethyl methacrylate, polyimide, polyurea, polytetrafluoroethylene, polychlorotrifluoroethylene, polydichlorodifluoro Ethylene, a copolymer of chlorotrifluoroethylene and dichlorodifluoroethylene, a copolymer obtained by copolymerizing a monomer mixture containing tetrafluoroethylene and at least one comonomer, and having a cyclic structure in the copolymer main chain Fluorine-containing copolymer,
  • the method for forming the protective insulating film is not particularly limited.
  • a vacuum deposition method, a sputtering method, a reactive sputtering method, an MBE (molecular beam epitaxy) method, a cluster ion beam method, an ion plating method, a plasma polymerization method ( High-frequency excitation ion plating method), plasma CVD method, laser CVD method, thermal CVD method, gas source CVD method, coating method, printing method, or transfer method can be applied.
  • heat treatment may be performed as a post-treatment of the TFT.
  • the heat treatment is performed at a temperature of 100 ° C. or higher in the air or in a nitrogen atmosphere.
  • the step of performing the heat treatment may be performed after the active layer is formed or may be performed at the end of the TFT manufacturing step.
  • the thin film field effect transistor of the present invention is a flat and thin image display device (FPD) using a liquid crystal or an electroluminescence element, a mobile phone display, a personal digital assistant (PDA), a computer display, an automobile information display, a TV monitor, etc. It can be used as a transistor mounted on an electronic device such as an active matrix circuit such as an illumination.
  • FPD flat and thin image display device
  • PDA personal digital assistant
  • an electronic device such as an active matrix circuit such as an illumination.
  • FIGS. 2a to 2g The manufacturing method shown in FIGS. 2a to 2g is characterized in that the resistance layer is formed by back exposure using the gate electrode as a mask. By doing so, the shapes of the resistance layer and the gate electrode can be matched. This manufacturing method can achieve both high mobility and high reliability of a transistor without increasing the number of photomask steps. This will be specifically described below.
  • a gate electrode 120 is formed on a substrate 110 such as glass (FIG. 2a), and a gate insulating film 130 is formed thereon (FIG. 2b).
  • ITZO or the like is formed on this substrate with a gate insulating film to form a channel layer (semiconductor layer) 140, and subsequently IGZO or the like is formed to form a resistance layer 150 (FIG. 2c), on which an interlayer insulating film is formed. 160 are stacked (FIG. 2d).
  • a photoresist is applied on the above laminate, and back exposure (exposure from the substrate side) is performed using the gate electrode 120 as a mask. After the development, the exposed portions of the interlayer insulating film 160 and the resistance layer 150 are processed by etching to expose a part of the upper surface of the channel layer 140 (FIG. 2e).
  • source / drain electrodes 170 and 172 are formed by patterning (FIG. 2F), a protective film 180 and a second contact hole 182 are provided, and a thin film field effect transistor 2 is obtained (FIG. 2). 2g).
  • the manufacturing method and conditions such as the forming material and the forming method of each layer are the same as those of the manufacturing method of the present invention except for the specific description.
  • the manufacturing method shown in FIGS. 3a to 3l is characterized by using a halftone mask.
  • the halftone mask By using the halftone mask, the channel layer and the resistance layer can be processed in one exposure process. This will be specifically described below.
  • the gate electrode 220 and the gate insulating film 230 are formed on the substrate 210 (FIGS. 3a and 3b).
  • a channel layer (semiconductor layer) 240 and a resistance layer 250 are formed by sputtering or the like.
  • FIGS. 3c to 3h exposure is performed using a halftone mask (FIGS. 3c to 3h).
  • a halftone mask (FIGS. 3c to 3h).
  • this mask portions where the channel layer 240 and the source / drain electrodes 270 and 272 are directly electrically connected are exposed on the entire surface, and the channel layer 240 is connected to the source / drain electrodes 270 and 272 via the resistance layer 250. Is designed for halftone exposure.
  • a structure in which the back channel of the channel layer is covered with a resistance layer and the channel layer is electrically connected directly to the source / drain electrodes can be realized by one exposure. .
  • 3c to 3h show a state in which a step is generated in the resist by development as a result of using the halftone mask, and the etched portion of the exposed surface is changed. That is, in FIGS. 3g and 3h, only the portion of the upper surface of the channel layer 240 that is directly electrically connected to the source / drain electrodes 270 and 272 is exposed.
  • an interlayer insulating film 260 is formed and etched (FIGS. 3i and 3j). After the electrode material is deposited, it is etched into the shape of the source / drain electrodes 270 and 272 (FIG. 3k). Finally, a protective film 280 and a contact hole 282 are provided to obtain the thin film oxide transistor 3 (FIG. 3l).
  • the manufacturing method and conditions such as the forming material and the forming method of each layer are the same as those of the manufacturing method of the present invention except for the specific description.
  • the thin film field effect transistor of the present invention will be described with reference to examples, but the present invention is not limited to these examples.
  • Example 1 [Production and evaluation of TFT] A field effect transistor 1 having a bottom gate structure shown in FIG. 1 was produced.
  • a non-alkali glass substrate 10 having a diameter of 4 inches was prepared, a Cr film having a thickness of 50 nm was formed by a sputtering method, and then patterned into a gate wiring shape by a photolithography method to form a gate electrode 20.
  • this substrate was set in a PE-CVD apparatus, and SiH 4 , N 2 O, and N 2 were introduced to obtain a gate insulating film (SiO 2 film) 30 having a thickness of 150 nm.
  • SiO 2 film gate insulating film
  • Sputtering was performed under the condition of 30% to form a channel layer (semiconductor layer) 40 of 50 nm.
  • a photoresist was applied and processed in the order of pre-baking, exposure, post-baking, development, and etching, thereby simultaneously patterning ITZO and IGZO.
  • Etching was performed by high-density plasma dry etching using inductive coupling (ICP) by introducing methane and nitrogen. Further, this substrate was introduced into an oxygen ashing apparatus, and the resist was peeled off by oxygen ashing.
  • ICP inductive coupling
  • This substrate is set again in the PE-CVD apparatus, SiH 4 , N 2 O, and N 2 are introduced, and an interlayer insulating film 60 (semiconductor layer protective film: SiO 2 ) having a thickness of 200 nm is stacked at a substrate temperature of 205 ° C. did.
  • this substrate was set in a dry etching apparatus, and first contact holes 62 for source / drain electrodes were formed. Further, this laminated body was set in a sputtering apparatus, and after forming an ITO film, it was patterned again by a photolithography method to form a source electrode 70 and a drain electrode 72.
  • a protective film 80 is formed by plasma CVD in the same manner as described above, the second contact hole 82 is opened, and finally annealed in nitrogen at 350 ° C. for 1 hour to obtain a thin film field effect transistor. It was.
  • the refractive indexes of the active layer and the resistance layer were measured with an optical thin film measurement system (FilmTek, Yarman) by preparing single films each having a thickness of about 100 nm on glass.
  • the resistance values of the active layer and the resistance layer were measured by a Van der Pauw method by cutting a single film formed about 100 nm on glass into 1 cm ⁇ (1 cm ⁇ 1 cm), setting it on a Reset 8200 manufactured by Toyo Corporation. .
  • the obtained thin film field effect transistor 1 was evaluated as follows. The results are shown in Table 1.
  • Field effect mobility A: long channel, B: short channel
  • the TFT at the center of the 4-inch glass was measured in a dry nitrogen atmosphere at atmospheric pressure at room temperature in a light-shielded environment. In the measurement, the drain current was observed when the drain voltage was changed to 10V and the gate voltage was changed from -15V to 20V.
  • PBTS positive bias heating stress test
  • NBIS negative bias light irradiation test
  • ⁇ Vth of PBTS and NBIS was 0.1 V and ⁇ 0.8 V, respectively, and showed good results. The results are shown in Table 1.
  • the active layer of Example 5 has a two-layer structure, and ITZO is on the interlayer insulating layer side.
  • Comparative Example 1 since the thickness of the resistance layer was too small, there was no effect of resistance film lamination, and ⁇ Vth by the NBIS test was ⁇ 2.3 V, indicating that the operation reliability was low.
  • Comparative Example 2 it is considered that stress was generated in the TFT because the film thickness of the active layer was too large, ⁇ Vth by the PBTS test was +1.2 V, Vth by the NBIS test was ⁇ 2.5 V, and the operation reliability was low. I understood.
  • ITZO resistive layer
  • Comparative Example 3 ITZO (resistive layer) was not dissolved in PAN, so that a resistive layer remained at the interface between the source / drain electrodes and the active layer, and contact resistance was observed. Specifically, the mobility when the channel length is as short as 10 ⁇ m was calculated as small as 20 cm 2 / Vs.
  • the mobility ratio (A / B) is 1.0 to 1.1, the mobility A and B are almost the same value, and the contact resistance is small. I understand that. Further, it can be seen that ⁇ Vth of PBTS and NBIS is within ⁇ 1.0 V, and the operation reliability is high.
  • Examples 6 to 10 Multilayer TFTs having the same element configuration as in Example 1 were manufactured under various conditions, and mobility and reliability were evaluated. The results are shown in Table 2.
  • Reference example 1 A field effect transistor 2 having a bottom gate structure shown in FIG.
  • a non-alkali glass substrate 110 having a diameter of 4 inches was prepared, and a 50 nm-thick Mo film was formed by sputtering, and then patterned into a gate wiring shape by a photolithography method to form a gate electrode 120 (FIG. 2a).
  • this substrate was set in a PE-CVD apparatus, and SiH 4 , N 2 O, and N 2 were introduced to obtain a gate insulating film (SiO 2 film) 130 having a thickness of 150 nm (FIG. 2b).
  • a 50 nm channel layer (semiconductor layer) 140 was formed by sputtering under the above conditions.
  • this substrate was washed with water and dried, a photoresist was applied, and after pre-baking, exposure was performed using a channel area mask. Next, post-baking and development were performed, and unnecessary portions of ITZO and IGZO were etched using oxalic acid. Thereafter, the resist was peeled off and washed with water to form a channel composed of a stack of ITZO and IGZO (FIG. 2c).
  • this substrate is set again in the PE-CVD apparatus, SiH 4 , N 2 O, and N 2 are introduced, and an interlayer insulating film 160 (semiconductor layer protective film: SiO 2) having a substrate temperature of 205 ° C. and a thickness of 200 nm.
  • this laminated body was set in a sputtering apparatus, and after depositing Mo, patterning was performed again by a photolithography method to form source / drain electrodes 170 and 172 (FIG. 2f). Subsequently, a protective film 180 is formed by plasma CVD in the same manner as described above, the second contact hole 182 is opened, and finally annealed in nitrogen at 350 ° C. for 1 hour to obtain the thin film field effect transistor 2. (Figure 2g). The mobility and reliability of the thin film field effect transistor 2 were evaluated. The results are shown in Table 2.
  • FIG. 3a A field effect transistor 3 having a bottom gate structure shown in FIG.
  • a non-alkali glass substrate 210 having a diameter of 4 inches was prepared, and Mo having a thickness of 50 nm was formed by sputtering, and then patterned into a gate wiring shape by photolithography to form a gate electrode 220 (FIG. 3a).
  • this substrate was set in a PE-CVD apparatus, and SiH 4 , N 2 O, and N 2 were introduced to obtain a gate insulating film (SiO 2 film) 230 having a thickness of 150 nm (FIG. 3b).
  • a 30 nm channel layer (semiconductor layer) 240 was formed.
  • FIGS. 3c to 3h show a state in which a step is generated in the resist 252 by development and the etched portion of the exposed surface is changed as a result of using the halftone mask.
  • this substrate was set again in the PE-CVD apparatus, and SiH 4 , N 2 O, and N 2 were introduced to obtain an interlayer insulating film (SiO 2 film) 260 having a thickness of 150 nm (FIG. 3i).
  • the interlayer insulating film (SiO 2 ) 260 was etched using the photolithography technique, leaving only the back channel portion of the high-resistance oxide semiconductor IGZO (FIG. 3j).
  • this substrate was mounted on a sputtering apparatus, and films were formed in the order of Ti / Cu, and then etched into the shape of the source / drain electrodes 270 and 272 (FIG. 3k).
  • this substrate was set in a PE-CVD apparatus, SiH 4 , N 2 O, and N 2 were introduced to form a protective film (SiO 2 film) 280 having a thickness of 150 nm.
  • a protective film (SiO 2 film) 280 having a thickness of 150 nm.
  • contact holes 282 were formed by etching the electrode lead-out portions of the source / drain / gate using photolithography.
  • annealing was performed in nitrogen at 350 ° C. for 1 hour to obtain the target thin film oxide transistor 3 (FIG. 3l).
  • the target thin film oxide transistor 3 FOG. 3l
  • the channel layer and the resistance layer could be processed in one exposure process.
  • the mobility and reliability of the thin film field effect transistor 3 were evaluated. The results are shown in Table 2.
  • the thin film field effect transistor of the present invention is a flat and thin image display device (FPD) using a liquid crystal or an electroluminescence element, a mobile phone display, a personal digital assistant (PDA), a computer display, an automobile information display, a TV monitor, etc. It is useful as a transistor mounted on an electronic device such as an active matrix circuit such as an illumination.
  • FPD flat and thin image display device
  • PDA personal digital assistant
  • an electronic device such as an active matrix circuit such as an illumination.

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Abstract

基板上に、少なくとも、ゲート電極、ゲート絶縁膜、活性層、抵抗層、ソース電極及びドレイン電極を有し、前記ソース電極及び前記ドレイン電極が前記抵抗層に設けられたコンタクトホールを介して前記活性層と電気的に接続されるとともに、前記活性層と前記抵抗層屈折率の差が０．３以下であり、かつ前記抵抗層の膜厚が５ｎｍ以上３００ｎｍ以下であることを特徴とする薄膜電界効果型トランジスタ。

Description

薄膜電界効果型トランジスタ
　本発明は、薄膜電界効果型トランジスタに関する。
　近年、液晶やエレクトロルミネッセンス（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）技術等の進歩により、平面薄型画像表示装置（Ｆｌａｔ　Ｐａｎｅｌ　Ｄｉｓｐｌａｙ：ＦＰＤ）が実用化されている。特に、電流を通じることによって励起され発光する薄膜材料を用いた有機電界発光素子（以後、「有機ＥＬ素子」と記載する場合がある）は、低電圧で高輝度の発光が得られるために、携帯電話ディスプレイ、パーソナルデジタルアシスタント（ＰＤＡ）、コンピュータディスプレイ、自動車の情報ディスプレイ、ＴＶモニター、あるいは一般照明を含む広い分野で、デバイスの薄型化、軽量化、小型化、及び省電力の等効果が期待されている。
　これらＦＰＤは、ガラス基板上に設けた非晶質シリコン薄膜や多結晶シリコン薄膜を活性層に用いる薄膜電界効果型トランジスタ（以後の説明で、Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ、もしくはＴＦＴと記載する場合がある）のアクティブマトリクス回路により駆動されている。
　一方、これらＦＰＤの多様化、高性能化に伴い、トランジスタ誤動作への対策もより厳しい基準が求められている。例えば、有機ＥＬであれば、電流は駆動電圧の２乗に比例するため、動作時の閾値電圧シフトを、可能な限り抑制する必要がある。液晶用途に関しても、外光や温度上昇によるリーク電流の抑制が益々厳しくなっている。
　そこで、これら誤動作に強いワイドギャップのアモルファス酸化物、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系アモルファス酸化物の半導体薄膜を活性層に用いるＴＦＴの開発が活発に行われている（例えば、特許文献１、非特許文献１参照）。近年では、さらに移動度の高い酸化物半導体材料として、ＩｎリッチのＩＧＺＯ、ＩＴＺＯ、及び結晶材料のＩＧＯ等が提案されている（例えば、特許文献２、非特許文献２及び３参照）。
　しかし、酸化物半導体の移動度を上げようとすると、バンドギャップの狭いＩｎ２Ｏ３の濃度が多くなるため、オフ電流が上昇したり、光照射等によってフォトキャリアが発生し、Ｖｔシフトを招くことがある。これを防止するには、単にＳｉＯ２等の保護膜を積層するだけでは対策にならない。比較的有効な手段として、チャネルを２層にする方法が開示されている（特許文献３）。例えば活性層のバックチャネル側に、移動度は犠牲にするが、バンドギャップの広い酸化物半導体からなる抵抗層を積層することで、Ｖｔシフトを軽減する技術等である。抵抗層としてＳｉＯ２よりもワイドギャップの酸化物半導体が適している理由は、活性層との屈折率の差が小さく、迷光による光伝導を抑制できるためと考えられる。またバンドギャップの大きさも極端に違うことがないので、接合界面、即ち活性層と抵抗層の界面に誤動作を招くトラップがたまりにくいためと考えられる。逆に抵抗層にＳｉＯ２等のワイドギャップの絶縁体を用いると、屈折段差が発生するため、チャネル部分に横方向からの迷光が閉じ込められ、オフ電流の増加やＶｔシフト等による誤動作を招きやすくなる。また、活性層と抵抗層の界面にトラップが蓄積されやすくなり、同様に誤動作を招きやすくなる。
　ところで、ワイドギャップの酸化物半導体をバックチャネル側に積層する技術は、絶縁膜側のチャネルと比較して高抵抗の場合が多いため、ソース・ドレイン電極との接触抵抗が発生しやすいという課題があった。抵抗膜とソース・ドレイン電極の接触抵抗が大きい場合、出力電流の低下を招き、特に有機ＥＬや高精細液晶の駆動に関して問題となりやすい。
　また、信頼性の向上を目的としてチャネルを積層構造にする技術は、特許文献１及び３～５等に報告されている。しかしながら、この技術を例えば表示装置の駆動回路に用いる場合、ソース・ドレイン電極と積層構造にしたチャネルとの接触抵抗により、設計した移動度が得られないことがあった。これを解決するためには、積層構造チャネルの高抵抗層側をエッチングして、ソース・ドレイン電極と低抵抗層が直接接触するように加工すればよいが、エッチング液やエッチングガスが低抵抗層側も浸食してしまうという課題が生じていた。
特開２００６－１６５５２９号公報 特開２０１０－４５２６３号公報 特開２０１２－５９８６０号公報 特開２０１０－７３８８１号公報 特開２０１０－２１５５５号公報
ＩＤＷ／ＡＤ’０５、８４５頁－８４６頁（６　Ｄｅｃｅｍｂｅｒ、２００５） Ａｐｐｌ．Ｐｈｙｓ．Ｅｘｐｒｅｓｓ，５（２０１２）０１１１０２ Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ，５１（２０１２）０３ＣＢ０１
　本発明の目的は、電界効果移動度が高く、信頼性の高い薄膜電界効果型トランジスタを提供することにある。
　本発明者らは、高移動度のチャネルを用いて信頼性を高めるためにＶｔシフトを抑制した酸化物半導体を用いることで、抵抗層を積層しながらも、ソース・ドレイン電極との接触抵抗を減らす手段の探索を鋭意進めた。その結果、基板上に、少なくとも、ゲート電極、ゲート絶縁膜、活性層、抵抗層、ソース電極及びドレイン電極を有する薄膜電界効果型トランジスタであって、前記活性層が、前記抵抗層並びにソース電極及びドレイン電極に直接接続されるように構成することにより、上記課題を解決し得ることを見出し、本発明に到達した。
　また、本発明は選択エッチング性を利用できるので、フォトマスクの工程数が増えないため、生産性が高いことも見出した。
　本発明によれば、以下の薄膜電界効果型トランジスタ、その製造方法、及びそれを用いた電子機器が提供される。
１．基板上に、少なくとも、ゲート電極、ゲート絶縁膜、活性層、抵抗層、ソース電極及びドレイン電極を有し、前記ソース電極及び前記ドレイン電極が前記抵抗層に設けられたコンタクトホールを介して前記活性層と電気的に接続されるとともに、前記活性層と前記抵抗層の屈折率の差が０．３以下であり、かつ前記抵抗層の膜厚が５ｎｍ以上３００ｎｍ以下であることを特徴とする薄膜電界効果型トランジスタ。
２．前記活性層及び前記抵抗層が、Ｉｎ，Ｚｎ，Ｇａ，Ｓｎ、Ａｌ、Ｚｒ、Ｈｆ、Ｍｇ及びＹよりなる群から選ばれる少なくとも１種を含む酸化物を含むことを特徴とする１に記載の薄膜電界効果型トランジスタ。
３．前記活性層の抵抗が前記抵抗層の抵抗よりも低いことを特徴とする１又は２に記載の薄膜電界効果型トランジスタ。
４．前記抵抗層の酸化物が、アモルファス酸化物であることを特徴とする１～３のいずれかに記載の薄膜電界効果型トランジスタ。
５．前記活性層の酸化物が、アモルファス酸化物であることを特徴とする１～４のいずれかに記載の薄膜電界効果型トランジスタ。
６．前記抵抗層に接する層間絶縁膜をさらに有することを特徴とする１～５のいずれかに記載の薄膜電界効果型トランジスタ。
７．前記活性層の膜厚が５ｎｍ以上３００ｎｍ以下であることを特徴とする１～６のいずれかに記載の薄膜電界効果型トランジスタ。
８．６又は７に記載の薄膜電界効果型トランジスタの製造方法であって、
　前記層間絶縁膜と前記抵抗層とを貫通するコンタクトホールを、同一の露光工程で形成することを特徴とする方法。
９．１～７のいずれかに記載の薄膜電界効果型トランジスタを備えることを特徴とする電子機器。
　本発明によると、電界効果移動度が高く、信頼性の高い薄膜電界効果型トランジスタを提供することができる。
本発明の薄膜電界効果型トランジスタ製造の一工程図である。 本発明の薄膜電界効果型トランジスタ製造の一工程図である。 本発明の薄膜電界効果型トランジスタ製造の一工程図である。 本発明の薄膜電界効果型トランジスタ製造の一工程図である。 本発明の薄膜電界効果型トランジスタ製造の一工程図である。 本発明の薄膜電界効果型トランジスタの一実施形態を示す模式図である。 他の態様の薄膜電界効果型トランジスタの製造方法の一工程図である。 他の態様の薄膜電界効果型トランジスタの製造方法の一工程図である。 他の態様の薄膜電界効果型トランジスタの製造方法の一工程図である。 他の態様の薄膜電界効果型トランジスタの製造方法の一工程図である。 他の態様の薄膜電界効果型トランジスタの製造方法の一工程図である。 他の態様の薄膜電界効果型トランジスタの製造方法の一工程図である。 他の態様の薄膜電界効果型トランジスタの製造方法の一工程図である。 他の態様の薄膜電界効果型トランジスタの製造方法の一工程図である。 他の態様の薄膜電界効果型トランジスタの製造方法の一工程図である。 他の態様の薄膜電界効果型トランジスタの製造方法の一工程図である。 他の態様の薄膜電界効果型トランジスタの製造方法の一工程図である。 他の態様の薄膜電界効果型トランジスタの製造方法の一工程図である。 他の態様の薄膜電界効果型トランジスタの製造方法の一工程図である。 他の態様の薄膜電界効果型トランジスタの製造方法の一工程図である。 他の態様の薄膜電界効果型トランジスタの製造方法の一工程図である。 他の態様の薄膜電界効果型トランジスタの製造方法の一工程図である。 他の態様の薄膜電界効果型トランジスタの製造方法の一工程図である。 他の態様の薄膜電界効果型トランジスタの製造方法の一工程図である。 他の態様の薄膜電界効果型トランジスタの製造方法の一工程図である。
１．薄膜電界効果型トランジスタ
　本発明の薄膜電界効果型トランジスタは、少なくとも、ゲート電極、ゲート絶縁膜、活性層、抵抗層、ソース電極及びドレイン電極を有し、前記ソース電極及び前記ドレイン電極が前記抵抗層に設けられたコンタクトホールを介して前記活性層と電気的に接続されるとともに、前記活性層と前記抵抗層の屈折率の差が０．３以下であり、かつ前記抵抗層の膜厚が５ｎｍ以上３００ｎｍ以下であることを特徴とする。
１）構造及び製法
　次に、図面を用いて、本発明の薄膜電界効果型トランジスタの構造を詳細に説明する。
　図１ａ～図１ｆは、本発明の薄膜電界効果型トランジスタ１の製造手順を示す図であり、逆スタガ構造の一例を示す模式図である。ガラス基板１０上にゲート電極２０を積層し、フォトプロセスを用いてエッチングする（図１ａ）。次にゲート絶縁膜３０をＰＥ－ＣＶＤ等で堆積させる。次に、活性層（半導体層）４０、抵抗膜５０の順にスパッタ等の方法を用いて堆積させる。その次に、２回目のフォトリソを用いてパターニングする（図１ｂ）。
　そして、この上に、エッチングストップ膜としてＳｉＯ２等の層間絶縁膜６０をＣＶＤ等で成膜する（図１ｃ）。次に、３回目のフォトリソプロセスにより、層間絶縁膜６０に第１のコンタクトホールを貫通する。続いて再度、薬液やガスを変更することで抵抗層にも第１のコンタクトホール６２を貫通する（図１ｄ）。層間絶縁膜と抵抗層とを貫通するコンタクトホールを、同一の露光工程で形成することができる。
　次に電極をスパッタ成膜後、４回目のフォトリソプロセスでソース・ドレイン電極７０，７２の形状にパターニングする（図１ｅ）。最後に保護膜８０としてＳｉＯ２をＣＶＤ等で堆積後、５回目のフォトリソプロセスにより第２のコンタクトホール８２を貫通して本発明の薄膜電界効果型トランジスタが完成する。
　尚、上記の例では層間絶縁膜を設けているが、層間絶縁膜は設けなくてもよい。この場合、抵抗層にのみ第１のコンタクトホールを設けてソース・ドレイン電極と活性層を電気的に接続する。
　上述した通り、本発明の薄膜電界効果型トランジスタの製造方法は、前記層間絶縁膜と前記抵抗層とを貫通するコンタクトホールを、同一の露光工程で形成することを特徴とする。
　本発明の製造方法は、抵抗層（高抵抗膜）と活性層（低抵抗膜）の選択エッチング性を利用することを特徴とする。その一実施形態において、抵抗層と層間絶縁膜を同一のフォトプロセスで加工し、同一の貫通孔から形成することで、フォトマスクの工程数を増やすことなく、トランジスタの高移動度と高信頼性を両立することができる。
２）活性層（半導体層）及び抵抗層
　本発明の薄膜電界効果型トランジスタの活性層及び抵抗層には、酸化物半導体を用いることが好ましい。抵抗層と活性層としては、異なる材料を用いて、それぞれ異なるエッチング液やエッチングガスでパターニング可能な材料の組合せを用いること、即ち、抵抗層と活性層との間で選択エッチングが可能な材料の組合せを用いることがより好ましい。
　本発明における活性層と抵抗層は、それぞれ、Ｉｎ，Ｚｎ、Ｇａ、Ｓｎ，Ａｌ，Ｚｒ，Ｈｆ，Ｍｇ及びＹよりなる群から選ばれる少なくとも１種を含む酸化物を含有することが好ましく、Ｉｎ，Ｚｎ、Ｇａ、Ｓｎ及びＡｌよりなる群から選ばれる少なくとも１種を含む酸化物を含有することが好ましい。また、当該酸化物のみからなってもよい。
　エッチング液として下記のものを用いた場合に、抵抗層を溶解し、かつ活性層を溶解しないような抵抗層と活性層の組合せを以下に示す。
　ＰＡＮ（リン酸、酢酸及び硝酸の混酸）の場合、抵抗層／活性層＝ＩＧＺＯ／ＩＴＺＯ、ＩＧＺＯ／結晶ＩＧＯ、及びＩＧＺＯ／ＩＴＡＯ等が挙げられる。蓚酸や希フッ酸の場合、抵抗層／活性層＝Ｇａ２Ｏ３／結晶ＩＧＯ等が挙げられる。
　また、ドライエッチングの場合、塩素系ガスとしてＢＣｌ３系を用いた場合、抵抗層／活性層＝ＺｒＯ２／ＩＴＺＯ、Ｇａ２Ｏ３／ＩＴＺＯ等が挙げられる。ＣＨ４の場合、抵抗層／活性層＝ＩＧＺＯ／結晶ＩＧＯ等が挙げられる。
　尚、ＩＧＺＯはＩｎ，Ｇａ及びＺｎを含む酸化物、ＩＴＺＯはＩｎ，Ｓｎ及びＺｎを含む酸化物、ＩＧＯはＩｎ及びＧａを含む酸化物、ＩＴＡＯはＩｎ，Ｓｎ及びＡｌを含む酸化物を意味する。
　抵抗層と活性層のエッチング速度の違いは大きいほど好ましいが、少なくとも活性層のエッチング速度よりも抵抗層のエッチング速度の方が速ければよい。
＜活性層と抵抗層の膜厚＞
　本発明においては、ソース・ドレイン電極と活性層との電気的接続に対して抵抗層は影響しないので、抵抗層の膜厚は従来のように薄く設計する必要はない。しかし、動作信頼性の効果をもたらすのに必要な最低限の膜厚として、５ｎｍ以上が好ましく、１０ｎｍ以上がより好ましい。また、必要以上に厚く積層すると応力によりトランジスタの動作特性や寿命に悪影響を与えることがあるため、３００ｎｍ以下が好ましく、２００ｎｍ以下がより好ましい。
　活性層の膜厚は適宜選択すればよいが、５ｎｍ以上３００ｎｍ以下が好ましく、２０ｎｍ以上２００ｎｍ以下がより好ましい。
＜活性層と抵抗層の屈折率＞
　活性層と抵抗層の屈折率の差が大きいと界面で光の反射が生じる。このことは光が当たる製品では問題となりやすいため、活性層と抵抗層の屈折率の差は０．３以内であることが好ましく、０．２以内であることがより好ましい。
　活性層と抵抗層の屈折率は、光学式の測定システムを用いて測定する。本実施例においては、活性層と抵抗層のそれぞれをガラス上に１００ｎｍ程度成膜した単膜を準備し、光学式薄膜測定システム（ヤーマン社のＦｉｌｍＴｅｋ）で測定した。
＜活性層と抵抗層の電気抵抗＞
　抵抗層は活性層よりも電気抵抗が高いことが好ましい。抵抗層が活性層よりも抵抗が低い場合、Ｏｆｆ電流が大きくなって消費電力に問題をきたすことがある。
　電気抵抗の測定方法は実施例に記載の通りである。
　上記の活性層及び抵抗層を用いることにより、移動度が高く、高ＯＮ／ＯＦＦ比を示し、かつ、閾値電圧のシフトが小さい優れたトランジスタ特性を実現できる。
＜活性層及び抵抗層の形成方法＞
　活性層及び抵抗層の成膜方法としては、酸化物半導体の多結晶焼結体をターゲットとして気相成膜法を用いることが好ましい。気相成膜法の中でも、スパッタリング法及びパルスレーザー蒸着法（ＰＬＤ法）が適している。さらに、量産性の観点から、スパッタリング法が好ましい。
３）層間絶縁膜
　層間絶縁膜の材料としては、ＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ等の絶縁体が挙げられる。層間絶縁膜の膜厚は、好ましくは１０～３００ｎｍ、より好ましくは２０～２００ｎｍである。層間絶縁膜の成膜法は特に限定されることはなく、プラズマＣＶＤ、ＴＥＣＳ－ＣＶＤ、スパッタ法等により成膜することができる。
４）ゲート絶縁膜
　ゲート絶縁膜の材料としては、ＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２等の絶縁体、又はそれらの化合物を少なくとも２つ以上含む混合物が用いられる。また、ポリイミドのような高分子絶縁体もゲート絶縁膜として用いることができる。
　ゲート絶縁膜の膜厚としては１０ｎｍ～１０μｍが好ましい。
　ゲート絶縁膜は、リーク電流を減らしたり電圧耐性を上げたりするために、ある程度厚くする必要がある。しかし、厚くしすぎるとＴＦＴの駆動電圧の上昇を招くおそれがある。そのため、ゲート絶縁膜の膜厚は、無機絶縁体であれば５０ｎｍ～１０００ｎｍ、高分子絶縁体であれば０．５μｍ～５μｍとすることがより好ましい。
　特に、ＨｆＯ２のような高誘電率絶縁体をゲート絶縁膜に用いると、膜厚を厚くしても、低電圧でのＴＦＴ駆動が可能であるので、特に好ましい。
５）ゲート電極
　ゲート電極の材料としては、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、又はＡｇ等の金属、Ａｌ－Ｎｄ、ＡＰＣ等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロール等の有機導電性化合物、又はこれらの混合物が挙げられる。
　ゲート電極の厚みは、１０ｎｍ以上１０００ｎｍ以下とすることが好ましい。
　ゲート電極の成膜法は特に限定されることはなく、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等から上記材料との適性を考慮して適宜選択し、ゲート電極を基板上に形成することができる。
　例えば、ＩＴＯを選択する場合は、直流あるいは高周波スパッタリング法、真空蒸着法、イオンプレーティング法等によって行うことができる。また有機導電性化合物を選択する場合は、湿式製膜法によって行うことができる。
６）ソース電極及びドレイン電極
　ソース電極及びドレイン電極の材料としては、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、又はＡｇ等の金属、Ａｌ－Ｎｄ、ＡＰＣ等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロール等の有機導電性化合物、又はこれらの混合物が挙げられる。
　ソース電極及びドレイン電極の厚みは、それぞれ１０ｎｍ以上１０００ｎｍ以下とすることが好ましい。
　ソース電極及びドレイン電極の製膜法は特に限定されることはなく、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等から上記材料との適性を考慮して適宜選択し、基板上に形成することができる。
　例えば、ＩＴＯを選択する場合は、直流あるいは高周波スパッタリング法、真空蒸着法、イオンプレーティング法等によって行うことができる。また、有機導電性化合物を選択する場合は、湿式製膜法によって行うことができる。
７）基板
　基板は特に限定されることはなく、例えばＹＳＺ（ジルコニア安定化イットリウム）、ガラス等の無機材料、ポリエチレンテレフタレート、ポリブチレンテレフタレート、ポリエチレンナフタレート等のポリエステル、ポリスチレン、ポリカーボネート、ポリエーテルスルホン、ポリアリレート、アリルジグリコールカーボネート、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、ポリ（クロロトリフルオロエチレン）等の合成樹脂等の有機材料等が挙げられる。前記有機材料の場合、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、又は低吸湿性等に優れていることが好ましい。
　また、基板として可撓性基板も好ましく用いられる。可撓性基板に用いる材料としては、透過率の高い有機プラスティックフィルムが好ましく、例えばポリエチレンテレフタレート、ポリブチレンフタレート、ポリエチレンナフタレート等のポリエステル、ポリスチレン、ポリカーボネート、ポリエーテルスルホン、ポリアリレート、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、ポリ（クロロトリフルオロエチレン）等のプラスティックフィルムを用いることができる。また、フィルム状プラスティック基板には、絶縁性が不十分の場合は絶縁層、水分や酸素の透過を防止するためのガスバリア層、フィルム状プラスティック基板の平坦性や電極や活性層との密着性を向上するためのアンダーコート層等を備えることも好ましい。
　可撓性基板の厚みは５０μｍ以上５００μｍ以下とすることが好ましい。これは、可撓性基板の厚みを５０μｍ未満とした場合には、基板自体が十分な平坦性を保持することが難しいためである。また、可撓性基板の厚みを５００μｍよりも厚くした場合には、基板自体を自由に曲げることが困難になる、即ち基板自体の可撓性が乏しくなるためである。
８）保護絶縁膜（保護膜）
　必要によって、ＴＦＴ上に保護絶縁膜を設けてもよい。保護絶縁膜を設けることには、活性層又は抵抗層の半導体層を大気による劣化から保護する目的や、ＴＦＴ上に作製される電子デバイスを絶縁する目的がある。
　保護絶縁膜の具体例としては、ＭｇＯ、ＳｉＯ、ＳｉＯ２、Ａｌ２Ｏ３、ＧｅＯ、ＮｉＯ、ＣａＯ、ＢａＯ、Ｆｅ２Ｏ３、Ｙ２Ｏ３、又はＴｉＯ２等の金属酸化物、ＳｉＮｘ、ＳｉＮｘＯｙ等の金属窒化物、ＭｇＦ２、ＬｉＦ、ＡｌＦ３、又はＣａＦ２等の金属フッ化物、ポリエチレン、ポリプロピレン、ポリメチルメタクリレート、ポリイミド、ポリウレア、ポリテトラフルオロエチレン、ポリクロロトリフルオロエチレン、ポリジクロロジフルオロエチレン、クロロトリフルオロエチレンとジクロロジフルオロエチレンとの共重合体、テトラフルオロエチレンと少なくとも１種のコモノマーとを含むモノマー混合物を共重合させて得られる共重合体、共重合主鎖に環状構造を有する含フッ素共重合体、吸水率１％以上の吸水性物質、吸水率０．１％以下の防湿性物質等が挙げられる。
　保護絶縁膜の形成方法については、特に限定はなく、例えば、真空蒸着法、スパッタリング法、反応性スパッタリング法、ＭＢＥ（分子線エピタキシ）法、クラスターイオンビーム法、イオンプレーティング法、プラズマ重合法（高周波励起イオンプレーティング法）、プラズマＣＶＤ法、レーザーＣＶＤ法、熱ＣＶＤ法、ガスソースＣＶＤ法、コーティング法、印刷法、又は転写法を適用できる。
９）後処理
　必要によって、ＴＦＴの後処理として、熱処理を行ってもよい。熱処理としては、温度１００℃以上で、大気下又は窒素雰囲気下で行う。熱処理を行う工程としては、活性層を成膜後でもよいし、ＴＦＴ作製工程の最後に行ってもよい。熱処理を行うことにより、ＴＦＴの特性の面内バラつきが抑制される、駆動安定性が向上する等の効果がある。
　本発明の薄膜電界効果型トランジスタは、液晶やエレクトロルミネッセンス素子を用いた平面薄型画像表示装置（ＦＰＤ）、携帯電話ディスプレイ、パーソナルデジタルアシスタント（ＰＤＡ）、コンピュータディスプレイ、自動車の情報ディスプレイ、ＴＶモニター、一般照明等のアクティブマトリクス回路等の電子機器に搭載されるトランジスタとして用いることができる。
　以下、図面を用いて、薄膜電界効果型トランジスタの製造方法の他の態様について説明する。
　図２ａ～図２ｇに示す製造方法は、抵抗層を、ゲート電極をマスクとする背面露光によって形成することを特徴とする。このようにすることで、抵抗層とゲート電極の形状を整合させることができる。本製造方法によっても、フォトマスクの工程数を増やすことなくトランジスタの高移動度と高信頼性を両立することができる。以下、具体的に説明する。
　まず、ガラス等の基板１１０上にゲート電極１２０を形成し（図２ａ）、その上にゲート絶縁膜１３０を形成する（図２ｂ）。
　次に、このゲート絶縁膜付基板上にＩＴＺＯ等を成膜してチャネル層（半導体層）１４０とし、引き続きＩＧＺＯ等を成膜して抵抗層１５０とし（図２ｃ）、この上に層間絶縁膜１６０を積層する（図２ｄ）。
　上記の積層体上に、フォトレジストを塗布し、ゲート電極１２０をマスクとして背面露光（基板側からの露光）を行う。現像後、エッチングにより層間絶縁膜１６０と抵抗層１５０の露出部分を加工して、チャネル層１４０の上面の一部を露出する（図２ｅ）。
　次に、電極材料を成膜後、パターニングによりソース・ドレイン電極１７０，１７２を形成し（図２ｆ）、保護膜１８０及び第２のコンタクトホール１８２を設けて、薄膜電界効果トランジスタ２を得る（図２ｇ）。
　各層の形成材料や形成方法等の製造方法・条件は、特に記載した以外は本発明の製造方法と同様である。
　図３ａ～図３ｌに示す製造方法は、ハーフトーンマスクを用いることを特徴とする。ハーフトーンマスクを用いることで、チャネル層と抵抗層を１回の露光工程で加工することができる。以下、具体的に説明する。
　まず、基板２１０上にゲート電極２２０及びゲート絶縁膜２３０を形成する（図３ａ、３ｂ）。次に、スパッタ等によりチャネル層（半導体層）２４０及び抵抗層２５０を成膜する。
　次に、フォトレジスト２５２を塗布した後、ハーフトーンマスクを用いて露光する（図３ｃ～３ｈ）。このマスクは、チャネル層２４０とソース・ドレイン電極２７０、２７２とが直接電気的に接続する部分は全面露光し、チャネル層２４０が抵抗層２５０を介してソース・ドレイン電極２７０、２７２に接続する部分はハーフトーン露光する設計となっている。
　このようなマスクを使用することで、チャネル層のバックチャネルを抵抗層で被覆し、かつ、チャネル層がソース・ドレイン電極と電気的に直接接続する構造を１回の露光で実現することができる。
　図３ｃ～３ｈには、ハーフトーンマスクを用いた結果、現像によってレジストに段差が生じ、露出面のエッチング部分が変化している様子が示されている。即ち、図３ｇ、３ｈにおいては、チャネル層２４０の上面のうち、ソース・ドレイン電極２７０、２７２と直接電気的に接続する部分のみが露出している。
　次に、層間絶縁膜２６０を成膜し、エッチング加工する（図３ｉ、３ｊ）。電極材料の成膜を行った後、ソース・ドレイン電極２７０、２７２の形状にエッチングする（図３ｋ）。最後に、保護膜２８０及びコンタクトホール２８２を設けて薄膜酸化物トランジスタ３を得る（図３ｌ）。
　各層の形成材料や形成方法等の製造方法・条件は、特に記載した以外は本発明の製造方法と同様である。
　以下に、本発明の薄膜電界効果型トランジスタについて、実施例により説明するが、本発明はこれら実施例により何ら限定されるものではない。
実施例１
［ＴＦＴの作製及び評価］
　図１に示すボトムゲート構造を有する電界効果型トランジスタ１を作製した。
　直径４インチの無アルカリガラス基板１０を用意し、スパッタリング法で厚さ５０ｎｍのＣｒを成膜した後、フォトリソ法によりゲート配線状にパターニングし、ゲート電極２０とした。次にこの基板をＰＥ－ＣＶＤ装置にセットし、ＳｉＨ４、Ｎ２Ｏ、Ｎ２を導入して、厚さ１５０ｎｍのゲート絶縁膜（ＳｉＯ２膜）３０を得た。
　次に、このゲート絶縁膜３０付ガラス基板１０をスパッタ装置に装着し、ＩＴＺＯ（Ｉｎ：Ｓｎ：Ｚｎ＝３６．５：１５：４８．５ａｔ％）をＤＣ１００Ｗ、スパッタ圧０．５Ｐａ，酸素分圧３０％の条件でスパッタし、５０ｎｍのチャネル層（半導体層）４０を成膜した。引き続き、ＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：２：２）をＤＣ１００Ｗ，スパッタ圧０．５Ｐａ，酸素分圧３０％の条件でスパッタし、５０ｎｍの抵抗層５０を成膜した。次に、この基板を水洗・乾燥後、フォトレジストを塗布し、プリベーク、露光、ポストベーク、現像、エッチングの順に処理することで、ＩＴＺＯとＩＧＺＯを同時にパターニングした。エッチングはメタンと窒素を導入し、誘導結合方式（ＩＣＰ）による高密度プラズマドライエッチングで行った。さらに、この基板を酸素アッシング装置に導入し、酸素アッシングしてレジストを剥離した。
　再びこの基板をＰＥ－ＣＶＤ装置にセットし、ＳｉＨ４、Ｎ２Ｏ、Ｎ２を導入して、基板温度２０５℃で厚さ２００ｎｍの層間絶縁膜６０（半導体層保護膜：ＳｉＯ２）を積層した。次に、この基板をドライエッチング装置にセットし、ソース・ドレイン電極用の第１のコンタクトホール６２を形成した。
　さらに、この積層体をスパッタ装置にセットし、ＩＴＯを成膜後、再びフォトリソ法でパターニングしてソース電極７０、ドレイン電極７２とした。引き続き、上記と同様の方法によりプラズマＣＶＤで保護膜８０を成膜し、第２のコンタクトホール８２を開け、最後に窒素中３５０℃、１時間の条件でアニールして、薄膜電界効果トランジスタを得た。
　活性層及び抵抗層の屈折率は、それぞれをガラス上に１００ｎｍ程度成膜した単膜を準備し、光学式薄膜測定システム（ヤーマン社のＦｉｌｍＴｅｋ）で測定した。
　活性層及び抵抗層の抵抗値は、それぞれをガラス上に１００ｎｍ程度成膜した単膜を１ｃｍ□（１ｃｍ×１ｃｍ）に切出し、東陽テクニカ社製のＲｅｓｉｔｅｓｔ８２００にセットしてＶａｎ　ｄｅｒ　Ｐａｕｗ法で測定した。
　得られた薄膜電界効果型トランジスタ１について、下記の評価を行った。結果を表１に示す。
（１）電界効果移動度（Ａ：長チャネル、Ｂ：短チャネル）
　半導体パラメーターアナライザー（ケースレー４２００）を用い、大気圧の乾燥窒素雰囲気下、室温、遮光環境下で４インチガラスの中央部のＴＦＴを測定した。測定は、ドレイン電圧を１０Ｖとし、ゲート電圧を－１５Ｖ～２０Ｖまで変化させた際のドレイン電流を観測した。
　尚、移動度はチャネル幅Ｗとチャネル長Ｌがそれぞれ、Ｗ／Ｌ＝５０／５０μｍと５０／１０μｍの２か所を測定し、それぞれの結果を移動度Ａ、移動度Ｂとした。
　さらに、移動度比Ａ／Ｂを接触抵抗の大きさを示す指標として計算した。接触抵抗が大きい場合、チャネル長が短くなると、素子全体の動作に対する接触抵抗の寄与が相対的に高くなり、移動度Ｂは小さく計算される。よって、Ａ／Ｂ＝１．０～１．３であれば、接触抵抗の影響は小さいが、１．５を超えると影響を無視できなくなる。
　その結果、移動度Ａは４５ｃｍ２／Ｖｓ、移動度Ｂは４４ｃｍ２／Ｖｓとほぼ同様の移動度を示し、接触抵抗の小さいことが確認された。
（２）ストレス試験
　ストレス試験は正バイアス加熱ストレス試験（ＰＢＴＳ）と、負バイアス光照射試験（ＮＢＩＳ）の２種類を実施した。ＰＢＴＳは５０℃でゲートバイアスを＋２０Ｖ印加し、１万秒経過後の閾値電圧（Ｖｔｈ）を試験前と比較してその差分をΔＶｔｈとした。ＮＢＩＳは室温で４６０ｎｍの波長で０．１ｍＷ／ｃｍ２の光を照射しながら、ゲートバイアスを－２０Ｖ印加し、１万秒経過後の閾値電圧（Ｖｔｈ）を試験前と比較してその差分をΔＶｔｈとした。
　ＰＢＴＳとＮＢＩＳのΔＶｔｈはトランジスタ動作点のズレを意味し、その数値は小さいほど良好であると言え、０～±１Ｖの範囲内であることが好ましく、０～±０．３Ｖの範囲内であることがより好ましい。
　試験の結果、ＰＢＴＳとＮＢＩＳのΔＶｔｈはそれぞれ０．１Ｖ、－０．８Ｖと良好な成績を示した。結果を表１に示す。
実施例２～５及び比較例１～５
　以下、種々の条件を変えて積層ＴＦＴを試作し、移動度と信頼性を評価した。結果を表１に示す。
Figure JPOXMLDOC01-appb-T000001
　表１中の活性層及び抵抗層の材料における「ａ－」は「アモルファス（非晶質；ａｍｏｒｐｈｏｕｓ）」を意味し、「ｐ－」は「多結晶質（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ）」を意味する。
　実施例５の活性層は、２層構成であり、ＩＴＺＯが層間絶縁層側にある。
　比較例１では抵抗層の膜厚が小さ過ぎるため、抵抗膜積層の効果がなく、ＮＢＩＳ試験によるΔＶｔｈが－２．３Ｖとなり、動作信頼性が低いことがわかった。
　比較例２では活性層の膜厚が大きすぎるため、ＴＦＴに応力が発生したと考えられ、ＰＢＴＳ試験によるΔＶｔｈが＋１．２Ｖ、ＮＢＩＳ試験によるＶｔｈが－２．５Ｖとなり、動作信頼性が低いことが分かった。
　比較例３では、ＩＴＺＯ（抵抗層）がＰＡＮに溶解しなかったため、ソース・ドレイン電極と活性層の界面に抵抗層が残り、接触抵抗が観測された。具体的にはチャネル長が１０μｍと短い場合の移動度が２０ｃｍ２／Ｖｓと小さく計算された。
　これらの比較例に対し、実施例１～５では、移動度比（Ａ／Ｂ）が１．０～１．１と、移動度ＡとＢとがほぼ同様の値を示し、接触抵抗が小さいことがわかる。また、ＰＢＴＳとＮＢＩＳのΔＶｔｈが±１．０Ｖ以内であり、動作信頼性が高いことがわかる。
実施例６～１０
　種々の条件を変えて実施例１と同様の素子構成の積層ＴＦＴを試作し、移動度と信頼性を評価した。結果を表２に示す。
参考例１
［ＴＦＴの作製及び評価］
　図２ｇに示すボトムゲート構造を有する電界効果型トランジスタ２を作製した。
　直径４インチの無アルカリガラス基板１１０を用意し、スパッタリング法で厚さ５０ｎｍのＭｏを成膜した後、フォトリソ法によりゲート配線状にパターニングし、ゲート電極１２０とした（図２ａ）。次にこの基板をＰＥ－ＣＶＤ装置にセットし、ＳｉＨ４、Ｎ２Ｏ、Ｎ２を導入して、厚さ１５０ｎｍのゲート絶縁膜（ＳｉＯ２膜）１３０を得た（図２ｂ）。
　次に、このゲート絶縁膜付ガラス基板をスパッタ装置に装着し、ＩＴＺＯ（Ｉｎ：Ｓｎ：Ｚｎ＝３８．５：１５：４６．５ａｔ％）をＤＣ１００Ｗ、スパッタ圧０．５Ｐａ，酸素分圧３０％の条件でスパッタし、５０ｎｍのチャネル層（半導体層）１４０を成膜した。引き続きＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝２０：４０：４０）をＤＣ１００Ｗ，スパッタ圧０．５Ｐａ，酸素分圧３０％の条件でスパッタし、５０ｎｍの抵抗層１５０を成膜した。
　次に、この基板を水洗・乾燥後、フォトレジストを塗布し、プリベークの後、チャネルエリア用マスクを使って露光した。次に、ポストベーク、現像を行い、蓚酸を使ってＩＴＺＯとＩＧＺＯの不要部分をエッチングした。その後、レジスト剥離、水洗を行って、ＩＴＺＯとＩＧＺＯの積層からなるチャネルを形成した（図２ｃ）。
　次に、再びこの基板をＰＥ－ＣＶＤ装置にセットし、ＳｉＨ４、Ｎ２Ｏ、Ｎ２を導入して、基板温度２０５℃で厚さ２００ｎｍの層間絶縁膜１６０（半導体層保護膜：ＳｉＯ２）を積層した（図２ｄ）。
　再度この基板を水洗、乾燥後、フォトレジストを塗布し、プリベークの後、ゲート電極（Ｍｏ）をマスクにした背面露光を行った。ポストベーク、現像の後、ドライエッチング装置にセットし、ＣＦ４ガスを用いて層間絶縁膜１６０を加工した。さらに、ＰＡＮに浸漬してＩＧＺＯの露出部分をエッチングし、ＩＴＺＯ面を出した（図２ｅ）。
　さらに、この積層体をスパッタ装置にセットし、Ｍｏを成膜後、再びフォトリソ法でパターニングしてソース・ドレイン電極１７０，１７２とした（図２ｆ）。引続き上記と同様の方法によりプラズマＣＶＤで保護膜１８０を成膜し、第２のコンタクトホール１８２を開け、最後に窒素中３５０℃、１時間の条件でアニールして、薄膜電界効果トランジスタ２を得た（図２ｇ）。
　薄膜電界効果トランジスタ２の移動度と信頼性を評価した。結果を表２に示す。
参考例２
　図３ｌに示すボトムゲート構造を有する電界効果型トランジスタ３を作製した。
　直径４インチの無アルカリガラス基板２１０を用意し、スパッタリング法で厚さ５０ｎｍのＭｏを成膜した後、フォトリソ法によりゲート配線状にパターニングし、ゲート電極２２０とした（図３ａ）。次にこの基板をＰＥ－ＣＶＤ装置にセットし、ＳｉＨ４、Ｎ２Ｏ、Ｎ２を導入して、厚さ１５０ｎｍのゲート絶縁膜（ＳｉＯ２膜）２３０を得た（図３ｂ）。
　次に、このゲート絶縁膜付ガラス基板をスパッタ装置に装着し、ＩＧＯ（Ｉｎ：Ｇａ＝９２．８：７．２ａｔ％）をＤＣ１００Ｗ、スパッタ圧０．５Ｐａ，水分圧１％の条件でスパッタし、３０ｎｍのチャネル層（半導体層）２４０を成膜した。引き続きＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝２０：４０：４０ａｔ％）をＤＣ１００Ｗ，スパッタ圧０．５Ｐａ，酸素分圧３０％の条件でスパッタし、３０ｎｍの抵抗層２５０を成膜した。
　次に、この基板を水洗・乾燥後、フォトレジスト２５２を塗布し、プリベークの後、ハーフトーンマスクを用いて露光した。このマスクは、チャネル層とソース・ドレイン電極とが直接電気的に接続する部分は全面露光し、チャネル層が抵抗層を介してソース・ドレイン電極に接続する部分はハーフトーン露光する設計になっている。図３ｃ～３ｈには、ハーフトーンマスクを用いた結果、現像によってレジスト２５２に段差が生じ、露出面のエッチング部分が変わっている様子が示されている。
　次に、この基板を再度ＰＥ－ＣＶＤ装置にセットし、ＳｉＨ４、Ｎ２Ｏ、Ｎ２を導入して、厚さ１５０ｎｍの層間絶縁膜（ＳｉＯ２膜）２６０を得た（図３ｉ）。層間絶縁膜（ＳｉＯ２）２６０はフォトリソ技術を用いて高抵抗酸化物半導体ＩＧＺＯのバックチャネル部分のみ残してエッチングした（図３ｊ）。次に、この基板をスパッタ装置に装着し、Ｔｉ／Ｃｕの順に成膜を行った後、ソース・ドレイン電極２７０、２７２の形状にエッチングした（図３ｋ）。
　再びこの基板をＰＥ－ＣＶＤ装置にセットし、ＳｉＨ４、Ｎ２Ｏ、Ｎ２を導入して、厚さ１５０ｎｍの保護膜（ＳｉＯ２膜）２８０を成膜した。この保護膜２８０もフォトリソ技術を用いてソース・ドレイン・ゲートの電極取り出し部分をエッチングすることでコンタクトホール２８２を形成した。最後に窒素中３５０℃、１時間の条件でアニールして、目的とする薄膜酸化物トランジスタ３を得た（図３ｌ）。
　ハーフトーンマスクを用いることで、チャネル層と抵抗層を１回の露光工程で加工することができた。薄膜電界効果トランジスタ３の移動度と信頼性を評価した。結果を表２に示す。
Figure JPOXMLDOC01-appb-T000002
　本発明の薄膜電界効果型トランジスタは、液晶やエレクトロルミネッセンス素子を用いた平面薄型画像表示装置（ＦＰＤ）、携帯電話ディスプレイ、パーソナルデジタルアシスタント（ＰＤＡ）、コンピュータディスプレイ、自動車の情報ディスプレイ、ＴＶモニター、一般照明等のアクティブマトリクス回路等の電子機器に搭載されるトランジスタとして有用である。
　上記に本発明の実施形態及び／又は実施例を幾つか詳細に説明したが、当業者は、本発明の新規な教示及び効果から実質的に離れることなく、これら例示である実施形態及び／又は実施例に多くの変更を加えることが容易である。従って、これらの多くの変更は本発明の範囲に含まれる。
　本願のパリ優先の基礎となる日本出願明細書の内容を全てここに援用する。

Claims (9)

  1. 　基板上に、少なくとも、ゲート電極、ゲート絶縁膜、活性層、抵抗層、ソース電極及びドレイン電極を有し、前記ソース電極及び前記ドレイン電極が前記抵抗層に設けられたコンタクトホールを介して前記活性層と電気的に接続されるとともに、前記活性層と前記抵抗層の屈折率の差が０．３以下であり、かつ前記抵抗層の膜厚が５ｎｍ以上３００ｎｍ以下であることを特徴とする薄膜電界効果型トランジスタ。
  2. 　前記活性層及び前記抵抗層が、Ｉｎ，Ｚｎ，Ｇａ，Ｓｎ、Ａｌ、Ｚｒ、Ｈｆ、Ｍｇ及びＹよりなる群から選ばれる少なくとも１種を含む酸化物を含むことを特徴とする請求項１に記載の薄膜電界効果型トランジスタ。
  3. 　前記活性層の抵抗が前記抵抗層の抵抗よりも低いことを特徴とする請求項１又は２に記載の薄膜電界効果型トランジスタ。
  4. 　前記抵抗層の酸化物が、アモルファス酸化物であることを特徴とする請求項１～３のいずれかに記載の薄膜電界効果型トランジスタ。
  5. 　前記活性層の酸化物が、アモルファス酸化物であることを特徴とする請求項１～４のいずれかに記載の薄膜電界効果型トランジスタ。
  6. 　前記抵抗層に接する層間絶縁膜をさらに有することを特徴とする請求項１～５のいずれかに記載の薄膜電界効果型トランジスタ。
  7. 　前記活性層の膜厚が５ｎｍ以上３００ｎｍ以下であることを特徴とする請求項１～６のいずれかに記載の薄膜電界効果型トランジスタ。
  8. 　請求項６又は７に記載の薄膜電界効果型トランジスタの製造方法であって、
    　前記層間絶縁膜と前記抵抗層とを貫通するコンタクトホールを、同一の露光工程で形成することを特徴とする方法。
  9. 　請求項１～７のいずれかに記載の薄膜電界効果型トランジスタを備えることを特徴とする電子機器。
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