JP3681903B2 - クーロンブロッケード素子とその製造方法 - Google Patents

クーロンブロッケード素子とその製造方法 Download PDF

Info

Publication number
JP3681903B2
JP3681903B2 JP22022498A JP22022498A JP3681903B2 JP 3681903 B2 JP3681903 B2 JP 3681903B2 JP 22022498 A JP22022498 A JP 22022498A JP 22022498 A JP22022498 A JP 22022498A JP 3681903 B2 JP3681903 B2 JP 3681903B2
Authority
JP
Japan
Prior art keywords
conductor
electrode
island
islands
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP22022498A
Other languages
English (en)
Other versions
JP2000058812A (ja
Inventor
行徳 小野
庸夫 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP22022498A priority Critical patent/JP3681903B2/ja
Publication of JP2000058812A publication Critical patent/JP2000058812A/ja
Application granted granted Critical
Publication of JP3681903B2 publication Critical patent/JP3681903B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2216/00Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/02Structural aspects of erasable programmable read-only memories
    • G11C2216/08Nonvolatile memory wherein data storage is accomplished by storing relatively few electrons in the storage layer, i.e. single electron memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、クーロンブロッケード現象を用いたクーロンブロッケード素子とその製造方法に関するものである。
【0002】
【従来の技術】
微小トンネル接合における電子トンネリングのクーロンブロッケード現象は、1個の電子のトンネルがそれに伴う帯電エネルギーに起因する自由エネルギーの増大により抑制される現象である。
このようなクーロンブロッケード現象を利用するクーロンブロッケード素子は、素子から流れ出るあるいは素子に蓄積する電流や電荷を単電子の単位で制御することが可能になるため、1素子当たりの消費電力が極めて小さく、更にデバイス面積も極めて小さいという特徴を有し、既存のシリコン系集積回路の集積化限界をはるかに上回る集積化が期待されている。
そして、このクーロンブロッケード素子の基本構造としては、単電子トランジスタ(Single Electron Transistor )や単電子メモリ(Single Electron Memory)が提案されている。
【0003】
従来のクーロンブロッケード素子は、主に、III−V族系の化合物半導体のヘテロ接合界面、あるいは薄層単結晶シリコン層に形成される2次元電子ガスを、その上に作製した電極による電界や半導体層の加工形状などによって島状に閉じ込めて、この島とその両端に形成された電極の間で電子をトンネルさせる構造で形成されていた。
【0004】
図18は文献「フィジカル レビュー レター、65巻、771〜774頁、1990年」に開示されている従来のクーロンブロッケード素子を斜め上方から見た鳥かん図、図19はこのクーロンブロッケード素子の等価回路図である。71はn型GaAsからなる基板、72はAlGaAs層、73はGaAs層、74はGaAs層73上に形成された電極である。
【0005】
このようなクーロンブロッケード素子では、AlGaAs層72とGaAs層73のヘテロ界面に2次元電子ガスが形成される。そして、電極74に水平方向に細く絞ったくびれ75を設けることにより、この部分に量子サイズ効果によるポテンシャル障壁が形成され、これらに挟まれた領域76が電荷を閉じ込める伝導体島となる。
こうして、伝導体島76とソース電極77との間のポテンシャル障壁がトンネル容量Csとして作用し、伝導体島76とドレイン電極78との間のポテンシャル障壁がトンネル容量Cdとして作用し、図19のような等価回路を有する素子となる。
【0006】
このようなクーロンブロッケード素子を実用化するために、最も重要な課題の1つは動作温度であり、実用的な温度でクーロンブロッケード素子を動作させるためには、素子の中核であり電子溜となる伝導体島をnmスケールで形成することと、数aF(1aFは10-18 F)という極めて小さい容量を持ったトンネル障壁を形成することが必要となる。
これは、伝導体島及びトンネル障壁の容量が大きくなると、単電子の帯電エネルギーが熱エネルギーに埋もれてしまい、クーロンブロッケード現象が観測できなくなるからである。
【0007】
しかし、図18のクーロンブロッケード素子では、電極74において間隔が最も狭くなっているくびれ75の幅(図18左右方向)が伝導体島76の幅より十分小さいことが必要なので、くびれ75を電子ビームリソグラフィで作製しようとすると、島76の大きさはリソグラフィの限界で決まる最小寸法よりはるかに大きくならざるを得ない。
したがって、このクーロンブロッケード素子は、1K以下の極めて低い温度でしか動作しないことになる。
【0008】
さらに、このようなクーロンブロッケード素子の構造では、単一のクーロンブロッケード素子を形成することは容易であるが、これを連結して動作させるときに自由度が小さいという問題がある。
すなわち、伝導体島76の周囲を電極74で囲う必要が生じるので、電極配置に制限が生じ、複数の伝導体島を高密度に集積したり、複数の伝導体島を連結して多様な素子を作製したりするには極めて不利である。
【0009】
また、2次元単結晶シリコン層を加工して島状に閉じ込めるクーロンブロッケード素子(特開平9−135018号公報)では、基板シリコン81、埋め込み酸化膜82、上層シリコン層83からなるSOIウエハ(SIMOXや張り合わせウエハ等がある)を用い、シリコン層83を細線部90と細線部90よりも幅の広い電極部91、92を有する形状に加工する。
次に、このウエハを熱酸化処理すると、パターン形状に依存した酸化が生じ、電極部91、92の細線部近傍におけるシリコン層83が細線部90のシリコン層83よりも薄くなる現象が生じる。この現象を利用して、薄くなった部分をトンネル容量とし、細線部90を小さなシリコン島に変えるものである。
【0010】
この手法は、電極部91、92にトンネル容量を介して接続された極めて小さなシリコン島を自動的に形成することができる点と、高い動作温度が得られる点で優れている。
しかし、図20の構造から明らかなように、電極部91、92の構造が細線部90より幅広にならざるを得ないので、島を高密度に集積化することが困難であると共に、島間を接近させることも難しいという問題がある。
【0011】
また、単結晶シリコン層を加工する際に、2次元平面内に限らず厚み方向にも自由度を持たせたクーロンブロッケード素子(特願平9−2899号)では、図21に示すように、基板シリコン81、埋め込み酸化膜82、上層シリコン層83からなるSOIウエハ(SIMOXや張り合わせウエハなどがある)を用い、シリコン層83を極薄部93と極薄部93よりも膜厚の厚い厚膜部94,95を有する形状に加工した後、このウエハを熱酸化処理する。
【0012】
熱酸化後のシリコン層83の平面図を図22(a)に示し、図21のクーロンブロッケード素子の等価回路を図22(b)に示す。図22(a)では、シリコン層83のうち熱酸化後にシリコンが残った領域を梨地で示している。
上述の構造を熱酸化処理すると、パターン形状に依存した酸化が生じ、極薄部93のうち、その中央部は酸化されてシリコン酸化膜となり、エッジにのみシリコン領域96,97が残る。また、厚膜部94,95には、シリコン領域98,99が残る。
【0013】
そして、厚膜部94,95のシリコン領域98,99と極薄部93のシリコン領域96,97との接続部には、シリコン領域96,97よりも厚さが薄く、幅の狭い領域が形成され、この領域がトンネル容量Ct1,Ct2,Ct3,Ct4として働くようになる。
こうして、トンネル容量Ct1,Ct2,Ct3,Ct4に挟まれたシリコン領域96,97が伝導体島となり、シリコン領域98,99が電極部となる。
【0014】
この手法では、熱酸化前のシリコン層83の形状を膜厚方向に変調しているため、図20のように電極部の幅を広げる必要がなくなり、その分、電極部のスペースが節約できる点から、より集積化に適した構造となっている。
しかし、図22(b)の等価回路から明らかなように、2つの伝導体島96,97は、共通のソース電極98とドレイン電極99に接続されてしまうため、このままでは、2つの伝導体島96,97の特性が重なり会ったものとなってしまう。
もちろん、この特徴を積極的に利用することも考えられるが、素子の集積化、複合化を考えたときには、著しくその応用範囲を制限してしまう。
【0015】
例えば、図21、図22を用いて説明した手法を用いて、図23(a)の等価回路で示すような、互いに容量的に結合した伝導体島96a,96bを持つ、並列した二つの単電子トランジスタを作りたい場合には、図23(b)で示すように、細線を2本並べ、かつ、4つの伝導体島のうち外側の2つの伝導体島97a,97bを潰してしまわなければならない(ここでは、極薄部の外側のエッジの長さを長くすることにより、外側にできる伝導体島97a,97bを流れる電流経路の抵抗を上げ、実質的に内側の2つの伝導体島96a,96bのみに電流が流れるようにしている)。これにより、スペースの無駄が発生する。
このようなスペースの無駄が発生するのは、1つの極薄部の両エッジにできる2つの伝導体島が共通のソース電極とドレイン電極に接続されるため、1つの細線内に形成される伝導体島の両方を同時に使用することができないことに起因している。
【0016】
【発明が解決しようとする課題】
以上のように従来の方法では、室温で動作するようなクーロンブロッケード素子を実現することができないという問題点があった。
また、伝導体島を高密度に集積化することが困難で、島間を接近させることも難しいという問題点があった。
また、伝導体島を複数有する素子を作製したとしても、各伝導体島を流れる電流を個別に取り出すことができず、各伝導体島を流れる電流を個別に取り出す場合には、伝導体島あるいは電極として機能しない無駄な領域が発生するという問題点があった。
本発明は、上記課題を解決するためになされたもので、高い温度で動作することができる多様な連結構造のクーロンブロッケード素子を、極めて効率的なスペース配置で実現することを目的としている。
【0017】
【課題を解決するための手段】
本発明は、請求項1に記載のように、絶縁膜上にシリコン層が形成された基板上において、上記シリコン層が、電荷を閉じ込めるための少なくとも2つの伝導体島(21,22)と、これら伝導体島にトンネル容量を介して接続するように形成された、伝導体島より膜厚が厚い少なくとも3つの電極部(32,33,34)とを有し、上記伝導体島から選ばれた任意の2つの伝導体島のうちの一方が、前記電極部から選ばれた任意の3つの電極部のうちの第1の電極部と第2の電極部とにトンネル容量を介して接続され、前記伝導体島から選ばれた任意の2つの伝導体島のうちの他方が、前記電極部から選ばれた任意の3つの電極部のうちの第2の電極部と第3の電極部とにトンネル容量を介して接続されるようにしたものである。
【0018】
また、請求項2に記載のように、本発明のクーロンブロッケード素子は、絶縁膜上にシリコン層が形成された基板上において、上記シリコン層が、電荷を閉じ込めるための少なくとも4つの第1の伝導体島(21d,22d,23d,28d)と、電荷を閉じ込めるための少なくとも2つの第2の伝導体島(36d,39d)と、第1、第2の伝導体島にトンネル容量を介して接続するように形成された、伝導体島より膜厚が厚い少なくとも3つの電極部(32d,33d,35d)とを有し、前記第1の伝導体島から選ばれた任意の4つの伝導体島をA、B、C、Dとし、前記第2の伝導体島から選ばれた任意の2つの伝導体島をα、βとし、前記電極部から選ばれた任意の3つの電極部をa、b、cとしたときに、前記第1の伝導体島Aに前記電極部aと前記第2の伝導体島αとがトンネル容量を介して接続され、前記第1の伝導体島Bに前記電極部aと前記第2の伝導体島βとがトンネル容量を介して接続され、前記第2の伝導体島αにはさらに前記第1の伝導体島Cがトンネル容量を介して接続され、前記第2の伝導体島βにはさらに前記第1の伝導体島Dがトンネル容量を介して接続され、前記第1の伝導体島Cにはさらに前記電極部bがトンネル容量を介して接続され、前記第1の伝導体島Dにはさらに前記電極部cがトンネル容量を介して接続されるようにしたものである。
【0019】
また、請求項3に記載のように、本発明のクーロンブロッケード素子は、非トンネル性の容量又はトンネル容量を設けるための空間又は絶縁膜を介して前記伝導体島に接続されたゲート電極を有するものである。このような構成により、空間又は絶縁膜による非トンネル性の容量又はトンネル容量を介して伝導体島とゲート電極が接続される。
また、請求項4に記載のように、本発明のクーロンブロッケード素子は、非トンネル性の容量又はトンネル容量を設けるための空間又は絶縁膜を介して前記第2の伝導体島に接続されたゲート電極を有するものである。
また、請求項に記載のように、本発明のクーロンブロッケード素子は、非トンネル性の容量又はトンネル容量を設けるための空間又は絶縁膜を介して前記伝導体島に接続された浮遊ゲートと、非トンネル性の容量又はトンネル容量を設けるための空間又は絶縁膜を介して前記浮遊ゲートに接続されたゲート電極とを有するものである。このような構成により、空間又は絶縁膜による非トンネル性の容量又はトンネル容量を介して伝導体島と浮遊ゲートが接続され、空間又は絶縁膜による非トンネル性の容量又はトンネル容量を介して浮遊ゲートとゲート電極が接続される。
【0020】
また、請求項に記載のように、本発明のクーロンブロッケード素子の製造方法は、絶縁膜上にシリコン層が形成された基板上において、上記シリコン層を、極薄部(1)、及び極薄部とつながる極薄部より膜厚が厚い少なくとも3つの厚膜部(2,3,4)を有する形状に加工する工程と、このシリコン層を熱酸化する工程とを有し、上記極薄部に電荷を閉じ込めるための伝導体島となる少なくとも2つのシリコン領域(21,22)が形成されると共に、上記厚膜部の各々に電極部となるシリコン領域(32,33,34)が形成され、前記伝導体島から選ばれた任意の2つの伝導体島のうちの一方が、前記電極部から選ばれた任意の3つの電極部のうちの第1の電極部と第2の電極部とにトンネル容量を介して接続され、前記伝導体島から選ばれた任意の2つの伝導体島のうちの他方が、前記電極部から選ばれた任意の3つの電極部のうちの第2の電極部と第3の電極部とにトンネル容量を介して接続されるようにしたものである。
熱酸化により極薄部のシリコン領域と厚膜部のシリコン領域が左右、膜厚方向にずれるため、極薄部のシリコン領域と厚膜部のシリコン領域の境界に極薄部のシリコン領域よりも幅が狭く厚さの薄いシリコンが自動的に形成される。その結果、極薄部のシリコン領域の両端にトンネル障壁が形成され、極薄部のシリコン領域が伝導体島となる。
【0021】
また、請求項に記載のように、本発明のクーロンブロッケード素子の製造方法は、絶縁膜上にシリコン層が形成された基板上において、上記シリコン層を、極薄部(1d)、この極薄部とつながる極薄部より膜厚が厚い少なくとも3つの第1の厚膜部(2d,3d,5d)、及び極薄部とつながる極薄部より膜厚が厚い少なくとも2つの第2の厚膜部(16,19)を有する形状に加工する工程と、このシリコン層を熱酸化する工程とを有し、上記極薄部に電荷を閉じ込めるための第1の伝導体島となる少なくとも4つのシリコン領域(21d,22d,23d,28d)が形成され、上記第1の厚膜部の各々に電極部となるシリコン領域(32d,33d,35d)が形成され、上記第2の厚膜部の各々に電荷を閉じ込めるための第2の伝導体島となるシリコン領域(36d,39d)が形成され、前記第1の伝導体島から選ばれた任意の4つの伝導体島をA、B、C、Dとし、前記第2の伝導体島から選ばれた任意の2つの伝導体島をα、βとし、前記電極部から選ばれた任意の3つの電極部をa、b、cとしたときに、前記第1の伝導体島Aに前記電極部aと前記第2の伝導体島αとがトンネル容量を介して接続され、前記第1の伝導体島Bに前記電極部aと前記第2の伝導体島βとがトンネル容量を介して接続され、前記第2の伝導体島αにはさらに前記第1の伝導体島Cがトンネル容量を介して接続され、前記第2の伝導体島βにはさらに前記第1の伝導体島Dがトンネル容量を介して接続され、前記第1の伝導体島Cにはさらに前記電極部bがトンネル容量を介して接続され、前記第1の伝導体島Dにはさらに前記電極部cがトンネル容量を介して接続されるようにしたものである。
熱酸化により極薄部のシリコン領域と第1、第2の厚膜部のシリコン領域が左右、膜厚方向にずれるため、極薄部のシリコン領域と第1、第2の厚膜部のシリコン領域の境界に極薄部のシリコン領域よりも幅が狭く厚さの薄いシリコンが自動的に形成される。その結果、極薄部のシリコン領域の両端及び第2の厚膜部のシリコン領域の両端にトンネル障壁が形成され、極薄部及び第2の厚膜部のシリコン領域が伝導体島となる。
【0022】
【発明の実施の形態】
[実施の形態の1]
次に、本発明の実施の形態について図面を参照して詳細に説明する。図1、図2は本発明の第1の実施の形態となるクーロンブロッケード素子の製造工程を示す平面図である。
まず、このクーロンブロッケード素子の製造方法と構造について説明する。最初に、図3に示すように、シリコン下地基板50の上にシリコン酸化膜等からなる絶縁膜51を形成し、この絶縁膜51上にシリコン層52を形成する。
【0023】
この絶縁膜51、シリコン層52については、例えば単結晶シリコン基板中に酸素を注入して酸化膜を形成したSIMOX(Separation by IMplanted OXygen)基板やシリコン酸化膜と単結晶シリコン層を張り合わせた張り合わせ基板等のSOI(Silicon On Insulator)基板を用いて、基板シリコン上に配置された埋め込み酸化膜を絶縁膜51とし、埋め込み酸化膜上に配置された上層シリコン層をシリコン層52とすればよい。
【0024】
なお、下地基板50は必ずしも必要というわけではなく、例えば、シリコン酸化膜基板を絶縁膜51とし、その上に形成した多結晶シリコン層等をシリコン層52としてもよい。
【0025】
続いて、リソグラフィーとエッチング等の手法により、シリコン層52を逆T字型の極薄部1と、この極薄部1よりも膜厚が厚い3つの厚膜部2,3,4とを有する形状に加工する(図1(a))。
ここで、図1(a)のA−A線断面図を図4(a)に示し、B−B線断面図を図4(b)に示す。
【0026】
このような構造を作製するためには、初めにシリコン層52を3方向に伸びたT字型の細線形状に加工した後に、レジストや絶縁膜等をマスクにエッチングして極薄部1を形成してもよいし、逆に、シリコン層52の一部をエッチングして極薄部1となる溝を形成した後に、シリコン層52をT字型の細線形状に加工してもよい。
なお、極薄部1と厚膜部2,3,4の段差は、その側壁(つまり、極薄部1とつながる厚膜部2,3,4の側壁)が斜面となっていても構わないし、垂直な段差でも構わない。
【0027】
次に、このような構造を酸素や水蒸気を含む雰囲気中で熱酸化処理する(図1(b))。熱酸化後の素子を図1(b)のA−A線で切断した断面図を図4(c)に示し、B−B線で切断した断面図を図4(d)に示す。
なお、図1(b)、図2では、極薄部1及び厚膜部2〜4を有する形状に加工したシリコン層52のうち、熱酸化後にシリコンが残った領域を梨地で示している。
【0028】
熱酸化を行うと、シリコン層52は、その上面に形成される熱酸化膜を通しての酸化剤(酸素や水)の拡散により、上面から酸化され、シリコン層52そのものを通しての酸化剤の拡散や絶縁膜51を通しての酸化剤の拡散により、側面あるいは下面からも酸化される。
【0029】
シリコン層52のエッジ近傍においては、熱酸化によって形成された酸化膜の体積膨張に伴う応力の蓄積により酸化剤濃度が低下するため又は界面での反応速度定数が低下するために、酸化速度が抑制される。特に、極薄部1のように極めて薄い領域のエッジでは、膜厚が厚い厚膜部2〜4よりも上記酸化抑制効果を強く受ける。
【0030】
よって、熱酸化前のシリコン膜厚が薄い極薄部1では、図1(b)及び図4(c)で示すように、エッジ近傍のみにシリコン領域21,22,23が残る。
極薄部1において、3方向に伸びた翼部の先端にのみシリコン領域21,22,23が残り、中央部が完全に酸化しつくされているのは、中央部よりも翼部の先端の方が酸化による応力の集中が大きく、酸化抑制効果を強く受けるからである。なお、極薄部1の中央部は、必ずしも完全に酸化しつくされている必要はなく、この部分の電気抵抗が後述する伝導体島のそれに比べて高ければ、シリコン層が残っていてもかまわない。
【0031】
一方、熱酸化前のシリコン膜厚が厚い厚膜部2では、その膜厚のためにエッジへの応力集中が緩和される。これにより、厚膜部2では、エッジ近傍においても中央部と同程度の酸化が進行し、図1(b)及び図4(d)で示すようなシリコン領域32が残る。また、厚膜部3,4においても、同様にシリコン領域33,34が残る。
【0032】
ここで、熱酸化後に残ったシリコン領域を表すために、図4(c)と図4(d)を重ねた断面図を図4(e)に示す。
極薄部1に残ったシリコン領域21,22,23と厚膜部2,3,4に残ったシリコン領域32,33,34との境界部20には、極薄部1に残ったシリコン領域21,22,23よりも幅が狭く厚さの薄いシリコン領域が形成されている。
【0033】
このようなシリコン領域が境界部20に形成されるのは、極薄部1に残ったシリコン領域21,22,23と厚膜部2,3,4に残ったシリコン領域32,33,34の位置がずれていることに起因している。
つまり、極薄部1では、エッジ近傍にシリコン領域21,22,23が残るのに対し、厚膜部2,3,4では、シリコン層が中心部に向かって後退してシリコン領域32,33,34が残る。これにより、左右方向の位置ずれが生じている。
【0034】
また、極薄部1のエッジ近傍では、上述した応力の集中により、下面からの酸化が抑制されるのに対し、厚膜部2,3,4では、下面からの酸化によりシリコン層が中心部に向かって上方に後退する。これにより、膜厚方向の位置ずれが生じている。
【0035】
こうして、シリコン領域21,22,23とシリコン領域32,33,34が左右方向及び膜厚方向にずれているため、シリコン領域21,22,23とシリコン領域32,33,34との境界部20には、必然的にシリコン領域21〜23よりも幅が狭く厚さの薄いシリコン領域が形成される。
【0036】
以上のような熱酸化を施した後に、図2のように、シリコン領域21,22,23の近傍の絶縁膜51上に多結晶シリコン等からなるゲート電極6,7,8を形成する。この場合、各ゲート電極6,7,8は、シリコン領域21,22,23との間の空間あるいは絶縁膜を介してシリコン領域21,22,23と容量的に結合される。
【0037】
また、ゲート電極6,7,8を、それぞれシリコン領域21,22,23の上部に形成するようにしてもよい。この場合、ゲート電極6,7,8は、熱酸化によって形成されたシリコン酸化膜を介してシリコン領域21,22,23と容量的に結合される。
【0038】
次に、図2に示す構造の上に、シリコン酸化膜等の絶縁膜を形成した後に、シリコン領域32,33,34上の絶縁膜の一部に電極用の窓をあけ、この部分にアルミニウム、タングステン又はチタン等からなる金属を引き出し電極に用いてソース電極、ドレイン電極等を形成する。これで、クーロンブロッケード素子の製造工程が終了する。
【0039】
なお、ゲート電極6,7,8を形成して絶縁膜を堆積した後に、もう一度、多結晶シリコン等を堆積することにより、上層ゲート電極を形成し、その後に金属電極形成工程を行うことも可能である。この場合の素子は、下層ゲート6,7,8と上層ゲートとの二重ゲート構造をなすことになる。
【0040】
前述のように、極薄部1のシリコン領域21,22,23よりも境界部20のシリコン領域が薄くなると、この薄くなった領域のシリコンの伝導帯が量子化されることにより、基底エネルギーがシリコン領域21,22,23よりも大きくなる。このため、シリコン領域21,22,23中の電子から見ると、シリコン領域21,22,23は両端をエネルギー障壁で挟まれ、あたかも孤立した島のようになる。
【0041】
図5はこの様子を模式的に示すエネルギーバンド図、図6は本実施の形態のクーロンブロッケード素子の等価回路図である。
本実施の形態のクーロンブロッケード素子は、1つの伝導体島が2つのトンネル容量に挟まれ前記伝導体島に非トンネル性の容量が接続された単電子トランジスタ(以下、SETという)を3つ有するものとなっている。図5では、これらSETのうち図6の破線で囲んだ1つのみを記載するものとし、また伝導帯についてのみ記載している。
【0042】
境界部20に形成された薄いシリコン領域は、上記基底エネルギーの増加により、図5のようなポテンシャル障壁(トンネル障壁)となる。この2つのポテンシャル障壁が極薄部1のシリコン領域21,22,23に電荷を閉じ込める作用をすると共に、トンネル容量として作用する。
【0043】
すなわち、シリコン領域21と34の境界部、領域21と32の境界部、領域22と32の境界部、領域22と33の境界部、領域23と33の境界部、領域23と34の境界部にそれぞれ形成された薄いシリコン領域は、それぞれトンネル容量Ct1,Ct2,Ct3,Ct4,Ct5,Ct6として作用する。
こうして、極薄部1に残ったシリコン領域21,22,23が微小シリコン島(伝導体島)となる。
【0044】
そして、これらトンネル容量を介して伝導体島21,22,23と接続される厚膜部2,3,4のシリコン領域32,33,34は、単電子導入・導出用(電流導入・導出用)の電極部となる。
また、各伝導体島21,22,23には、ゲート電極6,7,8との間の空間あるいは絶縁膜によるゲート容量Cg1,Cg2,Cg3を介して、単電子輸送制御用(電圧印加用)のゲート電極6,7,8がそれぞれ接続されている。
こうして、本実施の形態のクーロンブロッケード素子の等価回路は図6のようになる。
【0045】
SETでは、ソース、ドレインとなる二つの電極部の間に微小な電圧を印加して、ゲート電極に印加する電圧を掃引することにより、ソース−ドレイン間を流れる電流の値が振動的に変化することが知られている。
この動作を図5を用いて説明すると、SETの伝導体島が小さい容量で囲まれているために、電子1個が島に入ることによるエネルギー増加分が大きくなって、伝導体島にエネルギー準位ができる(図5では、クーロンギャップの上下にある2つの準位のみを示す)。
【0046】
ゲート電極に印加するゲート電圧を変化させると、ゲート電極と伝導体島との容量的な結合により、このエネルギー準位が一定のギャップを保ったまま上下する。そして、ソース−ドレイン間の電圧Vdがこのクーロンギャップより小さいときに、ギャップ内にソース、ドレインの準位が入ると、ソース−ドレイン間に電流が流れないブロッケード状態となる。
一方、ソース、ドレインのエネルギー準位の間に伝導体島の準位の何れかが入ると、この準位を介してソース−ドレイン間に電流が流れる状態となる。
【0047】
よって、あるゲート電圧ではブロッケードの効果で伝導体島内の電子個数がn(整数)個で安定になり、電流が流れない(コンダクタンスが小さい)が、ゲート電圧が増加すると、ブロッケードが破れもう1個電子が増えることが可能となる。この領域にゲート電圧が入ると、伝導体島内の電子数がn個とn+1個の両方の値をとれるので、電子が1個伝導体島に入り、次に1個出ていく(島内の電子数はn個とn+1個の間を往復する)ことで電流が流れるようになり、コンダクタンスが増大する。
つまり、ゲート電圧を変化させると、この2つの状態が交互に現れるので、ソース−ドレイン間のコンダクタンスが振動する。
【0048】
このコンダクタンスの振動は、絶対零度以外の温度では、熱エネルギーでぼやけてしまう。高い温度までコンダクタンスの振動を観測できるようにする、すなわち高い動作温度を確保するためには、伝導体島を取り巻く総容量をCtotal としたとき、温度Tによる熱揺らぎkT(kはボルツマン定数)が島の1電子のチャージングエネルギーe2 /2Ctotal より十分小さいことが必要とされる。
【0049】
よって、クーロンブロッケード素子の動作温度を高くするためには、伝導体島の総容量Ctotal を小さくする必要があり、この総容量Ctotal は、伝導体島を取り巻く環境(電極との間の材質や距離)が同じであれば、伝導体島の表面積にほぼ比例する。
【0050】
ここで、本実施の形態のクーロンブロッケード素子の寸法について述べると、例えば熱酸化を900℃で50分行い、平坦なシリコン表面を熱酸化したときに形成されるシリコン酸化膜の膜厚が15nmとなるような熱酸化条件の場合には、熱酸化前の極薄部1の厚さを7nm以下とし、熱酸化を900℃で160分行い、平坦なシリコン表面を熱酸化したときに形成されるシリコン酸化膜の膜厚が30nmとなるような条件の場合には、熱酸化前の極薄部1の厚さを15nm以下とする。よって、極薄部1に形成される伝導体島21,22,23の厚さはそれ以下となる。
また、伝導体島21,22,23の幅(21,22については図2左右方向の寸法、23については図2上下方向の寸法)は、20nm程度である。
この伝導体島21,22,23の厚さと幅は、熱酸化の過程で自発的に決まってしまう。
【0051】
したがって、伝導体島21,22,23の表面積を支配するのは、伝導体島21,22,23の長さ(21,22については図2上下方向の寸法、23については図2左右方向の寸法)となり、これは極薄部1のエッジの長さ(図1(a)のL)にほぼ等しい。
この極薄部1の長さを20nm以下程度とすれば、極めて小さな伝導体島ができることになり、室温においてもクーロンブロッケード効果を発現させることが可能となる。
【0052】
一方、極薄部1の中央部は、熱酸化の工程によりシリコンが消失し、シリコン酸化膜となる領域である。この領域の幅および長さは、5nm以上あれば、十分に各伝導体島間を絶縁することができる。
ただし、伝導体島間の容量的な結合を強くしたい場合や、各伝導体島間でのトンネリングによる電荷の移動を起こしたい場合には、熱酸化によって形成されるシリコン酸化膜の幅あるいは長さを短くしても構わないし、前述のようにシリコン層が残っていても構わない。
【0053】
また、熱酸化後の電極部32,33,34の幅(32については図2左右方向の寸法、33,34については図2上下方向の寸法)は、10nm以上あれば、十分に電極としての機能を果たすことができる。
したがって、3つの伝導体島21〜23は、約40nm2 以内に配置できることになり、極めて集積度が高い伝導体島群を実現できる。
【0054】
以上のように、本発明によれば、トンネル障壁となるシリコン層のくびれをリソグラフィーの限界寸法よりも遥かに小さい幅と厚さで実現することができる。
また、極薄部1、厚膜部2〜4の幅及び膜厚と、熱酸化条件とにより、このくびれの形成を制御することができる。すなわち閉じ込めポテンシャルの大きさとトンネル容量の大きさを調節することができるので、伝導体島を取り巻く容量を小さくすることができる。
【0055】
また、熱酸化技術は、シリコンLSI加工技術の中でも特に制御性、再現性に優れているので、本発明のクーロンブロッケード素子の構造を制御性、再現性良く実現できる。
また、伝導体島21〜23の厚さは熱酸化によって極薄部1より薄くなり、伝導体島21〜23の幅は20nm程度となり、さらに伝導体島21〜23の長さ(極薄部1のエッジ長さL)は、くびれの大きさと無関係に設定できるため、これを短くすることによって、伝導体島をリソグラフィーの限界寸法よりも小さくすることができる。その結果、室温で動作するようなクーロンブロッケード素子を実現することができる。
【0056】
本実施の形態のクーロンブロッケード素子はSETを3個内蔵した構造になっており、多様な機能を実現できる。以下に、本実施の形態のクーロンブロッケード素子の機能の例を示す。
上述のようにSETでは、ゲート電圧の値を調整することにより、伝導体島に電流を流したり、あるいは遮断したりすることができるので、スイッチとして用いることができる。
【0057】
例えば、ゲート電極7,8に印加するゲート電圧を調整して、伝導体島22,23を通る電流経路を遮断しておくと、電流経路は、電極部32−伝導体島21−電極部34のみとなる。
また、ゲート電極6,8に印加するゲート電圧を調整して、伝導体島21,23を通る電流経路を遮断しておくと、電流経路は、電極部32−伝導体島22−電極部33のみとなる。
このようにして、3つのゲート電極の電圧を調整することにより、3方向の電流経路を切り替るスイッチとして機能させることができる。
【0058】
次に、電流経路を遮断するSETを1つにして、2つのSETには電流が流れることを許す場合を示す。
例えば、ゲート電極8に印加するゲート電圧を調整して、伝導体島23を通る電流経路を遮断した場合、本実施の形態のクーロンブロッケード素子の等価回路は図7(a)のようになる(ゲート容量とゲート電極は不図示)。伝導体島23を持つSETがオフ状態で、電極部33,34間が絶縁されるので、図7(a)では電極部33,34間の結線が省略されている。
【0059】
このように、SETの1つをオフ状態にした構造の利点は、図22に示した従来のクーロンブロッケード素子と比較するとよく分かる。
すなわち、図22から分かるように、従来のクーロンブロッケード素子では、2つの伝導体島96,97とつながるトンネル容量のうち、Ct2とCt3は電極部98と接続され、Ct1とCt4は電極部99と接続されている。したがって、2つの伝導体島96,97は、同一のソース電極98、ドレイン電極99と接続されている。
このため、2つの伝導体島96,97を流れる電流は重ね合わせられてしまい、片方の伝導体島を流れる電流のみを取り出すということを困難にしている。
【0060】
一方、図7(a)において、トンネル容量Ct2とCt3は、同一の電極部32に接続されているが、トンネル容量Ct1とCt4は、それぞれ電極部34と33に別々に接続されている。
このため、伝導体島21を通る電流は、電極部32と電極部34の間を流れ、伝導体22を通る電流は、電極部32と電極部33の間を流れるので、2つの伝導体島を流れる電流を分離することが可能となる。
以上のことは、オフ状態にするSETを変えることにより、残りの2つの伝導体島のペア(21と23、22と23c)についても成り立つ。
【0061】
さらに、図7(a)の回路構成において、ゲート電極を考慮に入れれば、等価回路は図7(b)のようになる。この回路構成は、図7(c)の記号で表されるインバータである。
なお、入力電圧Vinを印加するための入力ゲートについては、伝導体島21,22上に多結晶シリコン等からなる上層ゲートを形成すればよい。この場合、入力ゲートは、シリコン酸化膜による容量C11,C12を介して伝導体島21,22と接続される。
また、伝導体島21,22の近傍の絶縁膜51上に多結晶シリコン等からなる入力ゲートを形成してもよい。
【0062】
次に、このインバータの動作を説明する。
まず、図7(b)のように、電極部33とゲート電極6を接地し、電極34とゲート電極7に電源電圧VDDを印加する。
このように配線したとき、入力ゲートに印加される入力電圧VinがVDDの場合には、伝導体島22を持つ左側のSETがオンし、伝導体島21を持つ右側のSETはオフ状態となる。このため、出力電圧Voutは0Vとなる。
【0063】
逆に、入力電圧Vinが0Vの場合には、伝導体島21を持つ右側のSETがオンし、伝導体島22を持つ左側のSETはオフ状態となる。このため、出力電圧VoutはVDDとなる。
このように、入力電圧Vinと反対の電圧を出力するので、インバータとして機能する。本実施の形態では、オフ状態にするSETを選択することにより、3種類のインバータを組むことができる。
【0064】
なお、本実施の形態では、熱酸化前の厚膜部2〜4及び極薄部1の形状をT字型及び逆T字型に設定しているが、これに限るものではなく、例えばこれらの形状を図8に示すようなY字型及び逆Y字型にしてもよいし、厚膜部と極薄部が相似である必要もない。
また、本実施の形態では、熱酸化後にゲート電極6〜8を形成しているが、熱酸化前にシリコン層をゲート電極6〜8の形に加工して、厚膜部2〜4及び極薄部1と共に熱酸化処理してもよい。この場合には、熱酸化後に残ったシリコン領域がゲート電極となる。
【0065】
[実施の形態の2]
図9(a)は本発明の第2の実施の形態を示すクーロンブロッケード素子の平面図であり、図9(b)はこのクーロンブロッケード素子の等価回路図である。
本実施の形態では、絶縁膜51上のシリコン層を、実施の形態の1と同様に、逆T字型の極薄部1と、この極薄部1よりも膜厚が厚い3つの厚膜部2,3,4とを有する形状に加工し、このような構造を酸素や水蒸気を含む雰囲気中で熱酸化処理する。
【0066】
これにより、実施の形態の1と同様に、極薄部1にシリコン領域21,22,23が残り、厚膜部2,3,4にシリコン領域32,33,34が残る。
図9では、極薄部1及び厚膜部2〜4を有する形状に加工したシリコン層のうち、熱酸化後にシリコンが残った領域を梨地で示している。
【0067】
続いて、シリコン領域21,22,23の近傍の絶縁膜51上に多結晶シリコン等からなる浮遊ゲート11,12,13を形成する。浮遊ゲート11,12,13は、シリコン領域21,22,23との間の空間あるいは絶縁膜を介してシリコン領域21,22,23と容量的に結合される。
【0068】
さらに、浮遊ゲート11,12,13の近傍の絶縁膜51上に多結晶シリコン等からなるゲート電極6,7,8を形成する。ゲート電極6,7,8は、浮遊ゲート11,12,13との間の空間あるいは絶縁膜を介して浮遊ゲート11,12,13と容量的に結合される。
最後に、シリコン領域32,33,34上の絶縁膜の一部に電極用の窓をあけ、この部分にアルミニウム、タングステン又はチタン等からなる金属電極を形成して、本実施の形態のクーロンブロッケード素子の製造工程が終了する。
【0069】
シリコン領域21と34の境界部、シリコン領域21と32の境界部、領域22と32の境界部、領域22と33の境界部、領域23と33の境界部、領域23と34の境界部にそれぞれ形成された薄いシリコン領域は、実施の形態の1と同様に、トンネル容量Ct1,Ct2,Ct3,Ct4,Ct5,Ct6として作用し、極薄部1に残ったシリコン領域21,22,23が伝導体島となる。
【0070】
そして、これらトンネル容量を介して伝導体島21,22,23と接続される厚膜部2,3,4のシリコン領域32,33,34は、電極部となる。
また、各伝導体島21,22,23には、浮遊ゲート11,12,13との間の空間あるいは絶縁膜によるゲート容量Cg1,Cg2,Cg3を介して浮遊ゲート11,12,13がそれぞれ接続されている。
【0071】
さらに、各浮遊ゲート11,12,13には、ゲート電極6,7,8との間の空間あるいは絶縁膜によるトンネル容量Ct11,Ct12,Ct13を介して、単電子輸送制御用(電圧印加用)のゲート電極6,7,8がそれぞれ接続されている。
こうして、図9(a)のクーロンブロッケード素子の等価回路は図9(b)のようになる。
【0072】
本実施の形態のクーロンブロッケード素子では、浮遊ゲートを用いたプログラマブルロジックアレイ(あるいはフラッシュメモリー)と同様の動作により、電流を流すSETと電流を遮断するSETを選択することができる。
例えば、ゲート電極に負のゲート電圧を印加すると、浮遊ゲートに電子が注入される(メモリーの書込み動作に対応)ので、SETの伝導特性はゲート電圧の正の方向にシフトする。いったん注入された電子は、ゲート電圧をもとに戻しても浮遊ゲートに保持されたままなので、このシフトした特性もそのまま保持される。
【0073】
したがって、ゲート電圧が同じであっても、浮遊ゲート内の電子数に応じて、伝導状態を変化させることが可能となる。
また、いったん切り替えた伝導状態は、逆極性のゲート電圧を印加することにより、元の状態に戻すことができる(消去動作に対応)。
この方法では、ゲート電圧を元の電圧に戻した後もその効果が持続するので、長時間、同じ回路構成で素子を動作させたいときに有利となる。
【0074】
なお、本実施の形態では、浮遊ゲート11〜13とゲート電極6〜8を絶縁膜51上に配置したが、絶縁膜51上に浮遊ゲート11〜13を形成した後に、これら浮遊ゲート11〜13上に絶縁膜を形成して、この上にゲート電極6〜8を形成する前述の2重ゲート技術を用いてもよい。
また、伝導体島21,22,23の上に浮遊ゲート11〜13を形成し、この浮遊ゲート11〜13の横にゲート電極6〜8を形成してもよい。
あるいは、伝導体島21,22,23の上に浮遊ゲート11〜13を形成し、浮遊ゲート11〜13上に絶縁膜を形成して、この上にゲート電極6〜8を形成してもよい。
【0075】
また、浮遊ゲートは必ずしも全ての伝導体島に付加する必要はなく、浮遊ゲートを持たない実施の形態の1のゲート電極構成と使い分けるようにしてもよい。
また、本実施の形態では、伝導体島と浮遊ゲートの間を非トンネル性の容量とし、浮遊ゲートとゲート電極の間をトンネル容量としたが、逆に伝導体島と浮遊ゲートの間をトンネル容量とし、浮遊ゲートとゲート電極の間を非トンネル性の容量としてもよいし、両方ともにトンネル容量としてもよい。
【0076】
トンネル容量を形成するには、伝導体島−浮遊ゲート間、あるいは浮遊ゲート−ゲート電極間の距離を短くすればよく、非トンネル性の容量を形成するには、伝導体島−浮遊ゲート間、あるいは浮遊ゲート−ゲート電極間の距離をトンネル容量の場合よりも長くすればよい。
【0077】
[実施の形態の3]
図10は本発明の第3の実施の形態を示すクーロンブロッケード素子の平面図であり、図10(a)は熱酸化前のシリコン層を示し、図10(b)は熱酸化後のシリコン層を示している。図10(b)では、極薄部1a及び厚膜部2、3a,4aを有する形状に加工したシリコン層のうち、熱酸化後にシリコンが残った領域を梨地で示している。
【0078】
本実施の形態では、絶縁膜51上のシリコン層を、膜厚が極薄部1と同じ極薄部1aと、この極薄部1aよりも膜厚が厚い3つの厚膜部2,3a,4aとを有する形状に加工する。
このとき、極薄部1aの短い方のエッジの長さL1は、実施の形態の1のLと同様に20nm程度以下とするが、長い方のエッジの長さL2は、L1よりも長くする。
【0079】
このような構造を実施の形態の1と同様に熱酸化処理すると、伝導体島を2個にすることができる。
これは、熱酸化を行うと、図10(b)に示すように、極薄部1aにシリコン領域21,22,23aが残り、厚膜部2,3a,4aにシリコン領域32,33a,34aが残るが、極薄部1aの長い方のエッジに残るシリコン領域23aの容量及び抵抗がその長さのために大きくなり、シリコン領域23aが断線したのと等価な状態になるからである。
【0080】
これにより、2つの伝導体島と3つの電極部を有する、図7(a)あるいは図7(b)と同等の等価回路を持つクーロンブロッケード素子を実現することができる。
【0081】
実施の形態の1,2では、ゲート電極に印加するゲート電圧を調整することにより、3つの伝導体島を流れる電流経路のうち、1つあるいは2つを遮断していたが、予めどの電流経路を遮断したいかが明白な場合には、本実施の形態のように、熱酸化前の極薄部1aのパターンを変えておくことにより、電流経路を実質的に断線させることが可能になる。
なお、本実施の形態のように極薄部1aのパターンを変える代わりに、熱酸化後に形成された伝導体島の部分をエッチングで削り取ってもよいことは言うまでもない。
【0082】
[実施の形態の4]
図11は本発明の第4の実施の形態を示すクーロンブロッケード素子の平面図であり、図11(a)は熱酸化前のシリコン層を示し、図11(b)は熱酸化後のシリコン層を示している。図11(b)では、極薄部1b及び厚膜部2b,3b,4b,5bを有する形状に加工したシリコン層のうち、熱酸化後にシリコンが残った領域を梨地で示している。
【0083】
本実施の形態では、絶縁膜51上のシリコン層を、膜厚が極薄部1と同じ極薄部1bと、この極薄部1bよりも膜厚が厚い4つの厚膜部2b,3b,4b,5bとを有する形状に加工する。
極薄部1bのエッジの長さLは、実施の形態の1と同様に20nm程度以下である。
【0084】
このような構造を熱酸化処理すると、極薄部1bにはシリコン領域21b,22b,23b,24bが残り、厚膜部2b,3b,4b,5bにはシリコン領域32b,33b,34b,35bが残る(図11(b))。
続いて、シリコン領域21b,22b,23b,24bの近傍の絶縁膜51上に多結晶シリコン等からなるゲート電極6b,7b,8b,9bを形成する。
最後に、シリコン領域32b,33b,34b,35b上の絶縁膜の一部に電極用の窓をあけ、この部分にアルミニウム、タングステン又はチタン等からなる金属電極を形成して、本実施の形態のクーロンブロッケード素子の製造工程が終了する。
【0085】
本実施の形態のクーロンブロッケード素子の等価回路を図12(a)に示す。シリコン領域21bと35bの境界部、領域21bと32bの境界部、領域22bと32bの境界部、領域22bと33bの境界部、領域23bと33bの境界部、領域23bと34bの境界部、領域24bと34bの境界部、領域24bと35bの境界部にそれぞれ形成された薄いシリコン領域は、実施の形態の1と同様にトンネル障壁となり、それぞれトンネル容量Ct1,Ct2,Ct3,Ct4,Ct5,Ct6,Ct7,Ct8として作用する。こうして、シリコン領域21b,22b,23b,24bが伝導体島となる。
【0086】
これらのトンネル容量を介して伝導体島21b,22b,23b,24bと接続される厚膜部2b,3b,4b,5bのシリコン領域32b,33b,34b,35bは、単電子導入・導出用(電流導入・導出用)の電極部となる。
また、各伝導体島21b,22b,23b,24bには、ゲート電極6b,7b,8b,9bとの間の空間あるいは絶縁膜によるゲート容量Cg1,Cg2,Cg3,Cg4を介して、単電子輸送制御用(電圧印加用)のゲート電極6b,7b,8b,9bがそれぞれ接続されている。
こうして、本実施の形態のクーロンブロッケード素子の等価回路は図12(a)のようになる。
【0087】
本実施の形態のクーロンブロッケード素子は、SETを4個内蔵したものとなっており、実施の形態の1で示した場合と同様に、ゲート電極間の電圧を調整することにより、実施の形態の1のクーロンブロッケード素子が持つ機能の全て(例えば、電流切り替えスイッチや疑似CMOS回路など)を実現できることは言うまでもない。
【0088】
さらに、図12(b)に示すように、ゲート電極6b,8b、電極部32bに電源電圧VDDを印加し、ゲート電極7b,9b、電極部34bを接地することにより、図12(c)のようなインバータとバッファを同時に形成することができる。
【0089】
なお、図11では、入力電圧Vinを印加するための入力ゲートを省略しているが、この入力ゲートについては、実施の形態の1と同様に伝導体島21b,22b,23b,24b上に多結晶シリコン等からなる上層ゲートを形成すればよい。この場合、入力ゲートは、シリコン酸化膜による容量C13,C14,C15,C16を介して伝導体島21b,22b,23b,24bと接続される。
【0090】
また、図12(b)において、ゲート電極9bに電源電圧VDDを印加し、ゲート電極6bを接地すれば、図12(c)のバッファをインバータにできることは言うまでもない。
この場合には、図7(b)の場合に比べて、ファンアウトが実効的に2倍にできるという利点がある。また、出力を2方向に分岐することも可能となる。
【0091】
また、本実施の形態のクーロンブロッケード素子では、ゲート電極7b,9bに印加するゲート電圧を調整して、伝導体島22b,24bを通る電流経路を遮断することにより、伝導体島21bを持つSETの電流経路と、伝導体島23bを持つSETの電流経路とを完全に分離することが可能となる。
すなわち、伝導体島21bを持つSETの電流経路は、電極部32b−伝導体島21b−電極部35bとなり、伝導体島23bを持つSETの電流経路は、電極部33b−伝導体島23b−電極部34bとなる。
【0092】
したがって、この場合の等価回路図は図13のようになる。なお、図13では、伝導体島21bと23bとの距離が短い場合を想定して、両伝導体島の間に容量Cが存在する場合を示している。
【0093】
この回路構成は、図23に示した従来のクーロンブロッケード素子と同等のものであるが、従来の素子では、2つの細線の両エッジに形成された伝導体島96a,96b,97a,97bのうち、外側の2つの伝導体島97a,97bを故意に潰しているため、素子スペースに無駄があった。
一方、図11(b)から分かるように、本実施の形態のクーロンブロッケード素子によれば、極薄部1bに形成された全ての伝導体島を利用できることから、素子面積を約半分に縮小することができる。
【0094】
[実施の形態の5]
図14(a)は本発明の第5の実施の形態を示すクーロンブロッケード素子の平面図、図14(b)はこのクーロンブロッケード素子の等価回路図である。図14(a)では、極薄部1b及び厚膜部2b,3b,4b,5bを有する形状に加工したシリコン層のうち、熱酸化後にシリコンが残った領域を梨地で示している。
【0095】
本実施の形態では、絶縁膜51上のシリコン層を、実施の形態の4と同様に、極薄部1bと、この極薄部1bよりも膜厚が厚い4つの厚膜部2b,3b,4b,5bとを有する形状に加工し、熱酸化処理する。
これにより、極薄部1bにはシリコン領域21b,22b,23b,24bが残り、厚膜部2b,3b,4b,5bにはシリコン領域32b,33b,34b,35bが残る。
【0096】
続いて、シリコン領域21b,22b,23b,24bの近傍の絶縁膜51上に多結晶シリコン等からなる浮遊ゲート11b,12b,13b,14bを形成する。
さらに、浮遊ゲート11b,12b,13b,14bの近傍の絶縁膜51上に多結晶シリコン等からなるゲート電極6b,7b,8b,9bを形成する。
最後に、シリコン領域32b,33b,34b,35b上の絶縁膜の一部に電極用の窓をあけ、この部分にアルミニウム、タングステン又はチタン等からなる金属電極を形成して、本実施の形態のクーロンブロッケード素子の製造工程が終了する。
【0097】
シリコン領域21bと35bの境界部、領域21bと32bの境界部、領域22bと32bの境界部、領域22bと33bの境界部、領域23bと33bの境界部、領域23bと34bの境界部、領域24bと34bの境界部、領域24bと35bの境界部にそれぞれ形成された薄いシリコン領域は、実施の形態の4と同様に、トンネル容量Ct1,Ct2,Ct3,Ct4,Ct5,Ct6,Ct7,Ct8として作用し、シリコン領域21b,22b,23b,24bが伝導体島となる。
【0098】
厚膜部2b,3b,4b,5bのシリコン領域32b,33b,34b,35bは、単電子導入・導出用(電流導入・導出用)の電極部となる。
また、各伝導体島21b,22b,23b,24bには、浮遊ゲート11b,12b,13b,14bとの間の空間あるいは絶縁膜によるゲート容量Cg1,Cg2,Cg3,Cg4を介して浮遊ゲート11b,12b,13b,14bがそれぞれ接続されている。
【0099】
さらに、各浮遊ゲート11b,12b,13b,14bには、ゲート電極6b,7b,8b,9bとの間の空間あるいは絶縁膜によるトンネル容量Ct11,Ct12,Ct13,Ct14を介して、単電子輸送制御用(電圧印加用)のゲート電極6b,7b,8b,9bがそれぞれ接続されている。
こうして、図14(a)のクーロンブロッケード素子の等価回路は図14(b)のようになる。
【0100】
本実施の形態のクーロンブロッケード素子では、浮遊ゲートを用いたプログラマブルロジックアレイ(あるいはフラッシュメモリー)と同様の動作により、電流を流すSETと遮断するSETを選択することができるので、実施の形態の4で示した機能と同じ機能を実現することができる。
この方法では、ゲート電圧をもとの電圧に戻した後もその効果が持続するので、長時間、同じ回路構成で素子を動作させたいときに有利となるのは、実施の形態の2と同様である。
【0101】
なお、本実施の形態では、浮遊ゲート11b〜14bとゲート電極6b〜9bを絶縁膜51上に配置したが、絶縁膜51上に浮遊ゲート11b〜14bを形成した後に、これら浮遊ゲート11b〜14b上に絶縁膜を形成して、この上にゲート電極6b〜9bを形成する前述の2重ゲート技術を用いてもよい。
【0102】
また、浮遊ゲートは必ずしも全ての伝導体島に付加する必要はなく、浮遊ゲートを持たない実施の形態の4のゲート電極構成と使い分けるようにしてもよい。
また、本実施の形態では、伝導体島と浮遊ゲートの間を非トンネル性の容量とし、浮遊ゲートとゲート電極の間をトンネル容量としたが、逆に伝導体島と浮遊ゲートの間をトンネル容量とし、浮遊ゲートとゲート電極の間を非トンネル性の容量としてもよいし、両方ともにトンネル容量としてもよい。
【0103】
トンネル容量を形成するには、伝導体島−浮遊ゲート間、あるいは浮遊ゲート−ゲート電極間の距離を短くすればよく、非トンネル性の容量を形成するには、伝導体島−浮遊ゲート間、あるいは浮遊ゲート−ゲート電極間の距離をトンネル容量の場合よりも長くすればよいことは、実施の形態の2と同様である。
【0104】
[実施の形態の6]
図15は本発明の第6の実施の形態を示すクーロンブロッケード素子の平面図であり、図15(a)は熱酸化前のシリコン層を示し、図15(b)は熱酸化後のシリコン層を示している。図15(b)では、極薄部1c及び厚膜部2c,3c,4c,5cを有する形状に加工したシリコン層のうち、熱酸化後にシリコンが残った領域を梨地で示している。
【0105】
本実施の形態では、絶縁膜51上のシリコン層を、膜厚が極薄部1と同じ極薄部1cと、この極薄部1cよりも膜厚が厚い4つの厚膜部2c,3c,4c,5cとを有する形状に加工する。
このとき、極薄部1cの短い方のエッジの長さL1は、実施の形態の1のLと同様に20nm程度以下とするが、長い方のエッジの長さL2は、L1よりも長くする。
【0106】
このような構造を実施の形態の1と同様に熱酸化処理すると、伝導体島を2個にすることができる。
これは、熱酸化を行うと、図15(b)に示すように、極薄部1cにシリコン領域21c,22c,23c,24cが残り、厚膜部2c,3c,4c,5cにシリコン領域32c,33c,34c,35cが残るが、極薄部1cの長い方のエッジに残るシリコン領域22c,24cの容量及び抵抗がその長さのために大きくなり、シリコン領域22c,24cが断線したのと等価な状態になるからである。
【0107】
これにより、2つの伝導体島と4つの電極部を有する、図13あるいは図23(a)と同等の等価回路を持つクーロンブロッケード素子を実現することができる。
【0108】
実施の形態の4,5では、ゲート電極に印加するゲート電圧を調整することにより、4つの伝導体島を流れる電流経路のうち、1つあるいは2つを遮断していたが、予めどの電流経路を遮断したいかが明白な場合には、本実施の形態のように、熱酸化前の極薄部1cのパターンを変えておくことにより、電流経路を実質的に断線させることが可能になる。
なお、本実施の形態のように極薄部1cのパターンを変える代わりに、熱酸化後に形成された伝導体島の部分をエッチングで削り取ってもよいことは言うまでもない。
【0109】
[実施の形態の7]
図16は本発明の第7の実施の形態を示すクーロンブロッケード素子の平面図であり、図16(a)は熱酸化前のシリコン層を示し、図16(b)は熱酸化後のシリコン層を示している。
本実施の形態では、絶縁膜51上のシリコン層を、膜厚が極薄部1と同じ極薄部1dと、この極薄部1dよりも膜厚が厚い8つの厚膜部2d,3d,4d,5d,16,17,18,19とを有する形状に加工する。
【0110】
前述までの実施の形態と異なる点は、極薄部1dと厚膜部2d,3d,4d,5dの他に、極薄部1dで囲まれた厚膜部16,17,18,19が加わったことである。
なお、クーロンブロッケード素子を室温で動作させる場合には、極薄部1dのエッジの長さL3を実施の形態の1のLと同様に20nm程度以下とし、厚膜部16,17,18,19の縦横の大きさを10nm〜20nm程度にする。
【0111】
このような構造を熱酸化処理すると、極薄部1dにはシリコン領域21d,22d,23d,24d,25d,26d,27d,28dが残り、厚膜部2d,3d,4d,5dにはシリコン領域32d,33d,34d,35dが残る。
また、厚膜部16,17,18,19では、その厚さにより厚膜部2d,3d,4d,5dと同様の熱酸化が生じ、シリコン領域36d,37d,38d,39dが残る。
【0112】
なお、図16(b)では、極薄部1d及び厚膜部2d〜5d,16〜19を有する形状に加工したシリコン層のうち、熱酸化後にシリコンが残った領域を梨地で示している。
【0113】
続いて、シリコン領域36d,37d,38d,39dの近傍の絶縁膜51上に多結晶シリコン等からなるゲート電極6d,7d,8d,9dを形成する。
最後に、シリコン領域32d,33d,34d,35d上の絶縁膜の一部に電極用の窓をあけ、この部分にアルミニウム、タングステン又はチタン等からなる金属電極を形成して、本実施の形態のクーロンブロッケード素子の製造工程が終了する。
【0114】
本実施の形態のクーロンブロッケード素子の等価回路のうち、図16(b)の一点鎖線で囲んだ部分の等価回路を図17に示す。
シリコン領域21dと32dの境界部、領域21dと39dの境界部、領域39dと28dの境界部、領域28dと35dの境界部にそれぞれ形成された薄いシリコン領域は、実施の形態の1と同様にトンネル障壁となり、それぞれトンネル容量Ct1,Ct2,Ct3,Ct4として作用する。こうして、シリコン領域21d,39d,28dが伝導体島となる。
【0115】
これらのトンネル容量Ct1,Ct4を介して伝導体島21d,28dと接続される厚膜部2d,5dのシリコン領域32d,35dは、単電子導入・導出用(電流導入・導出用)の電極部となる。
また、伝導体島39dには、ゲート電極9dとの間の空間あるいは絶縁膜によるゲート容量Cg1を介して、単電子輸送制御用(電圧印加用)のゲート電極9dが接続されている。
【0116】
こうして、3つの伝導体島が直列に並んだ連結構造型のクーロンブロッケード素子が実現できる。図17の等価回路は、公知のクーロンブロッケード素子の1つである単電子ターンスタイルに相当する。
【0117】
次に、このような等価回路を有するクーロンブロッケード素子の動作を説明する。まず、電極部35dと32dの間に電圧(電極部35d側が負、電極部32d側が正)の電圧を印加しておく。
このような状態で、ゲート電極9dに電圧を印加すると、容量Cg1を介した接続により伝導体島21d,39d,28dのエネルギー準位が上下する。
【0118】
すなわち、ゲート電極9dに正の電圧を印加すると、伝導体島21d,39d,28dの電子のエネルギー準位が下がり、正電圧の増大によって伝導体島28dの準位が電極部35dの準位以下になった時点で、電極部35dの電子が伝導体島28dへ移動し、さらにより準位の低い伝導体島39dへ移動する。
【0119】
続いて、ゲート電極9dに負の電圧を印加すると、伝導体島21d,39d,28dの電子のエネルギー準位が上がり、負電圧の増大によって伝導体島39dの準位が伝導体島21dの準位以上になった時点で、伝導体島39dの電子が伝導体島21dへ移動し、さらによりエネルギーの低い電極部32dへと移動する。
【0120】
こうして、ゲート電極9dに交流電圧を印加することにより、この交流電圧の1周期分で、電子1個をソース側の電極部35dから伝導体島21d,39d,28dを経由してドレイン側の電極部32dへ輸送することが可能となる。
本実施の形態のクーロンブロッケード素子は、以上のような単電子ターンスタイルを4個内蔵したものであり、各単電子ターンスタイルは、隣接する単電子ターンスタイルと電極部を共有している。
【0121】
以上の実施の形態では、厚さの異なるシリコン層を熱酸化する過程で形成される狭く薄いシリコン領域をトンネル障壁としたが、このトンネル障壁を酸化膜で代用させることも可能である。
つまり、熱酸化の量を増やして、極薄部と電極部の境界のシリコンを完全に酸化しつくし、この境界部をトンネル伝導性の酸化膜とすればよい。
【0122】
この場合の特徴として、酸化膜によるトンネル障壁は、シリコンによるトンネル障壁に比べてトンネル確率が極めて低くなるということが挙げられる。このため、酸化膜によるトンネル障壁に囲まれた伝導体島は、長い電子保持時間を必要とするメモリー島として利用するときに有利である。
【0123】
また、以上の実施の形態では、絶縁膜上に単結晶シリコンが形成されたSOI基板を用いた例について示した。同様の原理は絶縁膜上にアモルファスシリコンや多結晶シリコン層が形成されている場合にも成り立つので、これらを用いても上記の実施の形態の1〜7と同じ様な手法と構造を用いれば、同様な効果が得られる。
【0124】
【発明の効果】
本発明によれば、請求項1に記載のように、シリコン層を、電荷を閉じ込めるための少なくとも2つの伝導体島と、これら伝導体島にトンネル容量を介して接続するように形成された、伝導体島より膜厚が厚い少なくとも3つの電極部を有する形状に加工することにより、高い温度で動作するクーロンブロッケード素子を容易に実現することができる。また、従来のシリコンのMOS構造を使用できるので、シリコン系集積回路の製造プロセス技術が利用でき、従来のシリコン系集積回路と同じ基板上にクーロンブロッケード素子を載せることができ、大規模な回路も実現することができる。また、従来のクーロンブロッケード素子のように、伝導体島の周囲を電極で囲ったり、電極の幅を広くして熱酸化によってトンネル障壁を形成したりする必要がなく、伝導体島を任意に配置することができる。その結果、伝導体島を高密度に集積化することができ、島間を接近させることができると共に、伝導体島を連結して多様な素子を容易に作り出すことができる。また、任意の2つの伝導体島をトンネル容量を介して少なくとも3つの電極部に接続するので、各伝導体島を流れる電流を個別に取り出すことができ、全ての伝導体島を有効に利用できるので、伝導体島として機能しない無駄な領域が発生することがなく、スペースの有効利用を図ることができる。
【0125】
また、請求項2に記載のように、シリコン層を、電荷を閉じ込めるための少なくとも4つの第1の伝導体島と、電荷を閉じ込めるための少なくとも2つの第2の伝導体島と、第1、第2の伝導体島にトンネル容量を介して接続するように形成された、伝導体島より膜厚が厚い少なくとも3つの電極部とを有する形状に加工することにより、単電子ターンスタイルを並列あるいは直列に接続した素子を実現することができる。
【0126】
また、請求項3に記載のように、伝導体島との間に、非トンネル性の容量又はトンネル容量を設けるための空間又は絶縁膜を隔てて形成されたゲート電極を設けることにより、電極間の連結状態を電気的に切り替えることができる。
【0127】
また、請求項4に記載のように、伝導体島との間に、非トンネル性の容量又はトンネル容量を設けるための空間又は絶縁膜を隔てて形成された浮遊ゲートを設け、浮遊ゲートとの間に、非トンネル性の容量又はトンネル容量を設けるための空間又は絶縁膜を隔てて形成されたゲート電極を設けることにより、電極間の連結状態を電気的に切り替えることができ、また、その回路構成を保持することができる。
【0128】
また、請求項5に記載のように、シリコン層を極薄部及び厚膜部を有する形状に加工し、シリコン層を熱酸化することにより、極薄部のシリコン領域と厚膜部のシリコン領域の境界に極薄部のシリコン領域よりも幅が狭く厚さの薄いシリコンのくびれが自動的に形成され、極薄部のシリコン領域の両端にトンネル障壁が形成されて極薄部に伝導体島が形成される。これにより、極薄部の長さを短く設定すれば、伝導体島をリソグラフィーの限界寸法よりも小さくすることができ、高い温度で動作するクーロンブロッケード素子を、従来のシリコン系集積回路の製造プロセス技術と同様の簡単な製造工程で実現することができる。また、従来のクーロンブロッケード素子のように、伝導体島の周囲を電極で囲ったり、電極の幅を広くして熱酸化によってトンネル障壁を形成したりする必要がなく、伝導体島を任意に配置することができる。その結果、伝導体島を高密度に集積化することができ、島間を接近させることができると共に、伝導体島を連結して多様な素子を容易に作り出すことができる。また、任意の2つの伝導体島をトンネル容量を介して少なくとも3つの電極部に接続するので、各伝導体島を流れる電流を個別に取り出すことができ、全ての伝導体島を有効に利用できるので、伝導体島として機能しない無駄な領域が発生することがなく、スペースの有効利用を図ることができる。
【0129】
また、請求項6に記載のように、シリコン層を極薄部、第1の厚膜部、及び第2の厚膜部を有する形状に加工し、シリコン層を熱酸化することにより、単電子ターンスタイルを並列あるいは直列に接続した素子を実現することができる。
【図面の簡単な説明】
【図1】 本発明の第1の実施の形態となるクーロンブロッケード素子の製造工程を示す平面図である。
【図2】 本発明の第1の実施の形態となるクーロンブロッケード素子の製造工程を示す平面図である。
【図3】 図1のクーロンブロッケード素子の作製に用いる基板の鳥瞰図である。
【図4】 図1のクーロンブロッケード素子の断面図である。
【図5】 図2のクーロンブロッケード素子の原理を模式的に示すエネルギーバンド図である。
【図6】 図2のクーロンブロッケード素子の等価回路図である。
【図7】 3つの単電子トランジスタのうちの1つをオフにした場合の図2のクーロンブロッケード素子の等価回路図である。
【図8】 極薄部及び厚膜部の他の形状の例を示す図である。
【図9】 本発明の第2の実施の形態を示すクーロンブロッケード素子の平面図及び等価回路図である。
【図10】 本発明の第3の実施の形態を示すクーロンブロッケード素子の平面図である。
【図11】 本発明の第4の実施の形態を示すクーロンブロッケード素子の平面図である。
【図12】 図11のクーロンブロッケード素子の等価回路図である。
【図13】 4つの単電子トランジスタのうちの2つをオフにした場合の図11のクーロンブロッケード素子の等価回路図である。
【図14】 本発明の第5の実施の形態を示すクーロンブロッケード素子の平面図及び等価回路図である。
【図15】 本発明の第6の実施の形態を示すクーロンブロッケード素子の平面図である。
【図16】 本発明の第7の実施の形態を示すクーロンブロッケード素子の平面図である。
【図17】 図16のクーロンブロッケード素子の等価回路図である。
【図18】 従来のクーロンブロッケード素子を斜め上方から見た鳥かん図である。
【図19】 図18のクーロンブロッケード素子の等価回路図である。
【図20】 従来の他のクーロンブロッケード素子を斜め上方から見た鳥かん図である。
【図21】 従来の他のクーロンブロッケード素子を斜め上方から見た鳥かん図である。
【図22】 図21のクーロンブロッケード素子の平面図及び等価回路図である。
【図23】 従来の他のクーロンブロッケード素子の等価回路図及び平面図である。
【符号の説明】
1、1a…極薄部、2、3、4、3a、4a、2b、3b、4b、5b、2c、3c、4c、5c、2d、3d、4d、5d、16、17、18、19…厚膜部、6、7、8、6b、7b、8b、9b、6d、7d、8d、9d…ゲート電極、11、12、13、11b、12b、13b、14b…浮遊ゲート、21、22、23、23a、21b、22b、23b、24b、21c、22c、23c、24c、21d、22d、23d、24d、25d、26d、27d、28d、36d、37d、38d、39d…シリコン領域(伝導体島)、32、33、34、33a、34a、32b、33b、34b、35b、32c、33c、34c、35c、32d、33d、34d、35d…シリコン領域(電極部)、51…絶縁膜。

Claims (7)

  1. 絶縁膜上にシリコン層が形成された基板上において、
    前記シリコン層が、電荷を閉じ込めるための少なくとも2つの伝導体島と、
    これら伝導体島にトンネル容量を介して接続するように形成された、伝導体島より膜厚が厚い少なくとも3つの電極部とを有し、
    前記伝導体島から選ばれた任意の2つの伝導体島のうちの一方が、前記電極部から選ばれた任意の3つの電極部のうちの第1の電極部と第2の電極部とにトンネル容量を介して接続され、前記伝導体島から選ばれた任意の2つの伝導体島のうちの他方が、前記電極部から選ばれた任意の3つの電極部のうちの第2の電極部と第3の電極部とにトンネル容量を介して接続されることを特徴とするクーロンブロッケード素子。
  2. 絶縁膜上にシリコン層が形成された基板上において、
    前記シリコン層が、電荷を閉じ込めるための少なくとも4つの第1の伝導体島と、
    電荷を閉じ込めるための少なくとも2つの第2の伝導体島と、
    第1、第2の伝導体島にトンネル容量を介して接続するように形成された、伝導体島より膜厚が厚い少なくとも3つの電極部とを有し、
    前記第1の伝導体島から選ばれた任意の4つの伝導体島をA、B、C、Dとし、前記第2の伝導体島から選ばれた任意の2つの伝導体島をα、βとし、前記電極部から選ばれた任意の3つの電極部をa、b、cとしたときに、
    前記第1の伝導体島Aに前記電極部aと前記第2の伝導体島αとがトンネル容量を介して接続され、前記第1の伝導体島Bに前記電極部aと前記第2の伝導体島βとがトンネル容量を介して接続され、
    前記第2の伝導体島αにはさらに前記第1の伝導体島Cがトンネル容量を介して接続され、前記第2の伝導体島βにはさらに前記第1の伝導体島Dがトンネル容量を介して接続され、
    前記第1の伝導体島Cにはさらに前記電極部bがトンネル容量を介して接続され、前記第1の伝導体島Dにはさらに前記電極部cがトンネル容量を介して接続されることを特徴とするクーロンブロッケード素子。
  3. 請求項記載のクーロンブロッケード素子において、
    非トンネル性の容量又はトンネル容量を設けるための空間又は絶縁膜を介して前記伝導体島に接続されたゲート電極を有することを特徴とするクーロンブロッケード素子。
  4. 請求項記載のクーロンブロッケード素子において、
    非トンネル性の容量又はトンネル容量を設けるための空間又は絶縁膜を介して前記第2の伝導体島に接続されたゲート電極を有することを特徴とするクーロンブロッケード素子。
  5. 請求項1記載のクーロンブロッケード素子において、
    非トンネル性の容量又はトンネル容量を設けるための空間又は絶縁膜を介して前記伝導体島に接続された浮遊ゲートと、
    非トンネル性の容量又はトンネル容量を設けるための空間又は絶縁膜を介して前記浮遊ゲートに接続されたゲート電極とを有することを特徴とするクーロンブロッケード素子。
  6. 絶縁膜上にシリコン層が形成された基板上において、前記シリコン層を、極薄部、及び極薄部とつながる極薄部より膜厚が厚い少なくとも3つの厚膜部を有する形状に加工する工程と、
    このシリコン層を熱酸化する工程とを有し、
    前記極薄部に電荷を閉じ込めるための伝導体島となる少なくとも2つのシリコン領域が形成されると共に、前記厚膜部の各々に電極部となるシリコン領域が形成され、前記伝導体島から選ばれた任意の2つの伝導体島のうちの一方が、前記電極部から選ばれた任意の3つの電極部のうちの第1の電極部と第2の電極部とにトンネル容量を介して接続され、前記伝導体島から選ばれた任意の2つの伝導体島のうちの他方が、前記電極部から選ばれた任意の3つの電極部のうちの第2の電極部と第3の電極部とにトンネル容量を介して接続されることを特徴とするクーロンブロッケード素子の製造方法。
  7. 絶縁膜上にシリコン層が形成された基板上において、前記シリコン層を、極薄部、この極薄部とつながる極薄部より膜厚が厚い少なくとも3つの第1の厚膜部、及び極薄部とつながる極薄部より膜厚が厚い少なくとも2つの第2の厚膜部を有する形状に加工する工程と、
    このシリコン層を熱酸化する工程とを有し、
    前記極薄部に電荷を閉じ込めるための第1の伝導体島となる少なくとも4つのシリコン領域が形成され、前記第1の厚膜部の各々に電極部となるシリコン領域が形成され、前記第2の厚膜部の各々に電荷を閉じ込めるための第2の伝導体島となるシリコン領域が形成され、前記第1の伝導体島から選ばれた任意の4つの伝導体島をA、B、C、Dとし、前記第2の伝導体島から選ばれた任意の2つの伝導体島をα、βとし、前記電極部から選ばれた任意の3つの電極部をa、b、cとしたときに、前記第1の伝導体島Aに前記電極部aと前記第2の伝導体島αとがトンネル容量を介して接続され、前記第1の伝導体島Bに前記電極部aと前記第2の伝導体島βとがトンネル容量を介して接続され、前記第2の伝導体島αにはさらに前記第1の伝導体島Cがトンネル容量を介して接続され、前記第2の伝導体島βにはさらに前記第1の伝導体島Dがトンネル容量を介して接続され、前記第1の伝導体島Cにはさらに前記電極部bがトンネル容量を介して接続され、前記第1の伝導体島Dにはさらに前記電極部cがトンネル容量を介して接続されることを特徴とするクーロンブロッケード素子の製造方法。
JP22022498A 1998-08-04 1998-08-04 クーロンブロッケード素子とその製造方法 Expired - Fee Related JP3681903B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP22022498A JP3681903B2 (ja) 1998-08-04 1998-08-04 クーロンブロッケード素子とその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP22022498A JP3681903B2 (ja) 1998-08-04 1998-08-04 クーロンブロッケード素子とその製造方法

Publications (2)

Publication Number Publication Date
JP2000058812A JP2000058812A (ja) 2000-02-25
JP3681903B2 true JP3681903B2 (ja) 2005-08-10

Family

ID=16747836

Family Applications (1)

Application Number Title Priority Date Filing Date
JP22022498A Expired - Fee Related JP3681903B2 (ja) 1998-08-04 1998-08-04 クーロンブロッケード素子とその製造方法

Country Status (1)

Country Link
JP (1) JP3681903B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4049988B2 (ja) 2000-11-24 2008-02-20 株式会社東芝 論理回路

Also Published As

Publication number Publication date
JP2000058812A (ja) 2000-02-25

Similar Documents

Publication Publication Date Title
US6496034B2 (en) Programmable logic arrays with ultra thin body transistors
US6377070B1 (en) In-service programmable logic arrays with ultra thin vertical body transistors
KR100724029B1 (ko) 반도체 장치 및 트랜지스터
CN101373635B (zh) 非易失存储器件
US6486027B1 (en) Field programmable logic arrays with vertical transistors
JP3710082B2 (ja) メモリ・トランジスタを作成する方法
EP1028472B1 (en) Coulomb-blockade element and method of manufacturing the same
US8222067B2 (en) Method of manufacturing multibit electro-mechanical memory device having movable electrode
US9911841B2 (en) Single-electron transistor and its fabrication method
US6794246B2 (en) Method for forming programmable logic arrays using vertical gate transistors
JP2000031397A (ja) 半導体装置
KR20160117219A (ko) 반도체 장치 및 그 제조 방법
JP3743745B2 (ja) 半導体素子
US5972744A (en) Quantum effect device, method of manufacturing the same
US7898016B2 (en) CMOS semiconductor non-volatile memory device
JP3681903B2 (ja) クーロンブロッケード素子とその製造方法
JP3192397B2 (ja) 電子機能素子の製造方法
US20070194378A1 (en) Eeprom memory cell for high temperatures
JP3402905B2 (ja) 半導体素子
JPH09135018A (ja) クーロンブロッケイド素子とその製造方法
JP3641092B2 (ja) クーロンブロッケード素子とその製造方法
WO2008051300A2 (en) Nano emission devices, integrated circuits using nano emission devices, and related methods
JPH0945915A (ja) 半導体装置
JP2621819B2 (ja) 半導体素子およびその製造方法
JPH1041502A (ja) 半導体装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041109

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050111

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050517

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050519

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090527

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090527

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100527

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100527

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110527

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120527

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130527

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees