JPH1041502A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、シリコン技術と融合しうる微小接合
が備えられた半導体装置であり、より高温においてトン
ネル現象がとらえられる半導体装置を提供することを目
的とする。 【解決手段】本発明は上記課題を解決するために、表面
に絶縁膜層が形成された基板と、前記絶縁膜層上に形成
され、側壁部が備えられた半導体薄膜層と、この半導体
薄膜層の側壁部に形成されたゲ−ト絶縁膜と、このゲ−
ト絶縁膜を介して前記半導体薄膜層の側壁部に隣接して
形成されたゲ−ト電極と、前記ゲ−ト電極の制御により
前記半導体薄膜層に形成されるチャネル層と、前記チャ
ネル層のフロント側に電子濃度を制御する複数の電子濃
度制御手段が設けられたことを特徴とする半導体装置を
提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は静電容量の小さい微
小接合を用いて構成される半導体装置に関する。

【０００２】

【従来の技術】これまでの半導体集積回路は、ＭＩＳＦ
ＥＴ等のトランジスタによって主に構成されており、こ
れらのトランジスタの微細化により半導体集積回路の高
速化、高集積化、及び高機能化が進められていた。

【０００３】しかし、集積化が進むに従って、１チップ
当たりの消費電力は増大する。例えば、ＭＩＳＦＥＴを
用いた集積回路では単位論理動作あたりの消費電力が１
フェムトジュ−ルであり、実際の回路の負荷を考慮する
と、１０フェムトジュ−ル程度となる。この時のクロッ
ク周波数が１ギガヘルツであると、１素子あたりの消費
電力は１０マイクロワットとなり、１００メガゲ−トの
集積回路チップでは１キロワットの消費電力となる。

【０００４】一方、ＭＩＳＦＥＴの微細化は高速化、高
集積化に寄与するが、ソ−ス・ドレイン領域間のパンチ
スル−、基板との間のリ−ク電流の増大や、ゲ−ト絶縁
膜の薄膜化によるリ−ク電流の増大、及びゲ−ト細線効
果による抵抗増大等、種々の問題も引き起こす。

【０００５】ＭＩＳＦＥＴにおけるこれらの問題や消費
電力の増大を解消しうる素子として一電子トランジスタ
（ＳＥＴ）が提案されている（IEEE Trans.Magnetics
vol.MAG-23 pp.1142-1145)。このトランジスタはク−ロ
ンブロッケイド効果が得られる複数の微小トンネル接合
を用いて、２つの接合間の中間電極に容量結合するゲ−
トを電圧制御することにより電子の動きを制御するもの
である。図１にこのようなＳＥＴを示す。1,2 は微小ト
ンネル接合であり、3 は中間電極、4 はゲ−ト電極を示
す。ＳＥＴを支配する電圧は微小接合の容量をＣとする
とｅ／Ｃの値であるから、ｍＶレベルの電圧である。こ
れはＭＩＳＦＥＴを用いる回路の電源電圧３Ｖに比べて
非常に小さい。又、流れる電流もｎＡレベルである。こ
のようにＳＥＴは回路設計上有効なトランジスタであ
る。このようなＳＥＴを従来のシリコン技術と融合し
て、素子の種類に対応して機能を分担させる使い方が提
案されている(Extended Abstract of 14th Symposium o
n Future Electron Devices p.67(1995)) 。このよう
に、既に深耕されてきたシリコン技術と融合してこれを
利用することにより、設計上の有効性とともに、製造技
術においても簡便で安価な製造方法が得られると考えら
れる。しかしながら、リソグラフィ−の限界から、シリ
コン技術を用いてより高温レベルで正常動作ができる一
電子トランジスタの構造やその製造方法は確立されてい
ない。

【０００６】

【発明が解決しようとする課題】このように、微小トン
ネル接合が備えられた半導体装置は低消費電力化、高集
積化、高速化に寄与するものの、これをシリコン技術に
より従来よりもより高温において正常動作が可能な素子
構造はいまだに確立されていない。 本発明は上記課題
を解決することを目的とし、シリコン技術と融合しうる
微小接合が備えられた半導体装置であり、より高温にお
いてトンネル現象がとらえられる半導体装置を提供する
ことを目的とする。

【０００７】

【課題を解決するための手段】

［概要］上記課題を解決するために、本発明は表面に絶
縁膜が形成された基板と、前記絶縁膜上に形成され、側
壁が形成された半導体薄膜層と、この半導体薄膜層の側
壁に形成されたゲ−ト絶縁膜と、このゲ−ト絶縁膜を介
して前記半導体薄膜層の側壁に形成されたゲ−ト電極
と、前記ゲ−ト電極の制御により前記半導体薄膜層に形
成されるチャネル層と、前記チャネル層の表面側の電子
濃度を制御する電子濃度制御手段が形成されたことを特
徴とする半導体装置を提供する。 ［作用］本発明によれば、半導体薄膜層の側壁部をチャ
ネル層とし、チャネルの電子濃度を制御する手段を設け
ることにより、チャネル層内に微小な接合を形成可能で
ある。特に半導体薄膜層の側壁部を利用した幅の細いチ
ャネルのフロント側より電子濃度を制御する手段を設け
ることで、チャネル内にわずかなポテンシャルの変化を
与えられる。又、この半導体装置はシリコン技術を利用
して形成することもできるので、簡便で安価に形成でき
る。又、既存のシリコン技術により形成される素子との
融合が可能である。

【０００８】

【発明の実施の形態】以下に本発明の実施の形態を図面
を用いて説明する。図２は本発明の第１の実施の形態の
半導体装置を説明する為の鳥瞰図である。この実施の形
態では表面に絶縁膜層102 及び絶縁膜層102 上に形成さ
れたシリコン等の半導体薄膜層が形成された半導体基板
101 （ＳＯＩ基板）を用い、チャネルはゲ−ト電極113
からの電圧制御によりシリコン薄膜層107 の側壁部に形
成される。ここで、シリコン薄膜層は半導体膜層109 に
形成された部分的な薄い層であり電子濃度制御手段111
直下にゲ−ト絶縁膜114 を介してゲ−ト電極113 に隣接
している。そして、電子濃度制御手段は、電子線描画に
よりパタ−ニングした２つの電子濃度制御用電極111 か
らなり、この電子濃度制御用電極111 によりシリコン薄
膜層107 内の空乏層の伸びが制御されて、トンネル接合
の接合面積が制御できる。又、ソ−ス・ドレイン領域11
6,117 は２本の電子濃度制御用電極111 によりシリコン
薄膜層107 に形成される。108 は素子分離領域、114 は
シリコン薄膜層の側壁部に形成されたゲ−ト絶縁膜であ
る。

【０００９】チャネルはシリコン薄膜層107 に形成され
た側壁部に形成される。本発明ではチャネルのフロント
側から制御できる為、図８（ｂ）の点線に示すように、
閾値を制御性よく所望の値にコントロ−ルできる。図８
（ｂ）の実線は電子濃度制御用電極111 によらない場
合、例えばチャネルバック側の電子濃度を制御した場合
のバンド図である。

【００１０】この実施形態のトンネル接合面積及び中間
電極の大きさについて述べる。シリコン薄膜層103 の膜
厚は、表面の熱酸化により５ｎｍ以下にまで制御可能で
あり、電子濃度制御用電極111 及びゲ−ト電極113 によ
りシリコン薄膜層107 に形成される反転層厚が約１０ｎ
ｍ以下とすると、約５０ｎｍ² 以下の接合面積が得られ
る。又、二つのトンネル接合間に形成される中間電極部
の容量はシリコン薄膜層の厚さと、反転層厚と二つの電
子濃度制御用電極111 間距離の積により決定される。ト
ンネルバリアを形成するための２つの電子濃度制御用電
極111 は電子線描画技術により５０ｎｍ間隔で５０ｎｍ
の幅まで微細化ができる。したがって、２つの電子濃度
制御手段111 間の距離は、空乏層の伸びを考慮すれば５
０ｎｍ以下になる。つまり、直列接続された２つのトン
ネル接合と中間電極の全容量和は２ａＦ以下がえられ
る。

【００１１】又、電子濃度制御手段により、チャネル層
の表面側の空乏層の伸びを自在に制御できることから、
トンネルバリアを形成すること、或いはこのトンネルバ
リアのバリアハイトを自在に制御することが可能であ
る。

【００１２】この半導体装置を一電子トランジスタとし
て動作させたとき、ソ−ス・ドレイン間に流れる電流は
図７（ａ）に示すように、ゲ−ト電極113 の電圧Ｖ_g の
掃引によりｅ／C _g の周期を持つ振動として現れる。こ
の周期は電子濃度制御用電極111 により接合の面積を制
御することで、接合容量をＣg'に変化させると、図７
（ｂ）に示すように、振動周期を変化させることができ
る。

【００１３】このような振動周期の制御を大きく変化さ
せる一手段として、図３に示すように、電子濃度制御用
電極111 をソ−ス・ドレイン領域116,117 間に３本以上
形成することができる。又、３本以上形成することによ
り論理的な動作を行うこともできる。又、ポテンシャル
制御用電極110 は半導体薄膜層107 の側壁部側まで覆う
ように設けてもよい。

【００１４】次に第１の実施の形態の製造方法を図４
（ａ）から（ｄ）乃至図６（ａ）から（ｂ）を用いて説
明する。尚、これらの図においてＡ−Ａ´、Ａ１−Ａ１
´断面は図２のＡｎ−Ａｎ´断面のＢ−Ｂ´、Ｂ１−Ｂ
１´、Ｂ２−Ｂ２´断面は図２のＢｎ−Ｂｎ´断面の各
工程における断面図である。

【００１５】まず、図４（ａ）の断面図に示すように、
シリコン等の半導体基板101 或いは半導体膜層上に順次
絶縁膜層102 及びシリコン等からなる半導体膜層103 が
形成されたＳＯＩ（Semiconductor on Insulator）基板
上に熱酸化法等により薄い酸化膜層104 を形成し、半導
体層のうち薄膜化予定領域を除きシリコン窒化膜等の酸
化防止膜105 をリソグラフィ−工程及びＲＩＥ法等のエ
ッチングにより形成する。そして、図４（ａ）に示すよ
うに、酸化防止膜105 により囲まれたシリコン膜層の上
部領域を選択的に熱酸化して酸化膜106 とする。この熱
酸化の酸化温度、時間、酸化雰囲気等を制御すれば、チ
ャネル幅となるシリコン薄膜層107 の膜厚を例えば５ｎ
ｍ程度に制御できる。

【００１６】この後、酸化防止膜105 及び酸化膜106 を
ウェットエッチング法等により順次除去すると、図４
（ｂ）に示すように、シリコン薄膜層107 が露出する。
この後、図４（ｃ）に示すように隣接する素子間と電気
的に分離する為の素子分離膜108 をＬＯＣＯＳ（Local
Oxidation of Silicon）法、ＳＴＩ（ShallowTrench Is
oration）法等により形成する。図４（ｄ）は図４
（ｃ）の平面図である。素子分離膜108 に囲まれた素子
領域109 は、その周囲が素子分離領域108 により囲ま
れ、中央にはシリコン薄膜層107 が形成されている。

【００１７】この後、図５（ａ）の平面図に示すよう
に、素子領域109 表面に熱酸化法或いはＣＶＤ（Chemic
al Vapour Deposition）法等により酸化膜等の絶縁膜11
0 を形成する。ここでも、熱酸化法において、熱処理温
度、熱処理時の雰囲気、熱処理時間等を制御すること
で、チャネルが形成されるシリコン薄膜層の厚さ（チャ
ネル幅）がｎｍレベルで制御できる。そして図５（ａ）
に示すように、絶縁膜層110 を介して、薄膜領域上に10
0 ｎｍ程度の厚さの多結晶シリコン等の導電体からなる
電子濃度制御用電極111 を形成する。この時、50ｎｍ程
度の幅の狭い電子濃度制御用電極111 を50ｎｍ程度の微
小間隔で形成する場合には電子線描画方法を用いたリソ
グラフィ−工程及びＲＩＥ法等の異方性エッチングを行
う。この方法で絶縁膜層110 上に電子濃度制御用電極11
1 を形成することが、半導体に直接真空蒸着等の蒸着法
により形成するよりも加工の制御性等の理由から好まし
い。図５（ａ）の平面図におけるＢ₁ −Ｂ₁ ´断面を図
５（ｂ）に示す。

【００１８】次に、電子濃度制御用電極111 を覆う絶縁
膜112 を形成し、シリコン膜層107の側壁を露出させる
べく、絶縁膜112 、電子濃度制御用電極111 、絶縁膜11
0 、及びシリコン膜層107 の部分領域を順次エッチング
し、図５（ｃ）のＢ−Ｂ´断面に示すように、電子濃度
制御用電極111 の側壁部、シリコン薄膜層107 の側壁部
に熱酸化法等により酸化膜等のゲ−ト絶縁膜114 を形成
する。ここでは、絶縁膜115 と同時に形成しているが、
後に形成するゲ−ト電極113 と電子濃度制御用電極111
が絶縁されるように、これらが離間して形成されればよ
く、同時に絶縁膜115 を形成する必要はない。

【００１９】次に、図６（ａ）のＢ₂ −Ｂ₂ ´断面図に
示すように、チャネルが形成されるシリコン薄膜層107
にゲ−ト絶縁膜114 を介して隣接するゲ−ト電極113 を
側壁残しの技術を用いて形成する。尚、図２の鳥かん図
は、図６（ａ）の絶縁膜112を除いた状態を示している この後、図６（ｂ）の平面図に示すように、２本の電子
濃度制御用電極111 を両側から挟むようにソ−ス・ドレ
イン領域116,117 をイオン注入法等により形成する。こ
の際、導入するイオンの不純物はｐ型の導電型としては
例えばボロン、ｎ型不純物としては例えば燐やヒ素があ
る。

【００２０】そして、素子領域を覆う層間分離膜（図示
せず）を形成し、ゲ−ト電極、ソ−ス・ドレイン電極に
つながる開口を形成し、アルミニウムや銅等の金属から
なる配線を形成して、第１の実施の形態が完成する。

【００２１】次に、本発明の第２の実施の形態を説明す
る。この実施の形態では、第１の実施の形態の電子濃度
制御用電極111 、111a等に印加する電圧を制御すること
により、電子濃度制御用電極111 により形成される容量
Ｃを変化させている。より具体的な形態として図８
（ａ）の断面図を用いて説明する。この例ではドレイン
・ソ−ス領域121 、或いはこれらの電極に接続させたＭ
ＩＳトランジスタ123 を用いる。図８（ａ）において、
122 はＭＩＳトランジスタのゲ−ト電極であり、120 は
酸化膜、窒化膜等からなるゲ−ト電極である。ゲ−ト電
極122 の制御によりゲ−ト電極122 直下の基板101 表面
にチャネル領域が形成される。このチャネル領域を介し
て、ソ−ス・ドレイン領域間に電流が流れ、電源電圧と
電子濃度制御用電極111 とが接続される。 以上は、Ｍ
ＩＳトランジスタ123 により電圧制御を行う例を示した
が、電子濃度制御用電極111に電圧を印可する手段はこ
れに限らない。

【００２２】次に、本発明の第３の実施の形態を説明す
る。この実施の形態では、第１の実施の形態において説
明した電子濃度制御用電極111 を浮遊電極として用い、
この上に絶縁膜を介して形成した非晶質シリコン膜等か
らなる制御用電極を用いて、シリコン薄膜層107 に形成
されるチャネルから浮遊電極に書き込まれた情報でチャ
ネルの電子濃度を制御する。電子が浮遊電極に注入され
た状態では浮遊電極下のチャネルの電子濃度が低くな
り、トンネル現象がみえる。一方、電子を浮遊電極に注
入しない状態では、浮遊電極下のチャネルの電子濃度は
制御されず、ゲ−ト電極113 ，ソ−ス・ドレイン領域11
6,117 等により構成されるＭＩＳＦＥＴとして動作す
る。

【００２３】又、浮遊電極にはこれに接続するＭＩＳＦ
ＥＴにより情報を伝達することも可能である。例えば、
図８（ａ）に示すように、ＭＩＳＦＥＴ123 のソ−ス・
ドレイン領域121 と、浮遊電極111 を接続することで情
報の読み出し、書き込み等を行うことができる。

【００２４】次に、本発明の第４の実施の形態を図９
（ａ）、（ｂ）を用いて説明する。本実施の形態では、
電子濃度制御手段として、チャネル層となるシリコン薄
膜層107 の表面に形成された絶縁膜210 に注入された電
子211 を用いる。

【００２５】この第４の実施の形態の製造方法の一例を
以下に説明する。図９（ａ）に示した、絶縁膜層102 、
シリコン膜層103 、シリコン基板101 上に素子分離領域
108,チャネル層となるシリコン薄膜層107 、絶縁膜層11
0 を形成する工程は第１の実施の形態と同様に行う。そ
して、図９（ａ）に示すように、絶縁膜210 に電子ビ−
ム等の微小領域に電子を打ち込む技術を用いて、電子21
1により注入する。この電子211 の注入により、チャネ
ルの電子濃度が制御され、閾値が高くなり、トンネル現
象が現れる。ここでは、電子211 の注入により制御する
例を示したが、ホ−ルを用いても、同様な制御が行え
る。このような電子等の注入を行った後、第１の実施の
形態において説明したように、チャネルとなるシリコン
薄膜層107 の側面をリソグラフィ−工程及びＲＩＥ法等
の異方性エッチングを行って、露出し、熱酸化法等によ
りゲ−ト絶縁膜214 を形成する。そして、ゲ−ト絶縁膜
214 を介してシリコン薄膜層107 のチャネル領域と隣接
するゲ−ト電極213 を多結晶シリコン膜等の導電膜の堆
積及びＲＩＥ法によるエッチングにより形成する。図９
（ｂ）はゲ−ト電極213 を形成した後の素子を示す鳥か
ん図である。電子を注入した領域を211aとして示す。こ
の領域211aを両側から挟むソ−ス・ドレイン領域（図示
せず）をイオン注入法等により形成して、素子を覆う層
間絶縁膜をＣＶＤ法等により形成する。そして、ゲ−ト
電極213 及びソ−ス・ドレイン領域に至る開口を形成
し、アルミニウム、銅等からなる金属配線（図示せず）
を形成して、本実施の形態が完成する。

【００２６】次に、本発明の第５の実施の形態とこの形
態の製造方法を図１０乃至図１２（ａ）〜（ｂ）を用い
て説明する。本実施の形態では電子濃度制御手段として
シリコン薄膜層の上部領域に挿入された絶縁膜331 を用
いている。

【００２７】この第５の実施形態の製造方法は、表面に
絶縁膜層102 及びシリコン薄膜層107 が形成されたシリ
コン基板101 に素子分離領域108 、絶縁膜層110 を形成
する工程は第１の実施の形態と同様に行うことができ、
ここでは詳細な説明は省略する。絶縁膜層110 を形成
後、電子線ビ−ム等によるレジストパタ−ン（図示せ
ず）の形成及びＲＩＥ法等による異方性エッチングによ
り図１１（ａ）の平面図に示すように、絶縁膜層110 及
びシリコン薄膜層107 に開口330 を形成する。図１１
（ｂ）は図１１（ａ）のＣ₁ −Ｃ₁ ´断面図を示す。開
口330 はシリコン薄膜層107 の下面に至る開口ではな
い。

【００２８】次に、図１１（ｃ）に示すように、熱酸化
法等による酸化膜の形成等、絶縁膜331 を開口330 内に
形成する。この絶縁膜331 の直下には局所的に薄くされ
たシリコン領域331aが形成される。

【００２９】この後、シリコン薄膜層107 の側壁を露出
するように、リソグラフィ−工程及びＲＩＥ法等による
エッチングにより絶縁膜110 及びシリコン薄膜層107 の
部分領域を除去する。そして現れたシリコン薄膜層107
の側壁に熱酸化法等によりゲ−ト絶縁膜312 を形成し、
このゲ−ト絶縁膜312 を介してシリコン薄膜層107 と隣
接するゲ−ト電極313 を図１２（ａ）の平面図及び図１
２（ｂ）のＤ₂ −Ｄ₂´断面図に示すように形成する。

【００３０】そして、素子を覆う層間絶縁膜（図示せ
ず）をＣＶＤ法等により形成し、ゲ−ト電極313 、ソ−
ス・ドレイン領域316,317 にいたる開口を層間絶縁膜に
形成する。これらの開口にはアルミニウム、銅等からな
る配線を形成して、本実施の形態が完成する。

【００３１】次に、本発明の第６の実施の形態を図１３
を用いて説明する。本実施の形態では、電子濃度の制御
をゲ−ト電極413 の形状に変化を与えることで達成す
る。具体的には、ゲ−ト電極413 に高さの低い部分領域
413aを形成することで、この部分領域413aのゲ−ト幅を
他よりも短くする。これにより実質的にゲ−ト電極413
の制御により生成されるチャネルにはゲ−ト電極413 の
部分領域413aによりトンネルバリアが形成される。部分
領域413aの高さを制御することによりトンネルバリアの
バリアハイトを所望の値に制御できる。

【００３２】この実施の形態の一製造方法を図１３乃至
図１４（ａ）〜（ｂ）を用いて説明する。表面に絶縁膜
層102 及び半導体例えばシリコン等の半導体層が形成さ
れた半導体基板101 を準備し、シリコン薄膜層107 を形
成する工程、素子分離領域108 を形成する工程、絶縁膜
層110 を形成する工程は第１の実施の形態の製造方法に
おいて説明したと同様の工程により行うことができ、こ
こでは詳細な説明は省略する。絶縁膜層110 を形成した
後に、電子線ビ−ムを用いたレジストパタ−ン（図示せ
ず）の形成、及びこのパタ−ンをマスクとして行う異方
性エッチングにより絶縁膜層110 に部分的に膜厚が薄い
くぼみ領域412aを形成する。この後、シリコン薄膜層10
7 の側壁を露出させるように、リソグラフィ−工程及び
ＲＩＥ法等の異方性エッチングにより絶縁膜層110 及び
シリコン薄膜層107 の各部分領域をエッチングにより除
去する。こののち、熱酸化法による酸化膜等からなるゲ
−ト絶縁膜414 をシリコン薄膜層407 の側壁に形成す
る。そして、多結晶シリコン等の導電膜をＣＶＤ法等に
より形成し、ＲＩＥ法等の異方性エッチングによりゲ−
ト電極413 をゲ−ト絶縁膜414 を介してシリコン薄膜層
107 の側壁に形成する。このとき、ゲ−ト電極413 には
絶縁膜層412 に形成された部分的に膜厚の薄いくぼみ領
域412aにより部分的に高さの低いくぼみ領域413aが形成
される。このくぼみの深さ制御によりゲ−ト電極幅を制
御できる。図１４（ａ）及び（ｂ）に示すように、くぼ
み領域によりシリコン薄膜層107 から導電膜層420 まで
の距離（図１２では絶縁膜層412 の厚さ）をＸ₁ とＸ₂
のように制御すると、ゲ−ト電極４１３にくぼみ領域４
１３ａ（図１４（ｂ）参照）が形成できる。図１４中、
Ｅは同一工程によるエッチング量を示し、Ｙはシリコン
薄膜層407 の厚さを示す。

【００３３】次に、本発明の第７の実施の形態を図１５
（ｂ）を用いて説明する。本実施の形態では、ゲ−ト電
極513 とシリコン薄膜層107 間の絶縁膜厚が部分的に制
御されている。これにより、絶縁膜514,510bを介してゲ
−ト電極513 の制御をうけるシリコン薄膜層の微小領域
はこの微小領域よりも薄い絶縁膜を介してゲ−ト電極51
3 に制御される他の領域よりも空乏層ののびが少なく、
微小幅のトンネルバリアが形成可能である。この絶縁膜
510bの厚さの制御や備える誘電率を考慮して材料を選ぶ
ことによりトンネルバリアのバリアハイトを制御するこ
とができる。この実施の形態の製造方法を図１５（ａ）
及び図１５（ｂ）を用いて簡単に説明する。

【００３４】まず、表面に絶縁膜層102 及び半導体膜層
107 が備えられた半導体基板101 にシリコン薄膜層107
及びこの上に絶縁膜層を形成する工程、及び素子分離領
域108 を形成する工程は第１の実施の形態において説明
した工程と同様に行うことができ、ここでは詳細な説明
は省略する。絶縁膜層を所望の厚さに形成後、電子線ビ
−ムを用いたリソグラフィ−工程によりレジストパタ−
ン（図示せず）を形成し、ＲＩＥ法等の異方性エッチン
グにより図１５（ａ）に示すように絶縁膜層510 のう
ち、部分的に厚い凸領域510aを形成する。

【００３５】そして、窒化シリコン膜等の絶縁膜を基板
表面にＣＶＤ法等により形成して、ＲＩＥ法等の異方性
エッチングを行うことにより、凸領域510aの側部にのみ
或いは周辺領域より厚い絶縁膜510bを残置させる。これ
により、ゲ−ト電極513 とシリコン薄膜層の間の絶縁膜
厚を部分的に変化させることができる。

【００３６】この後、多結晶シリコン膜等の導電膜をＣ
ＶＤ法等により表面に堆積し、ＲＩＥ法等の異方性エッ
チングを行って、ゲ−ト絶縁膜514 を介してシリコン薄
膜層の側壁部にゲ−ト電極513 を形成する。こののち、
層間絶縁膜（図示せず）をＣＶＤ法等により堆積後、ゲ
−ト電極513,ソ−ス・ドレイン領域516,517 に接続する
ための開口を形成して、この開口にＡｌ等の金属膜（図
示せず）を形成して、本実施の形態が完成する。

【００３７】以上述べたようなチャネル層内の一部の電
子濃度を制御したゲ−トとすれば極めて短チャネルの量
子細線ができる。又、電子濃度制御手段により形成され
るポテンシャルバリア層に隣接する伝導領域上の絶縁膜
を強誘電体で構成すれば、ヒステリシス効果により記憶
動作が可能となる。

【００３８】本発明は上記各実施例に限られない。例え
ば、半導体薄膜層として、シリコンの他に化合物半導体
を用いても、本発明は適用でき、その他に本発明の趣旨
を逸脱しない範囲で適用可能である。

【００３９】

【発明の効果】本発明によれば、より高温において動作
可能な微小トンネル接合を用いて構成される半導体装置
を提供することが得られる。特に、半導体薄膜層の側壁
部を利用した幅の細いチャネルに電子濃度制御手段を設
け、チャネルの表面側の電子濃度を制御する手段を設け
ることで、チャネル内にわずかなポテンシャルの変化を
与えることができ、閾値調整を有効に行うことができ
る。又、この微小接合の形成はシリコン技術を利用する
こともでき、簡便で安価に形成できる。又、既存のシリ
コン技術により形成される素子との融合が可能である。

【図面の簡単な説明】

【図１】一電子トランジスタの概念図である。

【図２】本発明の第１の実施の形態を説明するための鳥
かん図である。

【図３】第１の実施の形態の変形例を説明するための鳥
かん図である。

【図４】第１の実施の形態の一製造方法を説明するため
の工程別断面図である。

【図５】第１の実施の形態の一製造方法を説明するため
の工程断面図である。

【図６】第１の実施の形態の一製造方法を説明するため
の工程別断面図である。

【図７】第１の実施の形態を説明するための特性図であ
る。

【図８】第２及び第３の実施の形態を説明するための断
面図及び、本発明の各実施形態を説明するためのバンド
図である。

【図９】本発明の第４の実施の形態を説明するための断
面図及び鳥かん図である。

【図１０】本発明の第５の実施の形態を説明するための
鳥かん図である。

【図１１】第５の実施の形態の一製造方法を説明するた
めの工程別断面図である。・

【図１２】第５の実施の形態の一製造方法を説明するた
めの工程別断面図である。

【図１３】本発明の第６の実施の形態を説明するための
鳥かん図である。

【図１４】第６の実施の形態の一製造方法を説明するた
めの断面図である。

【図１５】本発明の第７の実施の形態及びその一製造方
法を説明するための断面図である。

【符号の説明】

1,2,…微小接合 111,111a…電子濃度制御用電
極 3 …中間電極 110 …絶縁膜層 101 …基板 113,213,313,413,513 …ゲ−
ト電極 102 …絶縁膜層 114.214,312,414,514 …ゲ−
ト絶縁膜 103 …半導体膜層 116,117 …ソ−ス・ドレイン
領域 106 …熱酸化膜 108 …素子分離領域 330 …開口 412a…溝 510b…絶縁膜 211 …電子

Claims (9)

【特許請求の範囲】
1. 【請求項１】表面に絶縁膜層が形成された基板と、 前記絶縁膜層上に形成され、側壁部が備えられた半導体
   薄膜層と、 この半導体薄膜層の側壁部に形成されたゲ−ト絶縁膜
   と、 このゲ−ト絶縁膜を介して前記半導体薄膜層の側壁部に
   形成されたゲ−ト電極と、 前記ゲ−ト電極の制御により前記半導体薄膜層に形成さ
   れるチャネル層と、 前記チャネル層の表面側の電子濃度を制御する電子濃度
   制御手段とが設けられたことを特徴とする半導体装置。
2. 【請求項２】前記電子濃度制御手段により前記半導体薄
   膜層内に微小接合が形成されることを特徴とする請求項
   １記載の半導体装置。
3. 【請求項３】前記電子濃度制御手段により空乏層の伸び
   を制御することを特徴とする請求項１記載の半導体装
   置。
4. 【請求項４】前記半導体薄膜層は主にシリコンからなる
   層であることを特徴とする請求項１或いは請求項２記載
   の半導体装置。
5. 【請求項５】前記電子濃度制御手段は前記半導体薄膜層
   上に形成された絶縁膜層上に形成され、前記チャネル層
   の幅方向に位置することを特徴とする請求項１記載の半
   導体装置。
6. 【請求項６】前記電子濃度制御手段は前記半導体薄膜層
   の部分領域に挿入された絶縁膜から構成されることを特
   徴とする請求項１記載の半導体装置。
7. 【請求項７】前記電子濃度制御手段として、前記ゲ−ト
   絶縁膜にその厚さが他の領域よりも厚い部分領域が備え
   られたことを特徴とする請求項１記載の半導体装置。
8. 【請求項８】前記電子濃度制御手段として、ゲ−ト電極
   にその幅が他の領域よりも細い部分領域が備えられたこ
   とを特徴とする請求項１記載の半導体装置。
9. 【請求項９】前記電子濃度制御手段として、前記半導体
   薄膜層上に絶縁膜層が形成されたことを特徴とする請求
   項１記載の半導体装置。