JP3155946B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
- H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置、特にＳＯＩ（Silicon On Insulator）基板をを用い
た半導体集積回路装置に関する。
置、特にＳＯＩ（Silicon On Insulator）基板をを用い
た半導体集積回路装置に関する。
【０００２】
【従来の技術】最近、素子の微細化技術の進歩により、
電子１個の帯電効果を利用した単一電子トランジスタ等
の単一電子素子が作製されており（例えば、IEEE Tran
s. Magnetics vol.MAG-23 pp.1142-1145 ）、大変注目
を集めている。単一電子素子は、電子１個を制御するこ
とが可能な究極の電子デバイスであり、超低消費電力と
いった優れた特徴を有する。
電子１個の帯電効果を利用した単一電子トランジスタ等
の単一電子素子が作製されており（例えば、IEEE Tran
s. Magnetics vol.MAG-23 pp.1142-1145 ）、大変注目
を集めている。単一電子素子は、電子１個を制御するこ
とが可能な究極の電子デバイスであり、超低消費電力と
いった優れた特徴を有する。
【０００３】単一電子トランジスタは微小なトンネル接
合を２個有する伝導体島を最小構成単位とし、この伝導
体島に容量的に結合された外部電位によって接合間に流
れる電流が制御される。より具体的には、伝導体島と容
量Ｃext をもって容量結合している外部電極の電位Ｖex
t が、ｅ／Ｃext 程度変化することで、電子の流れのＯ
Ｎ／ＯＦＦを制御することができる。ここで、伝導体島
からみた全ての容量の総和をＣとしたとき、単一電子素
子で得られる出力電圧変化および印加可能な電源電圧は
およそｅ／Ｃ程度である。ところが、作製可能なＣの大
きさは１０ａＦのオーダーであることから、前述の電圧
変化として高々数ｍＶ程度しか得ることができない。設
計ルールが１桁小さくなると、電圧変化は２桁大きくな
る。しかしながら、現在の微細化技術の進展を見ても、
将来にわたって出力電圧変化が１００ｍＶを超えること
は極めて難しいと考えられる。単一電子素子は、いわゆ
る単一電子トランジスタやターンスタイル素子あるいは
トンネル接合が１次元もしくは２次元に並んだものな
ど、微小なトンネル接合を有し、電子の帯電効果を利用
した素子の総体として用いる。
合を２個有する伝導体島を最小構成単位とし、この伝導
体島に容量的に結合された外部電位によって接合間に流
れる電流が制御される。より具体的には、伝導体島と容
量Ｃext をもって容量結合している外部電極の電位Ｖex
t が、ｅ／Ｃext 程度変化することで、電子の流れのＯ
Ｎ／ＯＦＦを制御することができる。ここで、伝導体島
からみた全ての容量の総和をＣとしたとき、単一電子素
子で得られる出力電圧変化および印加可能な電源電圧は
およそｅ／Ｃ程度である。ところが、作製可能なＣの大
きさは１０ａＦのオーダーであることから、前述の電圧
変化として高々数ｍＶ程度しか得ることができない。設
計ルールが１桁小さくなると、電圧変化は２桁大きくな
る。しかしながら、現在の微細化技術の進展を見ても、
将来にわたって出力電圧変化が１００ｍＶを超えること
は極めて難しいと考えられる。単一電子素子は、いわゆ
る単一電子トランジスタやターンスタイル素子あるいは
トンネル接合が１次元もしくは２次元に並んだものな
ど、微小なトンネル接合を有し、電子の帯電効果を利用
した素子の総体として用いる。
【０００４】このように、単一電子トランジスタは、超
低消費電力という優れた特徴を持つものの、扱う信号の
大きさは従来のＣＭＯＳと比べて極めて小さく、ノイズ
に対する許容度も厳しい。また、電源電圧としても数ｍ
Ｖ程度しか印加することができない。
低消費電力という優れた特徴を持つものの、扱う信号の
大きさは従来のＣＭＯＳと比べて極めて小さく、ノイズ
に対する許容度も厳しい。また、電源電圧としても数ｍ
Ｖ程度しか印加することができない。
【０００５】一方、薄膜ＳＯＩ上に作製されたＭＯＳ型
電界効果トランジスタは、サブスレッショルド特性が良
好なため、しきい値電圧を小さく設定することが可能で
ある。また、その構造上、寄生容量が小さいという特徴
がある。さらに、基板バイアス電圧によるしきい値電圧
変化が小さいため、低電源電圧での動作が安定である。
これらのことから、薄膜ＳＯＩ上に作製されたＭＯＳ型
電界効果トランジスタ（以下、ＭＯＳＦＥＴ）は、バル
クＳｉ上に作製されたＭＯＳＦＥＴより低電源電圧時に
高い駆動能力と動作安定性を持つことができ、低消費電
力・高速動作が可能な次世代のデバイス構造として期待
されている。
電界効果トランジスタは、サブスレッショルド特性が良
好なため、しきい値電圧を小さく設定することが可能で
ある。また、その構造上、寄生容量が小さいという特徴
がある。さらに、基板バイアス電圧によるしきい値電圧
変化が小さいため、低電源電圧での動作が安定である。
これらのことから、薄膜ＳＯＩ上に作製されたＭＯＳ型
電界効果トランジスタ（以下、ＭＯＳＦＥＴ）は、バル
クＳｉ上に作製されたＭＯＳＦＥＴより低電源電圧時に
高い駆動能力と動作安定性を持つことができ、低消費電
力・高速動作が可能な次世代のデバイス構造として期待
されている。
【０００６】ところが、このような薄膜ＳＯＩ上に作製
されたＭＯＳＦＥＴは、基板浮遊効果による様々な問題
を有しており、例えばラッチアップに起因するソース・
ドレイン間耐圧の劣化のため、電源電圧を大きくするこ
とができない。また、このソース・ドレイン間耐圧の劣
化は、ｎＭＯＳＦＥＴの場合に特に厳しいことが知られ
ている。
されたＭＯＳＦＥＴは、基板浮遊効果による様々な問題
を有しており、例えばラッチアップに起因するソース・
ドレイン間耐圧の劣化のため、電源電圧を大きくするこ
とができない。また、このソース・ドレイン間耐圧の劣
化は、ｎＭＯＳＦＥＴの場合に特に厳しいことが知られ
ている。
【０００７】このように、単一電子素子は数ｍＶの電源
電圧を使用し、薄膜ＳＯＩ上のＭＯＳＦＥＴは１〜２Ｖ
程度の電源電圧を使用するのに対し、現在用いられてい
るＣＭＯＳ等においては３．３Ｖの電源電圧が主流であ
る。０．１μｍの世代において、電源電圧は１Ｖになる
と推測されているが、いまだ単一電子トランジスタの電
源電圧とは大きな隔たりがある。
電圧を使用し、薄膜ＳＯＩ上のＭＯＳＦＥＴは１〜２Ｖ
程度の電源電圧を使用するのに対し、現在用いられてい
るＣＭＯＳ等においては３．３Ｖの電源電圧が主流であ
る。０．１μｍの世代において、電源電圧は１Ｖになる
と推測されているが、いまだ単一電子トランジスタの電
源電圧とは大きな隔たりがある。
【０００８】上述の如く、単一電子素子は、微細加工技
術を利用した究極のデバイスであり、超低消費電力動作
が可能である。しかしながら、扱う信号の大きさは従来
型のＣＭＯＳが扱う信号の大きさに比べると非常に小さ
く、それゆえノイズに対する許容度がＣＭＯＳに比べて
極めてきびしいという問題があった。また、単一電子ト
ランジスタは、従来型のＣＭＯＳと比べるとその電源電
圧が極めて小さいという問題があった。
術を利用した究極のデバイスであり、超低消費電力動作
が可能である。しかしながら、扱う信号の大きさは従来
型のＣＭＯＳが扱う信号の大きさに比べると非常に小さ
く、それゆえノイズに対する許容度がＣＭＯＳに比べて
極めてきびしいという問題があった。また、単一電子ト
ランジスタは、従来型のＣＭＯＳと比べるとその電源電
圧が極めて小さいという問題があった。
【０００９】一方、薄膜ＳＯＩ上に作製されたＭＯＳＦ
ＥＴは、高速・低消費電力という優れた特徴を有してい
る。しかしながら、ソース・ドレイン間耐圧が劣化する
ため、電源電圧として従来型のＣＭＯＳに比べて比較的
小さな電圧を用いなくてはならないという問題があっ
た。特に、ｎＭＯＳのソース・ドレイン間耐圧はｐＭＯ
Ｓのそれよりも劣化するという問題もあった。
ＥＴは、高速・低消費電力という優れた特徴を有してい
る。しかしながら、ソース・ドレイン間耐圧が劣化する
ため、電源電圧として従来型のＣＭＯＳに比べて比較的
小さな電圧を用いなくてはならないという問題があっ
た。特に、ｎＭＯＳのソース・ドレイン間耐圧はｐＭＯ
Ｓのそれよりも劣化するという問題もあった。
【００１０】
【発明が解決しようとする課題】本発明の目的は、単ー
電子素子等のＣＭＯＳ等に比べて電源電圧が小さなデバ
イス、別の観点から言えばノイズ・マージンや入出力信
号レベルが小さなデバイスと、従来型のＣＭＯＳ等の電
源電圧が大きなデバイス、別の観点から言えばノイズ・
マージンや入出力信号レベルが大きなデバイスとを、夫
々の特徴を生かしながら混載化することが可能な半導体
集積回路装置を提供することにある。
電子素子等のＣＭＯＳ等に比べて電源電圧が小さなデバ
イス、別の観点から言えばノイズ・マージンや入出力信
号レベルが小さなデバイスと、従来型のＣＭＯＳ等の電
源電圧が大きなデバイス、別の観点から言えばノイズ・
マージンや入出力信号レベルが大きなデバイスとを、夫
々の特徴を生かしながら混載化することが可能な半導体
集積回路装置を提供することにある。
【００１１】
【課題を解決するための手段】上記目的は次のような半
導体集積回路装置により達成される。すなわち、半導体
基板と、この半導体基板上に形成された絶縁膜と、この
絶縁膜上に形成されたシリコン層とからなるＳОＩ基板
を有する半導体集積回路装置において、 前記半導体基板
上に形成された半導体デバイスと、 前記シリコン層上に
形成され且つ伝導体島を構成する単一電子素子とを備
え、 前記伝導体島と前記半導体基板の結合容量をＣと
し、前記半導体基板上の半導体デバイスの電源電圧をＶ
としたとき、Ｃ×Ｖが素電荷ｅよりも小さくなるように
前記絶縁膜の厚さを設定したことを特徴とする。 また前
記絶縁膜及び前記シリコン層の表面は、導電性材料で覆
われていることが好ましい。
導体集積回路装置により達成される。すなわち、半導体
基板と、この半導体基板上に形成された絶縁膜と、この
絶縁膜上に形成されたシリコン層とからなるＳОＩ基板
を有する半導体集積回路装置において、 前記半導体基板
上に形成された半導体デバイスと、 前記シリコン層上に
形成され且つ伝導体島を構成する単一電子素子とを備
え、 前記伝導体島と前記半導体基板の結合容量をＣと
し、前記半導体基板上の半導体デバイスの電源電圧をＶ
としたとき、Ｃ×Ｖが素電荷ｅよりも小さくなるように
前記絶縁膜の厚さを設定したことを特徴とする。 また前
記絶縁膜及び前記シリコン層の表面は、導電性材料で覆
われていることが好ましい。
【００１２】また、前記半導体基板上の半導体デバイス
の電源電圧は、前記シリコン層上の半導体デバイスの電
源電圧より大きいことが好ましい。
の電源電圧は、前記シリコン層上の半導体デバイスの電
源電圧より大きいことが好ましい。
【００１３】さらに、前記半導体基板上の半導体デバイ
スは、前記シリコン層上の半導体デバイスの周辺に配置
されることが好ましい。
スは、前記シリコン層上の半導体デバイスの周辺に配置
されることが好ましい。
【００１４】また、前記半導体基板上に形成され、外部
電源から電源電圧の供給を受ける降圧回路、昇圧回路、
増幅回路、パルス発生回路を更に具備することが好まし
い。さらに前記絶縁膜と前記シリコン層とのそれぞれ側
面は、導電性の材料によって覆われていることが好まし
い。
電源から電源電圧の供給を受ける降圧回路、昇圧回路、
増幅回路、パルス発生回路を更に具備することが好まし
い。さらに前記絶縁膜と前記シリコン層とのそれぞれ側
面は、導電性の材料によって覆われていることが好まし
い。
【００１５】さらに前記導電性材料は接地電位に設定さ
れていることが好ましい。
れていることが好ましい。
【００１６】一方、上記目的は次のような半導体集積回
路装置によっても達成される。すなわち、半導体基板
と、この半導体基板上に形成された絶縁膜と、この絶縁
膜上に形成されたシリコン層とからなるＳＯＩ基板を有
する半導体集積回路装置において、前記半導体基板上に
形成された少なくとも１つの半導体デバイスと、前記シ
リコン層上に形成され、前記半導体基板上に形成された
少なくとも１つの単一電子素子と具備することを特徴と
する。
路装置によっても達成される。すなわち、半導体基板
と、この半導体基板上に形成された絶縁膜と、この絶縁
膜上に形成されたシリコン層とからなるＳＯＩ基板を有
する半導体集積回路装置において、前記半導体基板上に
形成された少なくとも１つの半導体デバイスと、前記シ
リコン層上に形成され、前記半導体基板上に形成された
少なくとも１つの単一電子素子と具備することを特徴と
する。
【００１７】また、前記半導体基板上の半導体デバイス
の電源電圧は、前記シリコン層上の単一電子素子の電源
電圧よりも大きいことが好ましい。
の電源電圧は、前記シリコン層上の単一電子素子の電源
電圧よりも大きいことが好ましい。
【００１８】さらに、前記シリコン層上に形成された、
少なくとも１つのＭＯＳ型電界効果トランジスタを更に
具備することが好ましい。
少なくとも１つのＭＯＳ型電界効果トランジスタを更に
具備することが好ましい。
【００１９】また、前記シリコン層上のＭＯＳ型電界効
果トランジスタの電源電圧は、前記シリコン層上の単一
電子素子の電源電圧よりも大きいことが好ましい。
果トランジスタの電源電圧は、前記シリコン層上の単一
電子素子の電源電圧よりも大きいことが好ましい。
【００２０】
【００２１】また前記半導体基板上の半導体デバイス
は、前記シリコン層上の単一電子素子を含む半導体集積
回路の周辺に配置していることが好ましい。
は、前記シリコン層上の単一電子素子を含む半導体集積
回路の周辺に配置していることが好ましい。
【００２２】さらに前記半導体基板上の半導体デバイス
は、前記シリコン層上のＭＯＳ型電界効果トランジスタ
を含む半導体集積回路の周辺に配置していることが好ま
しい。
は、前記シリコン層上のＭＯＳ型電界効果トランジスタ
を含む半導体集積回路の周辺に配置していることが好ま
しい。
【００２３】また、前記半導体基板上の半導体デバイス
と前記シリコン層上の単一電子素子とは、前記シリコン
層上のＭＯＳ型電界効果トランジスタを介して相互に接
続していることが好ましい。
と前記シリコン層上の単一電子素子とは、前記シリコン
層上のＭＯＳ型電界効果トランジスタを介して相互に接
続していることが好ましい。
【００２４】さらに前記半導体基板上に形成され、外部
電源から電源電圧の供給を受ける降圧回路、昇圧回路、
増幅回路、パルス発生回路を更に具備することが好まし
い。また前記絶縁膜とシリコン層との側面それぞれが導
電性の材料によって覆われていることが好ましい。
電源から電源電圧の供給を受ける降圧回路、昇圧回路、
増幅回路、パルス発生回路を更に具備することが好まし
い。また前記絶縁膜とシリコン層との側面それぞれが導
電性の材料によって覆われていることが好ましい。
【００２５】
【００２６】さらに前記導電性材料は接地電位に設定さ
れていることが好ましい。
れていることが好ましい。
【００２７】また前記シリコン層上の単一電子素子の電
源電圧は、前記半導体基板上の半導体デバイスの電源電
圧の１／１００未満であることが好ましい。
源電圧は、前記半導体基板上の半導体デバイスの電源電
圧の１／１００未満であることが好ましい。
【００２８】上記において、単一電子素子は、いわゆる
単一電子トランジスタやターンスタイル素子あるいはト
ンネル接合が１次元もしくは２次元に並んだものなど、
微小なトンネル接合を有し、電子の帯電効果を利用した
素子の総体として用いる。
単一電子トランジスタやターンスタイル素子あるいはト
ンネル接合が１次元もしくは２次元に並んだものなど、
微小なトンネル接合を有し、電子の帯電効果を利用した
素子の総体として用いる。
【００２９】前記半導体集積回路装置によれば、半導体
基板上に形成された半導体デバイスとシリコン層上に形
成された単一電子素子とを電気的に完全に分離すること
ができる。したがって、ＣＭＯＳ等に比べて電源電圧が
小さい単一電子素子（ノイズ・マージンや入出力信号レ
ベルが小さなデバイス）と、従来型のＣＭＯＳなどの電
源電圧が大きい半導体デバイス(ノイズ・マージンや入
出力信号レベルが大きなデバイス)とを、それぞれの特
徴を生かしながら同一の基板上に混載化することが可能
となる。しかも、従来型の半導体デバイスが形成される
半導体基板と、単一電子素子が搭載されたシリコン層と
を隔てる絶縁膜の厚さは、伝導体島と半導体基板の結合
容量をＣとし、半導体基板上の半導体デバイスの電源電
圧をＶとしたとき、Ｃ×Ｖが素電荷ｅよりも小さくなる
ように設定しているので、単一電子素子についてはビッ
ト・エラーをより完全に低減することが可能となる。 よ
って、本発明によれば、シリコン層上の単一電子素子に
対しては従来型のＣＭＯＳよりも低い電源電圧を用いて
その特徴を最大限に生かした回路ブロック等を形成する
一方、半導体基板上のＣＭＯＳ等の半導体デバイスには
ＣＭＯＳ等に最適な電源電圧を別途設定した上で、単一
電子素子及び半導体デバイス双方が高い信頼性の下で動
作するものとなる。
基板上に形成された半導体デバイスとシリコン層上に形
成された単一電子素子とを電気的に完全に分離すること
ができる。したがって、ＣＭＯＳ等に比べて電源電圧が
小さい単一電子素子（ノイズ・マージンや入出力信号レ
ベルが小さなデバイス）と、従来型のＣＭＯＳなどの電
源電圧が大きい半導体デバイス(ノイズ・マージンや入
出力信号レベルが大きなデバイス)とを、それぞれの特
徴を生かしながら同一の基板上に混載化することが可能
となる。しかも、従来型の半導体デバイスが形成される
半導体基板と、単一電子素子が搭載されたシリコン層と
を隔てる絶縁膜の厚さは、伝導体島と半導体基板の結合
容量をＣとし、半導体基板上の半導体デバイスの電源電
圧をＶとしたとき、Ｃ×Ｖが素電荷ｅよりも小さくなる
ように設定しているので、単一電子素子についてはビッ
ト・エラーをより完全に低減することが可能となる。 よ
って、本発明によれば、シリコン層上の単一電子素子に
対しては従来型のＣＭＯＳよりも低い電源電圧を用いて
その特徴を最大限に生かした回路ブロック等を形成する
一方、半導体基板上のＣＭＯＳ等の半導体デバイスには
ＣＭＯＳ等に最適な電源電圧を別途設定した上で、単一
電子素子及び半導体デバイス双方が高い信頼性の下で動
作するものとなる。
【００３０】このような前記半導体集積回路は、以下の
ようにして形成される。
ようにして形成される。
【００３１】まず、半導体基板、この半導体基板上に形
成された絶縁膜及びこの絶縁膜上に形成されたシリコン
層とからなるＳＯＩ基板の第１の領域をマスクし、第１
の領域以外の第２の領域に形成されているシリコン層及
び絶縁膜を除去する。そして、第２の領域の半導体基板
を部分的に酸化して第２の領域のみにＬＯＣＯＳ素子分
離領域あるいはＳＴＩ素子分離領域を形成する。その
後、第１の領域に素子分離領域を形成するが、この素子
分離は、第１の領域のシリコン層を部分的に酸化してＬ
ＯＣＯＳ素子分離とするか、或いは第１の領域のシリコ
ン層を部分的に除去してメサ型素子分離とするか、ある
いはメサ型素子分離の後、絶縁膜を堆積し、ＣＭＰを施
すＳＴＩ素子分離とする。しかる後、第１の領域及び第
２の領域に半導体デバイスを形成する。
成された絶縁膜及びこの絶縁膜上に形成されたシリコン
層とからなるＳＯＩ基板の第１の領域をマスクし、第１
の領域以外の第２の領域に形成されているシリコン層及
び絶縁膜を除去する。そして、第２の領域の半導体基板
を部分的に酸化して第２の領域のみにＬＯＣＯＳ素子分
離領域あるいはＳＴＩ素子分離領域を形成する。その
後、第１の領域に素子分離領域を形成するが、この素子
分離は、第１の領域のシリコン層を部分的に酸化してＬ
ＯＣＯＳ素子分離とするか、或いは第１の領域のシリコ
ン層を部分的に除去してメサ型素子分離とするか、ある
いはメサ型素子分離の後、絶縁膜を堆積し、ＣＭＰを施
すＳＴＩ素子分離とする。しかる後、第１の領域及び第
２の領域に半導体デバイスを形成する。
【００３２】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。
参照して説明する。
【００３３】本発明は、半導体基板と、この半導体基板
上に形成された絶縁膜と、この絶縁膜上に形成されたシ
リコン層とからなるＳＯＩ基板を有する半導体集積回路
装置に向けられている。本発明の特徴は、この半導体基
板上に一の半導体デバイスが形成され、また前記シリコ
ン層上に他の半導体デバイスが形成されるが、前記シリ
コン層上に形成される半導体デバイスは、前記半導体基
板上に形成された半導体デバイスの電源電圧と異なる電
源電圧で動作するものである。
上に形成された絶縁膜と、この絶縁膜上に形成されたシ
リコン層とからなるＳＯＩ基板を有する半導体集積回路
装置に向けられている。本発明の特徴は、この半導体基
板上に一の半導体デバイスが形成され、また前記シリコ
ン層上に他の半導体デバイスが形成されるが、前記シリ
コン層上に形成される半導体デバイスは、前記半導体基
板上に形成された半導体デバイスの電源電圧と異なる電
源電圧で動作するものである。
【００３４】上述した本発明の特徴の下で、本発明に係
る半導体集積回路の好適な実施形態を図１を参照して説
明する。即ち、本実施形態の集積回路装置は、外部の電
圧変動や温度変化に対して極めて敏感である単一電子素
子を有しながら、容量が数ｐＦ以上の大きな外部バスを
数Ｖレベルで駆動することが可能である。
る半導体集積回路の好適な実施形態を図１を参照して説
明する。即ち、本実施形態の集積回路装置は、外部の電
圧変動や温度変化に対して極めて敏感である単一電子素
子を有しながら、容量が数ｐＦ以上の大きな外部バスを
数Ｖレベルで駆動することが可能である。
【００３５】図１に示すように、本実施形態の半導体集
積回路では、外部バス１５０を駆動するためのバッファ
回路、外部電位を半導体装置に最適な電源電圧とするた
めの降圧回路、半導体装置の出力を外部電位で高めるた
めの昇圧回路、ノイズを多く発生するクロック回路、及
び／又はパルス回路の如き回路１３０''を構成する半導
体デバイス１３０（１３０´）を、半導体基板１００上
に形成している。この半導体デバイス１３０´は、ＭＯ
Ｓ型電界効果トランジスタ１３０ａ，バイポーラトラン
ジスタ１３０ｂ等よりなる。また、単一電子素子１４０
ａや薄膜ＳＯＩ−ＭＯＳＦＥＴ１４０ｂを含む超低消費
電力及び高機能の機能ブロックを構成する半導体デバイ
ス１４０（１４０´）を、シリコン層１２０上に形成し
ている。尚、半導体基板１００上に形成している半導体
デバイス１３０は、低出力、小振幅、低消費電力の半導
体デバイス１３０´である。また、シリコン層１２０上
に形成している半導体デバイス１４０は、大出力、大振
幅、大消費電力の半導体デバイス１４０´である。
積回路では、外部バス１５０を駆動するためのバッファ
回路、外部電位を半導体装置に最適な電源電圧とするた
めの降圧回路、半導体装置の出力を外部電位で高めるた
めの昇圧回路、ノイズを多く発生するクロック回路、及
び／又はパルス回路の如き回路１３０''を構成する半導
体デバイス１３０（１３０´）を、半導体基板１００上
に形成している。この半導体デバイス１３０´は、ＭＯ
Ｓ型電界効果トランジスタ１３０ａ，バイポーラトラン
ジスタ１３０ｂ等よりなる。また、単一電子素子１４０
ａや薄膜ＳＯＩ−ＭＯＳＦＥＴ１４０ｂを含む超低消費
電力及び高機能の機能ブロックを構成する半導体デバイ
ス１４０（１４０´）を、シリコン層１２０上に形成し
ている。尚、半導体基板１００上に形成している半導体
デバイス１３０は、低出力、小振幅、低消費電力の半導
体デバイス１３０´である。また、シリコン層１２０上
に形成している半導体デバイス１４０は、大出力、大振
幅、大消費電力の半導体デバイス１４０´である。
【００３６】このような構成をとることで、外部バス１
５０を数ボルトのレベルで駆動し、半導体基板１００の
電位が変動しても、単一電子素子１４０ａの伝導体島と
半導体基板１００の結合容量が絶縁膜１１０の存在によ
り極めて小さくなるため、半導体デバイス１４０（１４
０´）の単一電子素子１４０ａがビット・エラーを起こ
すことがなくなる。
５０を数ボルトのレベルで駆動し、半導体基板１００の
電位が変動しても、単一電子素子１４０ａの伝導体島と
半導体基板１００の結合容量が絶縁膜１１０の存在によ
り極めて小さくなるため、半導体デバイス１４０（１４
０´）の単一電子素子１４０ａがビット・エラーを起こ
すことがなくなる。
【００３７】また、外部バス１５０を駆動することによ
る電力消費で半導体基板１００の温度が上昇しても、半
導体デバイス１４０（１４０´）の単一電子素子１４０
ａはやはり半導体基板１００上の絶縁膜１１０により半
導体基板１００と熱分離されているため、温度上昇が著
しく抑えられ、ビット・エラーを起こすことがなくな
る。
る電力消費で半導体基板１００の温度が上昇しても、半
導体デバイス１４０（１４０´）の単一電子素子１４０
ａはやはり半導体基板１００上の絶縁膜１１０により半
導体基板１００と熱分離されているため、温度上昇が著
しく抑えられ、ビット・エラーを起こすことがなくな
る。
【００３８】この時、半導体基板１００上の半導体デバ
イス１３０の方が、シリコン層１２０上の半導体デバイ
ス１４０よりも熱容量が十分に大きいため、シリコン層
１２０上の半導体デバイス１４０の電源電圧を、半導体
基板１００上の半導体デバイス１３０の電源電圧よりも
小さくし、消費電力を抑えることが望ましい。これは、
シリコン層１２０上の半導体デバイス１４０が、１Ｖ程
度以下の電源電圧で高機能性を発揮するが、外部電源電
圧は従来から使用されている３．３Ｖや１．５Ｖがこれ
からも使用されていくであろうことを考えると、その有
利性はより明らかである。
イス１３０の方が、シリコン層１２０上の半導体デバイ
ス１４０よりも熱容量が十分に大きいため、シリコン層
１２０上の半導体デバイス１４０の電源電圧を、半導体
基板１００上の半導体デバイス１３０の電源電圧よりも
小さくし、消費電力を抑えることが望ましい。これは、
シリコン層１２０上の半導体デバイス１４０が、１Ｖ程
度以下の電源電圧で高機能性を発揮するが、外部電源電
圧は従来から使用されている３．３Ｖや１．５Ｖがこれ
からも使用されていくであろうことを考えると、その有
利性はより明らかである。
【００３９】また、半導体デバイス１４０の単一電子素
子１４０ａのビット・エラーをより完全に抑えるために
は、単一電子素子１４０ａの伝導体島と、半導体基板１
００の結合容量Ｃext と、半導体基板１００の最大電圧
変化Ｖext との積が、素電荷よりも充分に小さくなるだ
け、絶縁膜１１０厚さを厚くすることが望ましい。
子１４０ａのビット・エラーをより完全に抑えるために
は、単一電子素子１４０ａの伝導体島と、半導体基板１
００の結合容量Ｃext と、半導体基板１００の最大電圧
変化Ｖext との積が、素電荷よりも充分に小さくなるだ
け、絶縁膜１１０厚さを厚くすることが望ましい。
【００４０】なお、ここでいう単一電子素子１４０ａ
は、いわゆる単一電子トランジスタやターンスタイル素
子、あるいはトンネル接合が１次元乃至２次元にアレイ
状にならんだものなど、微小なトンネル接合を有し電子
の帯電効果を利用した素子であればどのようなものでも
かまわないことはもちろんである。
は、いわゆる単一電子トランジスタやターンスタイル素
子、あるいはトンネル接合が１次元乃至２次元にアレイ
状にならんだものなど、微小なトンネル接合を有し電子
の帯電効果を利用した素子であればどのようなものでも
かまわないことはもちろんである。
【００４１】同じく図１を参照して本発明に係る別の実
施形態の半導体集積回路装置を説明する。本実施形態の
半導体集積回路装置は、先に述べた半導体集積回路より
も動作速度を向上し得、また低消費電力性を向上するこ
とができる。
施形態の半導体集積回路装置を説明する。本実施形態の
半導体集積回路装置は、先に述べた半導体集積回路より
も動作速度を向上し得、また低消費電力性を向上するこ
とができる。
【００４２】別の実施形態の半導体集積回路装置は、シ
リコン層１２０上に、単一電子素子１４０ａ及びＭＯＳ
型電界効果トランジスタ１４０ｂを形成し、半導体基板
１００上に半導体デバイス１３０を形成している。
リコン層１２０上に、単一電子素子１４０ａ及びＭＯＳ
型電界効果トランジスタ１４０ｂを形成し、半導体基板
１００上に半導体デバイス１３０を形成している。
【００４３】薄膜シリコン層をチャネル部として有する
ＭＯＳ型電界効果トランジスタ１４０ｂは、半導体基板
１００上のＭＯＳ型電界効果トランジスタ１３０ａに比
べて、接合容量や配線容量を小さくでき、またSub-thre
shold 特性が改善されることから、しきい値電圧をより
低く設定することが可能で、同じ電源電圧を使用したと
きにはより駆動力が高く、高速な集積回路を構成するこ
とが可能となる。
ＭＯＳ型電界効果トランジスタ１４０ｂは、半導体基板
１００上のＭＯＳ型電界効果トランジスタ１３０ａに比
べて、接合容量や配線容量を小さくでき、またSub-thre
shold 特性が改善されることから、しきい値電圧をより
低く設定することが可能で、同じ電源電圧を使用したと
きにはより駆動力が高く、高速な集積回路を構成するこ
とが可能となる。
【００４４】従って、外部バス１５０を駆動したり、外
部電源を降圧したり、クロック信号を発生したりする回
路１３０''を、半導体基板１００上に形成し、また、シ
リコン層１２０上には、その他の高速ロジック等の回路
をＭＯＳ型電界効果トランジスタ１４０ｂで形成し且つ
比較的低速でもよい機能の回路あるいは低消費電力が強
く望まれる回路等を単一電子素子１４０ａで形成するこ
とにより、最も高いパフォーマンスを発揮する半導体集
積回路を提供できる。
部電源を降圧したり、クロック信号を発生したりする回
路１３０''を、半導体基板１００上に形成し、また、シ
リコン層１２０上には、その他の高速ロジック等の回路
をＭＯＳ型電界効果トランジスタ１４０ｂで形成し且つ
比較的低速でもよい機能の回路あるいは低消費電力が強
く望まれる回路等を単一電子素子１４０ａで形成するこ
とにより、最も高いパフォーマンスを発揮する半導体集
積回路を提供できる。
【００４５】この場合、単一電子素子１４０ａの超低消
費電力性を最大限に生かすために、単一電子素子１４０
ａの電源電圧を最も小さく設定すると共に、シリコン層
１２０上のＭＯＳ型電界効果トランジスタ１４０ｂ、半
導体基板１００上の半導体デバイス１３０の順番で電源
電圧を大きくしていくことが望ましい。
費電力性を最大限に生かすために、単一電子素子１４０
ａの電源電圧を最も小さく設定すると共に、シリコン層
１２０上のＭＯＳ型電界効果トランジスタ１４０ｂ、半
導体基板１００上の半導体デバイス１３０の順番で電源
電圧を大きくしていくことが望ましい。
【００４６】このような構成をとることで単一電子素子
１４０ａと、最も電圧変化の大きな半導体基板１００上
の半導体デバイス１３０とは、半導体基板１００上の絶
縁膜１１０を通して容量接合される。また、シリコン層
１２０上のＭＯＳ型電界効果トランジスタ１４０ｂと単
一電子素子１４０ａとの結合容量は、半導体基板１００
上の半導体デバイス１３０との結合容量に比べて大きい
ものの、シリコン層１２０上のＭＯＳ型電界効果トラン
ジスタ１４０ｂの電源電圧は、半導体基板１００上に比
べて１／２〜１／５程度に設定可能であるため、容量に
対する制限は同程度に緩くすることが可能である。従っ
て、前述したように、単一電子素子１４０ａ，ＭＯＳ型
電界効果トランジスタ１４０ｂ、半導体デバイス１３０
の電源電圧を、前述と同様に設定することで、消費電力
性、高速性、信頼性の点でさらによいパフォーマンスを
発揮することが可能となる。
１４０ａと、最も電圧変化の大きな半導体基板１００上
の半導体デバイス１３０とは、半導体基板１００上の絶
縁膜１１０を通して容量接合される。また、シリコン層
１２０上のＭＯＳ型電界効果トランジスタ１４０ｂと単
一電子素子１４０ａとの結合容量は、半導体基板１００
上の半導体デバイス１３０との結合容量に比べて大きい
ものの、シリコン層１２０上のＭＯＳ型電界効果トラン
ジスタ１４０ｂの電源電圧は、半導体基板１００上に比
べて１／２〜１／５程度に設定可能であるため、容量に
対する制限は同程度に緩くすることが可能である。従っ
て、前述したように、単一電子素子１４０ａ，ＭＯＳ型
電界効果トランジスタ１４０ｂ、半導体デバイス１３０
の電源電圧を、前述と同様に設定することで、消費電力
性、高速性、信頼性の点でさらによいパフォーマンスを
発揮することが可能となる。
【００４７】また、単一電子素子１４０ａは出力インピ
ーダンスが高いので、ＭＯＳ型電界効果トランジスタ１
４０ｂのように入力インピーダンスが高い素子で受ける
ことが望ましい。さらに、単一電子素子１４０ａは一般
的には駆動力が低く、出力ノードの容量が大きいと、ス
ピードが著しく遅くなるという問題があるため、半導体
基板１００上のＭＯＳ型電界効果トランジスタ１３０ａ
と接続するよりも、シリコン層１２０上のＭＯＳ型電界
効果トランジスタ１４０ｂと接続するほうが、全体の容
量を減らせるためには好ましい。これは、シリコン層１
２０上のＭＯＳ型電界効果トランジスタ１４０ｂがより
低電圧で高駆動力を発揮することができるという点から
も好ましい。
ーダンスが高いので、ＭＯＳ型電界効果トランジスタ１
４０ｂのように入力インピーダンスが高い素子で受ける
ことが望ましい。さらに、単一電子素子１４０ａは一般
的には駆動力が低く、出力ノードの容量が大きいと、ス
ピードが著しく遅くなるという問題があるため、半導体
基板１００上のＭＯＳ型電界効果トランジスタ１３０ａ
と接続するよりも、シリコン層１２０上のＭＯＳ型電界
効果トランジスタ１４０ｂと接続するほうが、全体の容
量を減らせるためには好ましい。これは、シリコン層１
２０上のＭＯＳ型電界効果トランジスタ１４０ｂがより
低電圧で高駆動力を発揮することができるという点から
も好ましい。
【００４８】次に、ＳＯＩ基板を用いた半導体集積回路
装置における、半導体基板１００上に形成される半導体
デバイス１３０と、シリコン層１２０上に形成される半
導体デバイス１４０との配置の各種形態を説明する。
装置における、半導体基板１００上に形成される半導体
デバイス１３０と、シリコン層１２０上に形成される半
導体デバイス１４０との配置の各種形態を説明する。
【００４９】図２に示す実施形態は、ＳＯＩ基板を用い
た半導体集積回路装置２００の半導体基板上に半導体デ
バイス１３０が形成され、半導体基板上に形成された絶
縁膜上に形成されたシリコン層に半導体デバイス１４０
が形成された例である。
た半導体集積回路装置２００の半導体基板上に半導体デ
バイス１３０が形成され、半導体基板上に形成された絶
縁膜上に形成されたシリコン層に半導体デバイス１４０
が形成された例である。
【００５０】図３に示す実施形態は、ＳＯＩ基板を用い
た半導体集積回路装置２１０の半導体基板上にＭＯＳＦ
ＥＴ、バイポーラトランジスタの如き半導体デバイス１
３０が形成され、半導体基板上に形成された絶縁膜上に
形成されたシリコン層の中心部に単一電子素子１４０ａ
が形成され、該単一電子素子１４０ａの外周部にＭＯＳ
ＦＥＴ１４０ｂが形成された例である。
た半導体集積回路装置２１０の半導体基板上にＭＯＳＦ
ＥＴ、バイポーラトランジスタの如き半導体デバイス１
３０が形成され、半導体基板上に形成された絶縁膜上に
形成されたシリコン層の中心部に単一電子素子１４０ａ
が形成され、該単一電子素子１４０ａの外周部にＭＯＳ
ＦＥＴ１４０ｂが形成された例である。
【００５１】図４に示す実施形態は、図２に示す半導体
集積回路装置２００と同様のデバイス２００ａ〜２００
１を含む、ＳＯＩ基板を用いた半導体集積回路装置２２
０である。なお、シリコン１２０層上の単一電子素子１
４０と容量的に結合するすべての配線１７０は、その配
線１７０における最大の電圧変化が大きければ大きいほ
ど結合容量が小さくなるように、できるだけ単一電子素
子１４０ａから遠くに配置されていることが望ましい。
従って、大きな電源ラインや、大きな電源電圧を使用す
る半導体基板１００上の半導体デバイス１３０をつなぐ
配線１７０ａは、シリコン層１２０の上を通らない方が
望ましい。
集積回路装置２００と同様のデバイス２００ａ〜２００
１を含む、ＳＯＩ基板を用いた半導体集積回路装置２２
０である。なお、シリコン１２０層上の単一電子素子１
４０と容量的に結合するすべての配線１７０は、その配
線１７０における最大の電圧変化が大きければ大きいほ
ど結合容量が小さくなるように、できるだけ単一電子素
子１４０ａから遠くに配置されていることが望ましい。
従って、大きな電源ラインや、大きな電源電圧を使用す
る半導体基板１００上の半導体デバイス１３０をつなぐ
配線１７０ａは、シリコン層１２０の上を通らない方が
望ましい。
【００５２】すなわち、半導体基板１００上の半導体デ
バイス１３０は、シリコン層１２０上に形成された半導
体デバイス１４０の周りに配置している。
バイス１３０は、シリコン層１２０上に形成された半導
体デバイス１４０の周りに配置している。
【００５３】次に、本発明の別の好適実施形態を説明す
る。図５は、本発明に係る半導体集積回路装置の構成例
を概念的に示したブロック図である。半導体デバイスが
形成されるＳＯＩ基板９は、第１の領域１と第２の領域
２とに大別される。第１の領域１には、主として超高
速、超低消費電力或いは低電源電圧の半導体デバイスが
形成され、主としてロジックやメモリ等の高機能回路ブ
ロックが構成されている。この第１の領域１に形成され
る半導体デバイスとしては、単一電子トランジスタ３や
ＭＯＳＦＥＴ４があり、これらはシリコン基板上に埋込
み絶縁膜を介して形成された表面シリコン層上に形成さ
れている。単一電子トランジスタ３には例えば数ｍＶの
電源電圧が供給され、ＭＯＳＦＥＴ４には例えば１Ｖの
電源電圧が供給される。なお、単一電子トランジスタ３
及びＭＯＳＦＥＴ４の両方を必ずしも設ける必要はな
く、いずれか一方のみ設けるようにしてもよい。また、
単一電子トランジスタ及びＭＯＳＦＥＴ以外の半導体デ
バイスを設けてもよい。
る。図５は、本発明に係る半導体集積回路装置の構成例
を概念的に示したブロック図である。半導体デバイスが
形成されるＳＯＩ基板９は、第１の領域１と第２の領域
２とに大別される。第１の領域１には、主として超高
速、超低消費電力或いは低電源電圧の半導体デバイスが
形成され、主としてロジックやメモリ等の高機能回路ブ
ロックが構成されている。この第１の領域１に形成され
る半導体デバイスとしては、単一電子トランジスタ３や
ＭＯＳＦＥＴ４があり、これらはシリコン基板上に埋込
み絶縁膜を介して形成された表面シリコン層上に形成さ
れている。単一電子トランジスタ３には例えば数ｍＶの
電源電圧が供給され、ＭＯＳＦＥＴ４には例えば１Ｖの
電源電圧が供給される。なお、単一電子トランジスタ３
及びＭＯＳＦＥＴ４の両方を必ずしも設ける必要はな
く、いずれか一方のみ設けるようにしてもよい。また、
単一電子トランジスタ及びＭＯＳＦＥＴ以外の半導体デ
バイスを設けてもよい。
【００５４】第２の領域２には、主として大出力の半導
体デバイスが形成され、主として外部回路６との間のイ
ンターフェース回路ブロック（入力回路、出力回路或い
は入出力回路）が構成されている。この第２の領域２に
形成される半導体デバイスとしてはＭＯＳＦＥＴ５があ
り、これはバルクＳｉ基板上に直接形成されている。Ｍ
ＯＳＦＥＴ５には、例えば３．３Ｖの電源電圧が供給さ
れる。なお、ＭＯＳＦＥＴ以外の半導体デバイスを設け
てもよい。
体デバイスが形成され、主として外部回路６との間のイ
ンターフェース回路ブロック（入力回路、出力回路或い
は入出力回路）が構成されている。この第２の領域２に
形成される半導体デバイスとしてはＭＯＳＦＥＴ５があ
り、これはバルクＳｉ基板上に直接形成されている。Ｍ
ＯＳＦＥＴ５には、例えば３．３Ｖの電源電圧が供給さ
れる。なお、ＭＯＳＦＥＴ以外の半導体デバイスを設け
てもよい。
【００５５】第１の領域１と第２の領域２とは相互に接
続されており、外部回路６から入力される信号は第２の
領域２に設けたインターフェース回路でレベル変換され
た後第１の領域１に送られ、また、第１の領域１からの
信号は第２の領域２に設けたインターフェース回路でレ
ベル変換された後外部回路６に出力される。
続されており、外部回路６から入力される信号は第２の
領域２に設けたインターフェース回路でレベル変換され
た後第１の領域１に送られ、また、第１の領域１からの
信号は第２の領域２に設けたインターフェース回路でレ
ベル変換された後外部回路６に出力される。
【００５６】つぎに、本発明に係る半導体集積回路装置
の具体的な構成例を図６及び図７を参照して説明する。
本構成例は、表面シリコン層上のＭＯＳＦＥＴによって
構成されるＣＭＯＳインバータと、バルクＳｉ基板上の
従来型のＣＭＯＳインバータとを同一のＳＯＩ基板上に
混載化した例である。
の具体的な構成例を図６及び図７を参照して説明する。
本構成例は、表面シリコン層上のＭＯＳＦＥＴによって
構成されるＣＭＯＳインバータと、バルクＳｉ基板上の
従来型のＣＭＯＳインバータとを同一のＳＯＩ基板上に
混載化した例である。
【００５７】図６は、半導体集積回路の構造を示す断面
図である。バルクＳｉ基板１１上に、ＳｉＯ2 等の埋め
込み絶縁膜１２が形成されている。ｎＭＯＳＦＥＴ３１
ａ及びｐＭＯＳＦＥＴ３１ｂの活性層となるノンドープ
シリコン層１３ａと、ｎＭＯＳＦＥＴ３１ａのソース・
ドレイン拡散層となるｎ+ シリコン層１３ｂと、ｐＭＯ
ＳＦＥＴ３１ｂのソース・ドレイン拡散層となるｐ+ シ
リコン層１３ｃとは、埋め込み絶縁膜１２上の単結晶シ
リコンからなる表面シリコン層に形成されている。
図である。バルクＳｉ基板１１上に、ＳｉＯ2 等の埋め
込み絶縁膜１２が形成されている。ｎＭＯＳＦＥＴ３１
ａ及びｐＭＯＳＦＥＴ３１ｂの活性層となるノンドープ
シリコン層１３ａと、ｎＭＯＳＦＥＴ３１ａのソース・
ドレイン拡散層となるｎ+ シリコン層１３ｂと、ｐＭＯ
ＳＦＥＴ３１ｂのソース・ドレイン拡散層となるｐ+ シ
リコン層１３ｃとは、埋め込み絶縁膜１２上の単結晶シ
リコンからなる表面シリコン層に形成されている。
【００５８】ｎＭＯＳＦＥＴ３１ａ及びｐＭＯＳＦＥＴ
３１ｂのゲート絶縁膜１４上に、ポリシリコン等のゲー
ト電極１５が形成されている。Ａｌ等の配線層１７は、
ＴＥＯＳ等の層間絶縁膜１６に形成された開口部を介
し、ｎ+ シリコン層１３ｂとｐ+ シリコン層１３ｃとゲ
ート電極１５とにコンタクトするように形成されてい
る。
３１ｂのゲート絶縁膜１４上に、ポリシリコン等のゲー
ト電極１５が形成されている。Ａｌ等の配線層１７は、
ＴＥＯＳ等の層間絶縁膜１６に形成された開口部を介
し、ｎ+ シリコン層１３ｂとｐ+ シリコン層１３ｃとゲ
ート電極１５とにコンタクトするように形成されてい
る。
【００５９】このように、第１の領域３１には、バルク
Ｓｉ基板１１上に埋め込み絶縁膜１２を介して形成され
た表面シリコン層上に、メサ型素子分離によって分離さ
れたｎＭＯＳＦＥＴ３１ａ及びｐＭＯＳＦＥＴ３１ｂが
形成されている。
Ｓｉ基板１１上に埋め込み絶縁膜１２を介して形成され
た表面シリコン層上に、メサ型素子分離によって分離さ
れたｎＭＯＳＦＥＴ３１ａ及びｐＭＯＳＦＥＴ３１ｂが
形成されている。
【００６０】ｐウエル１８ａにはｎＭＯＳＦＥＴ３２ａ
が形成され、ｎウエル１８ｂにはｐＭＯＳＦＥＴ３２ｂ
が形成されている。ｎ+ 拡散層１９ａはｎＭＯＳＦＥＴ
３２ａのソース・ドレイン拡散層としてに形成され、ｐ
+ 拡散層１９ｂはｐＭＯＳＦＥＴ３２ｂのソース・ドレ
イン拡散層として形成される。
が形成され、ｎウエル１８ｂにはｐＭＯＳＦＥＴ３２ｂ
が形成されている。ｎ+ 拡散層１９ａはｎＭＯＳＦＥＴ
３２ａのソース・ドレイン拡散層としてに形成され、ｐ
+ 拡散層１９ｂはｐＭＯＳＦＥＴ３２ｂのソース・ドレ
イン拡散層として形成される。
【００６１】ｎＭＯＳＦＥＴ３２ａ及びｐＭＯＳＦＥＴ
３２ｂのゲート絶縁膜２０上に、ポリシリコン等のゲー
ト電極２１が形成される。
３２ｂのゲート絶縁膜２０上に、ポリシリコン等のゲー
ト電極２１が形成される。
【００６２】Ａｌ等の配線層２２は、層間絶縁膜１６に
形成された開口部を介してｎ+ 拡散層１９ａ、ｐ+ 拡散
層１９ｂ及びゲート電極２１とコンタクトするように形
成されている。ｎＭＯＳＦＥＴ３２ａとｐＭＯＳＦＥＴ
３２ｂとは、ＬＯＣＯＳ素子分離２３によって分離され
ている。
形成された開口部を介してｎ+ 拡散層１９ａ、ｐ+ 拡散
層１９ｂ及びゲート電極２１とコンタクトするように形
成されている。ｎＭＯＳＦＥＴ３２ａとｐＭＯＳＦＥＴ
３２ｂとは、ＬＯＣＯＳ素子分離２３によって分離され
ている。
【００６３】このように、第２の領域３２には、バルク
Ｓｉ基板１１上にｎＭＯＳＦＥＴ３２ａ及びｐＭＯＳＦ
ＥＴ３２ｂが形成されてており、これらにより従来型の
ＣＭＯＳが構成されている。
Ｓｉ基板１１上にｎＭＯＳＦＥＴ３２ａ及びｐＭＯＳＦ
ＥＴ３２ｂが形成されてており、これらにより従来型の
ＣＭＯＳが構成されている。
【００６４】図７は、図６に示した構造によって得られ
る半導体集積回路の回路構成例を示した図である。第１
の領域３１（第１の回路ブロック）には、図６に示した
ｎＭＯＳＦＥＴ３１ａ及びｐＭＯＳＦＥＴ３１ｂによっ
て２個のＣＭＯＳインバータが形成されている。そし
て、このＣＭＯＳインバータの基準電位部４０と電源部
４１との間には、例えば１Ｖの電源電圧が供給されてい
る。
る半導体集積回路の回路構成例を示した図である。第１
の領域３１（第１の回路ブロック）には、図６に示した
ｎＭＯＳＦＥＴ３１ａ及びｐＭＯＳＦＥＴ３１ｂによっ
て２個のＣＭＯＳインバータが形成されている。そし
て、このＣＭＯＳインバータの基準電位部４０と電源部
４１との間には、例えば１Ｖの電源電圧が供給されてい
る。
【００６５】第２の領域３２（第２の回路ブロック）に
は、図６に示したｎＭＯＳＦＥＴ３２ａ及びｐＭＯＳＦ
ＥＴ３２ｂによって２個のＣＭＯＳインバータが形成さ
れている。そして、このＣＭＯＳインバータの基準電位
部４０と電源部４２との間には、例えば３．３Ｖの電源
電圧が供給されている。
は、図６に示したｎＭＯＳＦＥＴ３２ａ及びｐＭＯＳＦ
ＥＴ３２ｂによって２個のＣＭＯＳインバータが形成さ
れている。そして、このＣＭＯＳインバータの基準電位
部４０と電源部４２との間には、例えば３．３Ｖの電源
電圧が供給されている。
【００６６】このようにして得られる半導体集積回路
は、第１の領域３１（第１の回路ブロック）では超低消
費電力かつ高速な増幅段が構成されており、第２の領域
３２（第２の回路ブロック）によって大きな出力を得る
ことができる。
は、第１の領域３１（第１の回路ブロック）では超低消
費電力かつ高速な増幅段が構成されており、第２の領域
３２（第２の回路ブロック）によって大きな出力を得る
ことができる。
【００６７】なお、図７の例では、第１の領域３１（第
１の回路ブロック）に形成されたＣＭＯＳインバータと
第２の領域３２（第２の回路ブロック）に形成されたＣ
ＭＯＳインバータとを直接接続しているが、一般的に
は、両インバータ間のレベル調整を行うために、第２の
領域３２にレベルシフタを形成し、このレベルシフタを
介して両インバータが接続される。
１の回路ブロック）に形成されたＣＭＯＳインバータと
第２の領域３２（第２の回路ブロック）に形成されたＣ
ＭＯＳインバータとを直接接続しているが、一般的に
は、両インバータ間のレベル調整を行うために、第２の
領域３２にレベルシフタを形成し、このレベルシフタを
介して両インバータが接続される。
【００６８】また、図７の例では、第１の領域３１（第
１の回路ブロック）に入力された信号を第２の領域３２
（第２の回路ブロック）から出力するように構成してい
るが、これとは逆に、第２の領域３２（第２の回路ブロ
ック）に入力された信号を第１の領域３１（第１の回路
ブロック）から出力するように構成してもよい。この場
合にも、両回路ブロック間には通常レベルシフタが設け
られる。
１の回路ブロック）に入力された信号を第２の領域３２
（第２の回路ブロック）から出力するように構成してい
るが、これとは逆に、第２の領域３２（第２の回路ブロ
ック）に入力された信号を第１の領域３１（第１の回路
ブロック）から出力するように構成してもよい。この場
合にも、両回路ブロック間には通常レベルシフタが設け
られる。
【００６９】つぎに、本発明に係る半導体集積回路装置
の他の構成例を図８及び図９を参照して説明する。本構
成例は、表面シリコン層上のＭＯＳＦＥＴ及び単一トラ
ンジスタによって構成されるインバータと、バルクＳｉ
基板上の従来型のＣＭＯＳインバータとを同一のＳＯＩ
基板上に混載化した例である。
の他の構成例を図８及び図９を参照して説明する。本構
成例は、表面シリコン層上のＭＯＳＦＥＴ及び単一トラ
ンジスタによって構成されるインバータと、バルクＳｉ
基板上の従来型のＣＭＯＳインバータとを同一のＳＯＩ
基板上に混載化した例である。
【００７０】図８は、半導体集積回路の構造を示す断面
図である。なお、図６に示した構成要素と実質的に同一
或いは対応する構成要素には同一番号を付し、詳細な説
明は図２に示した例の対応する説明を参照するものとす
る。
図である。なお、図６に示した構成要素と実質的に同一
或いは対応する構成要素には同一番号を付し、詳細な説
明は図２に示した例の対応する説明を参照するものとす
る。
【００７１】本構成例が図６に示した構成例に対して大
きく異なる点は、本構成例では、第１の領域３１に側壁
単一電子トランジスタ３１ｃを形成し、さらに第１の領
域３１にＬＯＣＯＳ素子分離２４を形成したことであ
る。なお、側壁単一電子トランジスタについては後述す
るが、すでに出願されている特願平８−１９１７５９号
の明細書及び図面、特願平７−５６９０７号或いは特願
平７−１８５８７１号の明細書及び図面にも詳細に記載
されている。
きく異なる点は、本構成例では、第１の領域３１に側壁
単一電子トランジスタ３１ｃを形成し、さらに第１の領
域３１にＬＯＣＯＳ素子分離２４を形成したことであ
る。なお、側壁単一電子トランジスタについては後述す
るが、すでに出願されている特願平８−１９１７５９号
の明細書及び図面、特願平７−５６９０７号或いは特願
平７−１８５８７１号の明細書及び図面にも詳細に記載
されている。
【００７２】図９は、図８に示した構造によって得られ
る半導体集積回路の回路構成例を示した図である。第１
の領域３１（第１の回路ブロック）には、図８に示した
ｎＭＯＳＦＥＴ３１ａ及び単一電子トランジスタ３１ｃ
によって構成されるインバータと、図８に示した２個の
ｎＭＯＳＦＥＴ３１ａによって構成されるインバータと
が形成されている。ｎＭＯＳＦＥＴ３１ａ及び単一電子
トランジスタ３１ｃによって構成されるインバータに対
しては、基準電位部４０と電源部４１ａとの間に例えば
数ｍＶの電源電圧が供給されている。また、２個のｎＭ
ＯＳＦＥＴ３１ａによって構成されるインバータに対し
ては、基準電位部４０と電源部４１ｂとの間に例えば１
Ｖの電源電圧が供給されている。
る半導体集積回路の回路構成例を示した図である。第１
の領域３１（第１の回路ブロック）には、図８に示した
ｎＭＯＳＦＥＴ３１ａ及び単一電子トランジスタ３１ｃ
によって構成されるインバータと、図８に示した２個の
ｎＭＯＳＦＥＴ３１ａによって構成されるインバータと
が形成されている。ｎＭＯＳＦＥＴ３１ａ及び単一電子
トランジスタ３１ｃによって構成されるインバータに対
しては、基準電位部４０と電源部４１ａとの間に例えば
数ｍＶの電源電圧が供給されている。また、２個のｎＭ
ＯＳＦＥＴ３１ａによって構成されるインバータに対し
ては、基準電位部４０と電源部４１ｂとの間に例えば１
Ｖの電源電圧が供給されている。
【００７３】第２の領域３２（第２の回路ブロック）に
は、図８に示したｎＭＯＳＦＥＴ３２ａ及びｐＭＯＳＦ
ＥＴ３２ｂによって２個のＣＭＯＳインバータが形成さ
れている。そして、このＣＭＯＳインバータの基準電位
部４０と電源部４２との間には、例えば３．３Ｖの電源
電圧が供給されている。
は、図８に示したｎＭＯＳＦＥＴ３２ａ及びｐＭＯＳＦ
ＥＴ３２ｂによって２個のＣＭＯＳインバータが形成さ
れている。そして、このＣＭＯＳインバータの基準電位
部４０と電源部４２との間には、例えば３．３Ｖの電源
電圧が供給されている。
【００７４】なお、図９の例では、第１の領域３１（第
１の回路ブロック）において、ｎＭＯＳＦＥＴ３１ａ及
び単一電子トランジスタ３１ｃによって構成されるイン
バータと２個のｎＭＯＳＦＥＴ３１ａによって構成され
るインバータとを直接接続しているが、一般的には、両
インバータ間のレベル調整を行うために、レベルシフタ
を介して両インバータが接続される。
１の回路ブロック）において、ｎＭＯＳＦＥＴ３１ａ及
び単一電子トランジスタ３１ｃによって構成されるイン
バータと２個のｎＭＯＳＦＥＴ３１ａによって構成され
るインバータとを直接接続しているが、一般的には、両
インバータ間のレベル調整を行うために、レベルシフタ
を介して両インバータが接続される。
【００７５】また、図９の例では、第１の領域３１（第
１の回路ブロック）に形成されたインバータと第２の領
域３２（第２の回路ブロック）に形成されたインバータ
とを直接接続しているが、一般的には、両インバータ間
のレベル調整を行うために、第２の領域３２にレベルシ
フタを形成し、このレベルシフタを介して両インバータ
が接続される。
１の回路ブロック）に形成されたインバータと第２の領
域３２（第２の回路ブロック）に形成されたインバータ
とを直接接続しているが、一般的には、両インバータ間
のレベル調整を行うために、第２の領域３２にレベルシ
フタを形成し、このレベルシフタを介して両インバータ
が接続される。
【００７６】さらに、図９の例では、第１の領域３１
（第１の回路ブロック）に入力された信号を第２の領域
３２（第２の回路ブロック）から出力するように構成し
ているが、これとは逆に、第２の領域３２（第２の回路
ブロック）に入力された信号を第１の領域３１（第１の
回路ブロック）から出力するように構成してもよい。こ
の場合、第１の領域３１（第１の回路ブロック）では、
２個のｎＭＯＳＦＥＴ３１ａによって構成されるインバ
ータの出力が、ｎＭＯＳＦＥＴ３１ａ及び単一電子トラ
ンジスタ３１ｃによって構成されるインバータの入力と
なるよう、両インバータを接続することが好ましい。
（第１の回路ブロック）に入力された信号を第２の領域
３２（第２の回路ブロック）から出力するように構成し
ているが、これとは逆に、第２の領域３２（第２の回路
ブロック）に入力された信号を第１の領域３１（第１の
回路ブロック）から出力するように構成してもよい。こ
の場合、第１の領域３１（第１の回路ブロック）では、
２個のｎＭＯＳＦＥＴ３１ａによって構成されるインバ
ータの出力が、ｎＭＯＳＦＥＴ３１ａ及び単一電子トラ
ンジスタ３１ｃによって構成されるインバータの入力と
なるよう、両インバータを接続することが好ましい。
【００７７】つぎに、例えば図８に示したような半導体
集積回路を作製する場合の製造工程例について、図１０
を参照して説明する。すなわち、表面シリコン層上及び
バルクＳｉ基板上の素子双方に対してＬＯＣＯＳ素子分
離を用いている。なお、図８に示した構成要素と実質的
に同一或いは対応する構成要素については同一番号を付
している。
集積回路を作製する場合の製造工程例について、図１０
を参照して説明する。すなわち、表面シリコン層上及び
バルクＳｉ基板上の素子双方に対してＬＯＣＯＳ素子分
離を用いている。なお、図８に示した構成要素と実質的
に同一或いは対応する構成要素については同一番号を付
している。
【００７８】まず、シリコン基板１１上に酸化シリコン
膜からなる埋込み絶縁膜１２、さらにその上に単結晶シ
リコンからなる表面シリコン層１３を有するＳＩＭＯＸ
基板若しくは張り合わせＳＯＩ基板を用意する。そし
て、表面シリコン層１３を酸化して１００ｎｍ程度のシ
リコン酸化膜５１を形成する。その後、第１の領域に相
当する領域をマスクするフォトレジスト５２を形成する
（図１０（ａ））。
膜からなる埋込み絶縁膜１２、さらにその上に単結晶シ
リコンからなる表面シリコン層１３を有するＳＩＭＯＸ
基板若しくは張り合わせＳＯＩ基板を用意する。そし
て、表面シリコン層１３を酸化して１００ｎｍ程度のシ
リコン酸化膜５１を形成する。その後、第１の領域に相
当する領域をマスクするフォトレジスト５２を形成する
（図１０（ａ））。
【００７９】つぎに、ＳＯＩ基板をＲＩＥ装置中に置
き、例えばＣＨＦ3 などの反応性ガスを用いることによ
り、フォトレジスト５２をマスクとして、シリコン酸化
膜５１を除去する。さらに、ＨＢｒなどの反応性ガスを
用いて表面シリコン層１３を除去する（図１０
（ｂ））。
き、例えばＣＨＦ3 などの反応性ガスを用いることによ
り、フォトレジスト５２をマスクとして、シリコン酸化
膜５１を除去する。さらに、ＨＢｒなどの反応性ガスを
用いて表面シリコン層１３を除去する（図１０
（ｂ））。
【００８０】つぎに、フォトレジスト５２を除去した
後、ＳＯＩ基板を例えば緩衝フッ酸溶液中に浸積して、
表面シリコン層１３上のシリコン酸化膜５１及びバルク
Ｓｉ基板１１上に露出している埋め込み酸化膜１２を除
去する（図１０（ｃ））。
後、ＳＯＩ基板を例えば緩衝フッ酸溶液中に浸積して、
表面シリコン層１３上のシリコン酸化膜５１及びバルク
Ｓｉ基板１１上に露出している埋め込み酸化膜１２を除
去する（図１０（ｃ））。
【００８１】つぎに、基板表面を酸化して酸化膜５３を
５０ｎｍ程度の膜厚で形成する。続いて、イオン・イン
プランテーションによりｎウエル１８ａ及びｐウエル１
８ｂを形成する（図１０（ｄ））。
５０ｎｍ程度の膜厚で形成する。続いて、イオン・イン
プランテーションによりｎウエル１８ａ及びｐウエル１
８ｂを形成する（図１０（ｄ））。
【００８２】つぎに、酸化膜５３上に、減圧ＣＶＤ法等
を用いてシリコン窒化膜５４を堆積する（図１０
（ｅ））。
を用いてシリコン窒化膜５４を堆積する（図１０
（ｅ））。
【００８３】続いて、バルクＳｉ基板１１上に素子分離
領域を形成するため、図示しないフォトレジストにより
開口パターンを形成してシリコン窒化膜５４を部分的に
除去した後、残されたシリコン窒化膜５４をマスクとし
て酸化を行い、バルクＳｉ基板１１上にＬＯＣＯＳ素子
分離２３を形成する（図１０（ｆ））。
領域を形成するため、図示しないフォトレジストにより
開口パターンを形成してシリコン窒化膜５４を部分的に
除去した後、残されたシリコン窒化膜５４をマスクとし
て酸化を行い、バルクＳｉ基板１１上にＬＯＣＯＳ素子
分離２３を形成する（図１０（ｆ））。
【００８４】つぎに、減圧ＣＶＤ法等によりシリコン窒
化膜５５を堆積する。続いて、表面シリコン層１３上に
素子分離領域を形成するため、図示しないフォトレジス
トにより開口パターンを形成してシリコン窒化膜５５を
部分的に除去した後、残されたシリコン窒化膜５５をマ
スクとして表面シリコン層１３の酸化を行い、表面シリ
コン層１３上にＬＯＣＯＳ素子分離２４を形成する（図
１０（ｇ））。
化膜５５を堆積する。続いて、表面シリコン層１３上に
素子分離領域を形成するため、図示しないフォトレジス
トにより開口パターンを形成してシリコン窒化膜５５を
部分的に除去した後、残されたシリコン窒化膜５５をマ
スクとして表面シリコン層１３の酸化を行い、表面シリ
コン層１３上にＬＯＣＯＳ素子分離２４を形成する（図
１０（ｇ））。
【００８５】なお、ＬＯＣＯＳ素子分離を２回に分けて
形成しているのは、表面シリコン層１３上の素子とバル
クＳｉ基板１１上の素子とで、最適な素子分離酸化膜の
膜厚が異なるためである。
形成しているのは、表面シリコン層１３上の素子とバル
クＳｉ基板１１上の素子とで、最適な素子分離酸化膜の
膜厚が異なるためである。
【００８６】上記工程の後は、従来のシリコンＭＯＳＦ
ＥＴを作製する工程を表面シリコン層１３及びバルクＳ
ｉ基板１１に施すとともに、側壁単一電子トランジスタ
を作製する工程を表面シリコン層１３に施すことによ
り、図８に示すような構成が完成する。
ＥＴを作製する工程を表面シリコン層１３及びバルクＳ
ｉ基板１１に施すとともに、側壁単一電子トランジスタ
を作製する工程を表面シリコン層１３に施すことによ
り、図８に示すような構成が完成する。
【００８７】ここで、側壁単一電子トランジスタの一例
について、図１２〜図１５を参照して説明する。なお、
詳細については、特願平８−１９１７５９号の明細書及
び図面に記載されている。
について、図１２〜図１５を参照して説明する。なお、
詳細については、特願平８−１９１７５９号の明細書及
び図面に記載されている。
【００８８】図１２は、側壁単一電子トランジスタの構
成例を示した鳥かん図である。すなわち、表面に絶縁膜
層１０２及び絶縁膜層１０２上に形成されたシリコン等
の半導体薄膜層が形成された半導体基板１０１（ＳＯＩ
基板）を用い、チャネルはゲート電極１１３からの電圧
制御によりシリコン薄膜層１０７（図１３〜図１５参
照）の側壁部に形成される。ここで、シリコン薄膜層は
半導体膜層１０９に形成された部分的な薄い層であり、
電子濃度制御手段１１１直下にゲート絶縁膜１１４を介
してゲート電極１１３に隣接している。そして、電子濃
度制御手段は、電子線描画によりパターニングした２つ
の電子濃度制御用電極１１１からなり、この電子濃度制
御用電極１１１によりシリコン薄膜層１０７内の空乏層
の伸びが制御されて、トンネル接合の接合面槓が制御で
きる。又、ソース・ドレイン領域１１６、１１７（図１
３〜図１５参照）は２本の電子濃度制御用電極１１１に
よりシリコン薄膜層１０７に形成される。１０８は素子
分離領域、１１４はシリコン薄膜層の側壁部に形成され
たゲート絶縁膜である。
成例を示した鳥かん図である。すなわち、表面に絶縁膜
層１０２及び絶縁膜層１０２上に形成されたシリコン等
の半導体薄膜層が形成された半導体基板１０１（ＳＯＩ
基板）を用い、チャネルはゲート電極１１３からの電圧
制御によりシリコン薄膜層１０７（図１３〜図１５参
照）の側壁部に形成される。ここで、シリコン薄膜層は
半導体膜層１０９に形成された部分的な薄い層であり、
電子濃度制御手段１１１直下にゲート絶縁膜１１４を介
してゲート電極１１３に隣接している。そして、電子濃
度制御手段は、電子線描画によりパターニングした２つ
の電子濃度制御用電極１１１からなり、この電子濃度制
御用電極１１１によりシリコン薄膜層１０７内の空乏層
の伸びが制御されて、トンネル接合の接合面槓が制御で
きる。又、ソース・ドレイン領域１１６、１１７（図１
３〜図１５参照）は２本の電子濃度制御用電極１１１に
よりシリコン薄膜層１０７に形成される。１０８は素子
分離領域、１１４はシリコン薄膜層の側壁部に形成され
たゲート絶縁膜である。
【００８９】ここで、トンネル接合面積及び中間電極の
大きさについて述べる。シリコン薄膜層１０７の膜厚
は、表面の熱酸化により５ｎｍ以下にまで制御可能であ
り、電子濃度制御用電極１１１及びゲート電極１１３に
よりシリコン薄膜層１０７に形成される反転層厚が約１
０ｎｍ以下とすると、約５０ｎｍ2 以下の接合面積が得
られる。又、二つのトンネル接合間に形成される中間電
極部の容量は、シリコン薄膜層の厚さと反転層厚と二つ
の電子濃度制御用電極１１１間距離の積により決定され
る。トンネルバリアを形成するための２つの電子濃度制
御用電極１１１は、電子線描画技術により５０ｎｍ間隔
で５０ｎｍの幅まで微細化ができる。したがつて、２つ
の電子濃度制御手段１１１間の距離は、空乏層の伸びを
考慮すれば５０ｎｍ以下になる。つまり、直列接続され
た２つのトンネル接合と中間電極の全容量和は２ａＦ以
下がえられる。
大きさについて述べる。シリコン薄膜層１０７の膜厚
は、表面の熱酸化により５ｎｍ以下にまで制御可能であ
り、電子濃度制御用電極１１１及びゲート電極１１３に
よりシリコン薄膜層１０７に形成される反転層厚が約１
０ｎｍ以下とすると、約５０ｎｍ2 以下の接合面積が得
られる。又、二つのトンネル接合間に形成される中間電
極部の容量は、シリコン薄膜層の厚さと反転層厚と二つ
の電子濃度制御用電極１１１間距離の積により決定され
る。トンネルバリアを形成するための２つの電子濃度制
御用電極１１１は、電子線描画技術により５０ｎｍ間隔
で５０ｎｍの幅まで微細化ができる。したがつて、２つ
の電子濃度制御手段１１１間の距離は、空乏層の伸びを
考慮すれば５０ｎｍ以下になる。つまり、直列接続され
た２つのトンネル接合と中間電極の全容量和は２ａＦ以
下がえられる。
【００９０】又、電子濃度制御手段により、チャネル層
の表面側の空乏層の伸びを自在に制御できることから、
トンネルバリアを形成すること、或いはこのトンネルバ
リアのバリアハイトを自在に制御することが可能であ
る。
の表面側の空乏層の伸びを自在に制御できることから、
トンネルバリアを形成すること、或いはこのトンネルバ
リアのバリアハイトを自在に制御することが可能であ
る。
【００９１】次に、図１２に示した側壁単一電子トラン
ジスタの製造方法について、図１３と、図１４と、図１
５とを用いて説明する。なお、これらの図において、Ａ
−Ａ´、Ａ１−Ａ１´断面は図２のＡｎ−Ａｎ´断面
の、Ｂ−Ｂ´、Ｂ１−Ｂ１´、Ｂ２−Ｂ２´断面は図６
のＢｎ−Ｂｎ´断面の各工程における断面図である。
ジスタの製造方法について、図１３と、図１４と、図１
５とを用いて説明する。なお、これらの図において、Ａ
−Ａ´、Ａ１−Ａ１´断面は図２のＡｎ−Ａｎ´断面
の、Ｂ−Ｂ´、Ｂ１−Ｂ１´、Ｂ２−Ｂ２´断面は図６
のＢｎ−Ｂｎ´断面の各工程における断面図である。
【００９２】まず、図１３（ａ）の断面図に示すよう
に、シリコン等の半導体基板１０１上に順次絶縁膜層１
０２及びシリコン等からなる半導体膜層１０３が形成さ
れたＳＯＩ基板上に、熱酸化法等により薄い酸化膜層１
０４を形成し、半導体層のうち薄膜化予定領域を除き、
シリコン窒化膜等の酸化防止膜１０５をリソグラフィー
工程及びＲＩＥ法等のエッチングにより形成する。そし
て、図１３（ａ）に示すように、酸化防止膜１０５によ
り囲まれたシリコン膜層の上部領域を選択的に熱酸化し
て酸化膜１０６とする。この熱酸化の酸化温度、時間、
酸化雰囲気等を制御すれば、チャネルとなるシリコン薄
膜層１０７の膜厚を例えば５ｎｍ程度に制御できる。
に、シリコン等の半導体基板１０１上に順次絶縁膜層１
０２及びシリコン等からなる半導体膜層１０３が形成さ
れたＳＯＩ基板上に、熱酸化法等により薄い酸化膜層１
０４を形成し、半導体層のうち薄膜化予定領域を除き、
シリコン窒化膜等の酸化防止膜１０５をリソグラフィー
工程及びＲＩＥ法等のエッチングにより形成する。そし
て、図１３（ａ）に示すように、酸化防止膜１０５によ
り囲まれたシリコン膜層の上部領域を選択的に熱酸化し
て酸化膜１０６とする。この熱酸化の酸化温度、時間、
酸化雰囲気等を制御すれば、チャネルとなるシリコン薄
膜層１０７の膜厚を例えば５ｎｍ程度に制御できる。
【００９３】この後、酸化防止膜１０５及び酸化膜１０
６をウエットエッチング法等により順次除去すると、図
１３（ｂ）に示すように、シリコン薄膜層１０７が露出
する。この後、図１３（ｃ）に示すように、隣接する素
子間と電気的に分離する為の素子分離膜１０８をＬＯＣ
ＯＳ法、ＳＴＩ法等により形成する。図１３（ｄ）は、
図１３（ｃ）の平面図である。素子領域１０９は、その
周囲が素子分離領域１０８により囲まれ、中央にはシリ
コン薄膜層１０７が形成されている。
６をウエットエッチング法等により順次除去すると、図
１３（ｂ）に示すように、シリコン薄膜層１０７が露出
する。この後、図１３（ｃ）に示すように、隣接する素
子間と電気的に分離する為の素子分離膜１０８をＬＯＣ
ＯＳ法、ＳＴＩ法等により形成する。図１３（ｄ）は、
図１３（ｃ）の平面図である。素子領域１０９は、その
周囲が素子分離領域１０８により囲まれ、中央にはシリ
コン薄膜層１０７が形成されている。
【００９４】この後、図１４（ａ）の平面図に示すよう
に、素子領域１０９表面に熱酸化法或いはＣＶＤ法等に
より、酸化膜等の絶縁膜１１０を形成する。ここでも、
熱酸化法において、熱処理温度、熱処理時の雰囲気、熱
処理時間等を制御することで、チャネルが形成されるシ
リコン薄膜層の厚さ（チャネル幅）がｎｍレベルで制御
できる。そして図１４（ａ）に示すように、絶縁膜層１
１０を介して、薄膜領域上に１００ｎｍ程度の厚さの多
結晶シリコン等の導電体からなる電子濃度制御用電極１
１１を形成する。この時、５０ｎｍ程度の幅の狭い電子
濃度制御用電極１１１を５０ｎｍ程度の微小間隔で形成
する場合には、電子線描画方法を用いたリソグラフィー
工程及びＲＩＥ法等の異方性エッチングを行う。この方
法で絶縁膜層１１０上に電子濃度制御用電極１１１を形
成することが、直接真空蒸着等の蒸着法により形成する
よりも、加工の制御性等の理由から好ましい。図１４
（ａ）の平面図におけるＢ１−Ｂ１´断面を図１４
（ｂ）に示す。
に、素子領域１０９表面に熱酸化法或いはＣＶＤ法等に
より、酸化膜等の絶縁膜１１０を形成する。ここでも、
熱酸化法において、熱処理温度、熱処理時の雰囲気、熱
処理時間等を制御することで、チャネルが形成されるシ
リコン薄膜層の厚さ（チャネル幅）がｎｍレベルで制御
できる。そして図１４（ａ）に示すように、絶縁膜層１
１０を介して、薄膜領域上に１００ｎｍ程度の厚さの多
結晶シリコン等の導電体からなる電子濃度制御用電極１
１１を形成する。この時、５０ｎｍ程度の幅の狭い電子
濃度制御用電極１１１を５０ｎｍ程度の微小間隔で形成
する場合には、電子線描画方法を用いたリソグラフィー
工程及びＲＩＥ法等の異方性エッチングを行う。この方
法で絶縁膜層１１０上に電子濃度制御用電極１１１を形
成することが、直接真空蒸着等の蒸着法により形成する
よりも、加工の制御性等の理由から好ましい。図１４
（ａ）の平面図におけるＢ１−Ｂ１´断面を図１４
（ｂ）に示す。
【００９５】次に、電子濃度制御用電極１１１を覆う絶
縁膜１１２を形成し、シリコン膜層１０７の側壁を露出
させるべく、絶縁膜１１２、電子濃度制御用電極１１
１、絶縁膜１１０、及びシリコン膜層１０７の部分領域
を順次エッチングし、図１４（ｃ）のＢ−Ｂ´断面に示
すように、電子濃度制御用電極１１１の側壁部、シリコ
ン薄膜層１０７の側壁部に、熱酸化法等により酸化膜等
のゲート絶縁膜１１５を形成する。ここでは、絶縁膜１
１５と同時に形成しているが、後に形成するゲート電極
１１３と電子濃度制御用電極１１１とが絶縁されるよう
に、これらが離間して形成されればよく、同時に絶縁膜
１１５を形成する必要はない。
縁膜１１２を形成し、シリコン膜層１０７の側壁を露出
させるべく、絶縁膜１１２、電子濃度制御用電極１１
１、絶縁膜１１０、及びシリコン膜層１０７の部分領域
を順次エッチングし、図１４（ｃ）のＢ−Ｂ´断面に示
すように、電子濃度制御用電極１１１の側壁部、シリコ
ン薄膜層１０７の側壁部に、熱酸化法等により酸化膜等
のゲート絶縁膜１１５を形成する。ここでは、絶縁膜１
１５と同時に形成しているが、後に形成するゲート電極
１１３と電子濃度制御用電極１１１とが絶縁されるよう
に、これらが離間して形成されればよく、同時に絶縁膜
１１５を形成する必要はない。
【００９６】次に、図１５（ａ）のＢ２−Ｂ２´断面図
に示すように、チャネルが形成されるシリコン薄膜層１
０７にゲート絶縁膜１１４を介して隣接するゲート電極
１１３を、側壁残しの技術を用いて形成する。なお、図
１２の鳥かん図は、図１５（ａ）の絶縁膜１１２を除い
た状態を示している。
に示すように、チャネルが形成されるシリコン薄膜層１
０７にゲート絶縁膜１１４を介して隣接するゲート電極
１１３を、側壁残しの技術を用いて形成する。なお、図
１２の鳥かん図は、図１５（ａ）の絶縁膜１１２を除い
た状態を示している。
【００９７】この後、図１５（ｂ）の平面図に示すよう
に、２本の電子濃度制御用電極１１１を両側から挟むよ
うにソース・ドレイン領域１１６、１１７をイオン注入
法等により形成する。この際、導入するイオンの不純物
は、ｐ型の導電型としては例えばボロン、ｎ型としては
例えば燐やヒ素がある。
に、２本の電子濃度制御用電極１１１を両側から挟むよ
うにソース・ドレイン領域１１６、１１７をイオン注入
法等により形成する。この際、導入するイオンの不純物
は、ｐ型の導電型としては例えばボロン、ｎ型としては
例えば燐やヒ素がある。
【００９８】そして、素子領域を覆う層間分離膜（図示
せず）を形成し、ゲート電極、ソース・ドレイン電極に
つながる開口を形成し、アルミニウムや銅等の金属から
なる配線を形成して、図１４に示すような側壁単一電子
トランジスタが完成する。
せず）を形成し、ゲート電極、ソース・ドレイン電極に
つながる開口を形成し、アルミニウムや銅等の金属から
なる配線を形成して、図１４に示すような側壁単一電子
トランジスタが完成する。
【００９９】つぎに、例えば図６に示したような半導体
集積回路を作製する場合の製造工程例について、図１１
を参照して説明する。すなわち、表面シリコン層上の素
子に対してはメサ型素子分離を用い、バルクＳｉ基板上
の素子に対してはＬＯＣＯＳ素子分離を用いている。な
お、図１４に示した製造工程例の途中の段階までは共通
であるため、図１０に示した構成要素と実質的に同一或
いは対応する構成要素については同一番号を付してい
る。
集積回路を作製する場合の製造工程例について、図１１
を参照して説明する。すなわち、表面シリコン層上の素
子に対してはメサ型素子分離を用い、バルクＳｉ基板上
の素子に対してはＬＯＣＯＳ素子分離を用いている。な
お、図１４に示した製造工程例の途中の段階までは共通
であるため、図１０に示した構成要素と実質的に同一或
いは対応する構成要素については同一番号を付してい
る。
【０１００】図１０（ｅ）の工程の後、バルクＳｉ基板
１１上に素子分離領域を形成するため、図示しないフォ
トレジストにより開口パターンを形成してシリコン窒化
膜５４を部分的に除去した後、残されたシリコン窒化膜
５４をマスクとして酸化を行い、バルクＳｉ基板１１上
に、ＬＯＣＯＳ素子分離２３を形成する（図１１
（ａ））。
１１上に素子分離領域を形成するため、図示しないフォ
トレジストにより開口パターンを形成してシリコン窒化
膜５４を部分的に除去した後、残されたシリコン窒化膜
５４をマスクとして酸化を行い、バルクＳｉ基板１１上
に、ＬＯＣＯＳ素子分離２３を形成する（図１１
（ａ））。
【０１０１】つぎに、シリコン窒化膜５４をＲＩＥ装置
により例えばＣＦ4 のような反応性ガスを用いて除去し
た後、メサ型素子分離を形成するためのマスクとして、
フォトレジスト５６を形成する（図１１（ｂ））。
により例えばＣＦ4 のような反応性ガスを用いて除去し
た後、メサ型素子分離を形成するためのマスクとして、
フォトレジスト５６を形成する（図１１（ｂ））。
【０１０２】つぎに、例えば反応性イオンエッチング装
置中でＣＨＦ3 等の反応性ガスを用いてシリコン酸化膜
５３を除去し、引き続いて例えばＨＢｒ等の反応性ガス
を用いて表面シリコン層１３を除去する（図１１
（ｃ））。
置中でＣＨＦ3 等の反応性ガスを用いてシリコン酸化膜
５３を除去し、引き続いて例えばＨＢｒ等の反応性ガス
を用いて表面シリコン層１３を除去する（図１１
（ｃ））。
【０１０３】つぎに、フォトレジスト５６を除去した
後、露出表面の埋込み酸化膜１２が除去される程度にＳ
ＯＩ基板を緩衝フッ酸溶液に浸積する（図１１
（ｄ））。
後、露出表面の埋込み酸化膜１２が除去される程度にＳ
ＯＩ基板を緩衝フッ酸溶液に浸積する（図１１
（ｄ））。
【０１０４】つぎに、バルクＳｉ基板１１及び表面シリ
コン層１３それぞれにゲート酸化膜１４及び２０を形成
し、続いてゲート酸化膜１４及び２０上にそれぞれゲー
ト電極１５及び２１を形成する（図１１（ｅ））。
コン層１３それぞれにゲート酸化膜１４及び２０を形成
し、続いてゲート酸化膜１４及び２０上にそれぞれゲー
ト電極１５及び２１を形成する（図１１（ｅ））。
【０１０５】上記工程の後は、従来のシリコンＭＯＳＦ
ＥＴを作製する工程を表面シリコン層１３及びバルクＳ
ｉ基板１１に施すことにより、図６に示すような構成が
完成する。
ＥＴを作製する工程を表面シリコン層１３及びバルクＳ
ｉ基板１１に施すことにより、図６に示すような構成が
完成する。
【０１０６】なお、側壁単一電子トランジスタを作製す
る工程を表面シリコン層１３に施すことにより、図８と
同様な半導体集積回路を作製することも可能である。
る工程を表面シリコン層１３に施すことにより、図８と
同様な半導体集積回路を作製することも可能である。
【０１０７】図１６は本発明に係る一実施形態の半導体
集積回路の構造を示す断面図である。図６と同一部分に
は同一符号を付した図１６に示すように、図１０及び図
１１にて示した工程によりゲート電極２０を形成し、Ｓ
／Ｄイオンインプランテーションを施した後、層間絶縁
膜となる酸化膜６０を、例えばＬＰＣＶＤ法等により例
えば５０００オングストローム堆積する。その後、ＣＭ
Ｐ工程を施して表面を平坦化した後、ＲＩＥ法等により
コンタクト・ホールを開口する。次に、この開口したコ
ンタクト・ホールに、例えばタングステン等の電極材６
１でコンタクト・ホールを埋め込む。その後、Ａｌある
いはＣｕ等により上面での配線を施せば、図１６に示し
たような半導体集積回路が完成する。
集積回路の構造を示す断面図である。図６と同一部分に
は同一符号を付した図１６に示すように、図１０及び図
１１にて示した工程によりゲート電極２０を形成し、Ｓ
／Ｄイオンインプランテーションを施した後、層間絶縁
膜となる酸化膜６０を、例えばＬＰＣＶＤ法等により例
えば５０００オングストローム堆積する。その後、ＣＭ
Ｐ工程を施して表面を平坦化した後、ＲＩＥ法等により
コンタクト・ホールを開口する。次に、この開口したコ
ンタクト・ホールに、例えばタングステン等の電極材６
１でコンタクト・ホールを埋め込む。その後、Ａｌある
いはＣｕ等により上面での配線を施せば、図１６に示し
たような半導体集積回路が完成する。
【０１０８】次に、図６と同一部分には同一符号を付し
た図１７を参照して、本発明に係る一実施形態の半導体
集積回路を説明する。この実施形態の半導体集積回路
は、シリコン層と半導体基板の電気的絶縁をより完全に
することができる。図１０及び図１１にて示した工程に
よりゲート電極２１を形成し、Ｓ／Ｄイオンインプラン
テーションを施した後、層間絶縁膜となる酸化膜７０
を、例えばＬＰＣＶＤ法等により例えば５０００オング
ストローム堆積する。その後、ＣＭＰ工程を施して表面
を平坦化した後、ＲＩＥ法等によりシリコン層１３ｂ，
１３Ｃと半導体基板１１の境界にコンタクト・ホールを
形成した後、シリコン層１３ｂ，１３Ｃ及び半導体基板
１１との電気的な絶縁をとるために、酸化膜７１を例え
ば１００オングストローム程度堆積する。
た図１７を参照して、本発明に係る一実施形態の半導体
集積回路を説明する。この実施形態の半導体集積回路
は、シリコン層と半導体基板の電気的絶縁をより完全に
することができる。図１０及び図１１にて示した工程に
よりゲート電極２１を形成し、Ｓ／Ｄイオンインプラン
テーションを施した後、層間絶縁膜となる酸化膜７０
を、例えばＬＰＣＶＤ法等により例えば５０００オング
ストローム堆積する。その後、ＣＭＰ工程を施して表面
を平坦化した後、ＲＩＥ法等によりシリコン層１３ｂ，
１３Ｃと半導体基板１１の境界にコンタクト・ホールを
形成した後、シリコン層１３ｂ，１３Ｃ及び半導体基板
１１との電気的な絶縁をとるために、酸化膜７１を例え
ば１００オングストローム程度堆積する。
【０１０９】その後、例えばタングステン等の電極材７
２により、先ほどのコンタクト・ホールを埋め込む。そ
の後、ふたたび酸化膜７３をプラズマＣＶＤ法等により
例えば１０００オングストローム堆積する。この堆積し
た酸化膜７３に、半導体デバイスのＳ／Ｄ電極あるいは
ゲート電極領域にコンタクトをとるためのコンタクト・
ホールを開口する。この開口したコンタクト・ホール
に、例えばタングステン等の電極材７４を埋め込む。そ
して、ＡｌあるいはＣｕ等により上面での配線を施せ
ば、図１７に示したような半導体集積回路が完成する。
２により、先ほどのコンタクト・ホールを埋め込む。そ
の後、ふたたび酸化膜７３をプラズマＣＶＤ法等により
例えば１０００オングストローム堆積する。この堆積し
た酸化膜７３に、半導体デバイスのＳ／Ｄ電極あるいは
ゲート電極領域にコンタクトをとるためのコンタクト・
ホールを開口する。この開口したコンタクト・ホール
に、例えばタングステン等の電極材７４を埋め込む。そ
して、ＡｌあるいはＣｕ等により上面での配線を施せ
ば、図１７に示したような半導体集積回路が完成する。
【０１１０】このような構成をとることで、シリコン層
１３ｃは、シリコン層１３ｃと半導体基板１１の境界の
電極７２によって、半導体基板１１から電気的にシール
ドされるためより信頼性の高い半導体集積回路を提供す
ることが可能となる。さらに、電気的な分離を完全にす
るために、シリコン層と半導体基板との境界にけいせい
した電極７５は、接地していることが望ましい。
１３ｃは、シリコン層１３ｃと半導体基板１１の境界の
電極７２によって、半導体基板１１から電気的にシール
ドされるためより信頼性の高い半導体集積回路を提供す
ることが可能となる。さらに、電気的な分離を完全にす
るために、シリコン層と半導体基板との境界にけいせい
した電極７５は、接地していることが望ましい。
【０１１１】
【発明の効果】以上述べたように、本発明における半導
体集積回路装置では、半導体基板上に形成された半導体
デバイスとシリコン層上に形成された半導体デバイスと
を電気的に完全に分離することができる。
体集積回路装置では、半導体基板上に形成された半導体
デバイスとシリコン層上に形成された半導体デバイスと
を電気的に完全に分離することができる。
【０１１２】したがって、ＣＭＯＳ等に比べて電源電圧
が小さい単一電子素子（ノイズ・マージンや入出力信号
レベルが小さなデバイス）と、従来型のＣＭＯＳなどの
電源電圧が大きい半導体デバイス(ノイズ・マージンや
入出力信号レベルが大きなデバイス)とを、それぞれの
特徴を生かしながら同一の基板上に混載化することが可
能となる。しかも、従来型の半導体デバイスが形成され
る半導体基板と、単一電子素子が搭載されたシリコン層
とを隔てる絶縁膜の厚さは、伝導体島と半導体基板の結
合容量をＣとし、半導体基板上の半導体デバイスの電源
電圧をＶとしたとき、Ｃ×Ｖが素電荷ｅよりも小さくな
るように設定しているので、単一電子素子についてはビ
ット・エラーをより完全に低減することが可能となる。
よって、本発明によれば、シリコン層上の単一電子素子
に対しては従来型のＣＭＯＳよりも低い電源電圧を用い
てその特徴を最大限に生かした回路ブロック等を形成す
る一方、半導体基板上のＣＭＯＳ等の半導体デバイスに
はＣＭＯＳ等に最適な電源電圧を別途設定した上で、単
一電子素子及び半導体デバイス双方が高い信頼性の下で
動作するものとなる。
が小さい単一電子素子（ノイズ・マージンや入出力信号
レベルが小さなデバイス）と、従来型のＣＭＯＳなどの
電源電圧が大きい半導体デバイス(ノイズ・マージンや
入出力信号レベルが大きなデバイス)とを、それぞれの
特徴を生かしながら同一の基板上に混載化することが可
能となる。しかも、従来型の半導体デバイスが形成され
る半導体基板と、単一電子素子が搭載されたシリコン層
とを隔てる絶縁膜の厚さは、伝導体島と半導体基板の結
合容量をＣとし、半導体基板上の半導体デバイスの電源
電圧をＶとしたとき、Ｃ×Ｖが素電荷ｅよりも小さくな
るように設定しているので、単一電子素子についてはビ
ット・エラーをより完全に低減することが可能となる。
よって、本発明によれば、シリコン層上の単一電子素子
に対しては従来型のＣＭＯＳよりも低い電源電圧を用い
てその特徴を最大限に生かした回路ブロック等を形成す
る一方、半導体基板上のＣＭＯＳ等の半導体デバイスに
はＣＭＯＳ等に最適な電源電圧を別途設定した上で、単
一電子素子及び半導体デバイス双方が高い信頼性の下で
動作するものとなる。
【図１】本発明に係る半導体集積回路装置の構成を概念
的に示した図。
的に示した図。
【図２】本発明に係る半導体集積回路装置の好適例を示
した図。
した図。
【図３】本発明に係る半導体集積回路装置の好適例を示
した図。
した図。
【図４】本発明に係る半導体集積回路装置の好適例を示
した図。
した図。
【図５】本発明に係る半導体集積回路装置の構成例を概
念的に示したブロック図。
念的に示したブロック図。
【図６】本発明に係る半導体集積回路装置の具体的な構
成の一例を示した図。
成の一例を示した図。
【図７】図６に示した構造によって得られる回路構成例
を示した図。
を示した図。
【図８】本発明に係る半導体集積回路装置の具体的な構
成の他の例を示した図。
成の他の例を示した図。
【図９】図８に示した構造によって得られる回路構成例
を示した図。
を示した図。
【図１０】本発明に係る半導体集積回路装置の製造工程
の一例を示した図。
の一例を示した図。
【図１１】本発明に係る半導体集積回路装置の製造工程
の他の例を示した図。
の他の例を示した図。
【図１２】単一電子トランジスタの構成例を示した図。
【図１３】図１２に示した単一電子トランジスタの製造
工程について、その工程の一部を示した図。
工程について、その工程の一部を示した図。
【図１４】図１２に示した単一電子トランジスタの製造
工程について、その工程の一部を示した図。
工程について、その工程の一部を示した図。
【図１５】図１２に示した単一電子トランジスタの製造
工程について、その工程の一部を示した図。
工程について、その工程の一部を示した図。
【図１６】本発明に係る半導体集積回路装置の具体的な
構成のさらに他の例を示した図。
構成のさらに他の例を示した図。
【図１７】本発明に係る半導体集積回路装置の具体的な
構成のさらに他の例を示した図。
構成のさらに他の例を示した図。
１１…シリコン基板 １２…埋込み絶縁膜 １３…表面シリコン層 ３１ａ、３１ｂ…ＭＯＳトランジスタ ３１ｃ…単一電子トタンジスタ ３２ａ、３２ｂ…ＭＯＳトランジスタ
フロントページの続き (72)発明者 古賀 淳二 神奈川県横浜市磯子区新杉田町８番地 株式会社東芝横浜事業所内 (56)参考文献 特開 平８−102498（ＪＰ，Ａ) 特開 平５−21706（ＪＰ，Ａ) 特開 平３−148852（ＪＰ，Ａ) 特開 平８−288505（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/08 H01L 29/06 H01L 29/66 H01L 29/78 H01L 29/786
Claims (11)
- 【請求項１】半導体基板と、この半導体基板上に形成さ
れた絶縁膜と、この絶縁膜上に形成されたシリコン層と
からなるＳОＩ基板を有する半導体集積回路装置におい
て、 前記半導体基板上に形成された半導体デバイスと、 前記シリコン層上に形成され且つ伝導体島を構成する単
一電子素子とを備え、 前記伝導体島と前記半導体基板の結合容量をＣとし、前
記半導体基板上の半導体デバイスの電源電圧をＶとした
とき、Ｃ×Ｖが素電荷ｅよりも小さくなるように前記絶
縁膜の厚さを設定したことを特徴とする半導体集積回路
装置。 - 【請求項２】前記絶縁膜及び前記シリコン層の側面は、
導電性材料で覆われていることを特徴とする請求項１記
載の半導体集積回路装置。 - 【請求項３】前記半導体基板上の半導体デバイスの電源
電圧は、前記シリコン層上の単一電子素子の電源電圧よ
りも大きいことを特徴とする請求項１又は２記載の半導
体集積回路装置。 - 【請求項４】前記シリコン層上に形成された、少なくと
も一つのＭОＳ型電界効果トランジスタを更に具備する
請求項１乃至３のいずれか一項記載の半導体集積回路装
置。 - 【請求項５】前記シリコン層上に形成された複数のＭО
Ｓ型電界効果トランジスタのうち一部のＭОＳ型電界効
果トランジスタの電源電圧は、前記シリコン層上の単一
電子素子の電源電圧よりも大きいことを特徴とする請求
項４記載の半導体集積回路装置。 - 【請求項６】前記半導体基板上の半導体デバイスは、前
記シリコン層上の単一電子素子を含む半導体集積回路の
周辺に配置していることを特徴とする請求項１乃至５の
いずれか一項記載の半導体集積回路装置。 - 【請求項７】前記半導体基板上の半導体デバイスは、前
記シリコン層上のＭОＳ型電界効果トランジスタを含む
半導体集積回路の周辺に配置していることを特徴とする
請求項４記載の半導体集積回路装置。 - 【請求項８】前記半導体基板上の半導体デバイスと前記
シリコン層上の単一電子素子とは、前記シリコン層上の
ＭОＳ型電界効果トランジスタを介して相互に接続して
いることを特徴とする請求項７記載の半導体集積回路装
置。 - 【請求項９】前記半導体基板上に形成され、外部電源か
ら電源電圧の供給を受ける降圧回路、昇圧回路及びパル
ス発生回路を更に具備する請求項１乃至８のいずれか一
項記載の半導体集積回路装置。 - 【請求項１０】前記導電性材料は、接地電位に設定され
ていることを特徴とする請求項２乃至９のいずれか一項
記載の半導体集積回路装置。 - 【請求項１１】前記シリコン層上の単一電子素子の電源
電圧は、前記半導体基板上の半導体デバイスの電源電圧
の１／１００未満であることを特徴とする請求項３記載
の半導体集積回路装置。
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| JP8-357186 | 1996-12-26 | ||
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