TWI436480B - 在ＳｅＯＩ基板上之具有在絕緣層之下的埋入式後控制閘之資料路徑單元 - Google Patents

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TWI436480B
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Description

在SeOI基板上之具有在絕緣層之下的埋入式後控制閘之資料路徑單元
本發明之領域係為微電子的領域。
更特定言之，本發明係有關於一半導體裝置，其係在一基於基本資料路徑單元的SeOI(絕緣體上覆以半導體)基板上構成。
積體電路之設計係基於整合複數之具有預定邏輯功能的基本單元。一般而言，可以區別為二類型之設計。
根據第一類型之設計，所使用的一程式庫包含大約一千個預先設計單元供一般使用。其因而視為“標準單元”。
根據第二類型之設計，該等單元係特別地針對其所使用的環境加以設計。因而其被視為“資料路徑”單元。
應瞭解的是，就一已知電路而言，使用特別地針對此電路發展的資料路徑單元，使其能夠獲得較佳的性能特性(典型地針對速度、耗電量及佔用面積而言)。然而，該設計成本係為較高的。
因此，資料路徑單元典型地係僅用於需要最佳性能特性的高速電路，例如用於微處理器。該等單元係經特別地設計俾以構成算術單元其具有高度重複性之相對複雜的基本性能。所具有的實例為加法器、乘法器等。
就本發明之應用領域而言，對於性能(速度、耗電量)與微型化方面的改良係為持續的需求。
本發明之目的在於符合該等需求，為此目的，本發明之一第一觀點係為一資料路徑單元，其係特別地針對其之環境設計，在一絕緣體上覆以半導體的基板上構成的一積體電路中使用，其包含一半導體材料薄層係藉由一絕緣層與一大塊基板隔離，該單元包含一場效電晶體陣列，每一電晶體，於此薄層中，具有一源極區域、一汲極區域以及一通道區域其係由該源極與汲極加以限制，並進一步包括一前控制閘其係經構成位在該通道區域上方，其之特徵在於至少一電晶體具有一後控制閘係構成位於該大塊基板中位在該通道區域下方，該後控制閘能夠經偏壓俾以修正該電晶體之該等性能特性。
此單元之某些較佳，但非限定的，特性係如以下所示：- 一後閘線路連接複數之電晶體的該等後閘區域；- 該後閘線路沿著一列之電晶體在該絕緣層下方延伸進入該大塊基板；- 該後閘區域係藉由相對導電類型的一井與該大塊基板隔離；- 該後閘區域具有與該電晶體之該通道相同類型的一導電性。
根據另一觀點，本發明係有關於構成位在一絕緣體上覆以半導體之基板上的一積體電路，包含本發明之該第一觀點的一數據路徑單元。
根據另一觀點，本發明係有關於驅動本發明之該第一觀點的一數據路徑單元的方法，其中該後閘區域當該電晶 體係處於關閉狀態時連接至一第一電位，而當該電晶體係處於開啟狀態時連接至一第二電位。
根據另一觀點，本發明係有關於設計一資料路徑單元的方法，其中該單元特別地係針對其之環境設計，在一絕緣體上覆以半導體的基板上構成的一積體電路中使用，其包含一半導體材料薄層係藉由一絕緣層與一大塊基板隔離，該方法包含以下步驟：- 減小該單元之一電晶體的實體寬度，為了降低其之電容；以及- 對該電晶體增加一後控制閘，該閘配置在該大塊基板中，為了在當處於一開啟狀態下使用時增加其之導電性。
本發明係有關於一積體電路其包含複數之資料路徑單元。每一資料路徑單元係針對此電路經特別地發展，並因此高度地適於其之作業環境。
典型地，一資料路徑單元包含一輸入級(input stage)及一輸出級(output stage)。其亦包括一或更多中間級，將該輸入級連接至該輸出級。
為將該電路之速度最大化，可採行不同的動作。
首先，可縮短將該等資料路徑單元連接在一起的該電連接之長度，或是將一資料路徑單元之該等級連接在一起的該電連接之長度。該等連接因而具有減少的電容以及一降低的電阻。
亦可提供具有一低阻抗的向外級(outward stage)。因而該等輸出級可具有一傳導之位準足以迅速地將該(等)輸出電連接以及該接著的資料路徑單元之該輸入級充電。
如此典型地促使使用大電晶體，特別是具有大寬度的電晶體。
然而，應注意的是一輸出級亦構成一負載(針對該資料路徑單元之該輸入級或該(等)中間級)其係隨著構成該輸出級之該等電晶體的尺寸較大而較高。再者，其之耗電量，在靜態與動態狀況下，係與其之尺寸成比例。
使一電路之速度最大化的另一方法在於提供低電容輸入級。此可藉由減小一單元之該輸入級的尺寸而達成。該先前單元之負載因而降低。
但是藉由減小該等尺寸，具有此輸入級之傳導位準不足以有效地將該(等)中間級或該輸出級充電的風險。
此外，由於過度微型化造成性能變化。特別地，具有並聯大體上不同速度之資料單元的風險。
更為普遍地，任一級構成針對以下級或接續單元的一輸出級以及針對先前級或先前單元的一輸入級。
因此應瞭解的是，針對每一級，必需在小尺寸之電晶體間，為了減小其之電容(並因而減小該或該等先前級之負載)與大尺寸之電晶體，為了減小其之電阻(並因而有效地將該或該等接續級充電)間尋求一妥協。
關於本發明，每一級係由複數之FET電晶體(FET代表場效電晶體)組成，該等電晶體係在一SeOI基板，特別是在一SOI(絕緣體上覆矽)基板上構成。每一電晶體具有一源極區域、一汲極區域以及一通道區域其將該源極區域與該汲極區域隔離。該電晶體亦具有一前控制閘，藉由一閘介電層與該通道隔離。
本發明亦提出將一後控制閘配置位於該大塊基板中面向至少一電晶體之該通道。
圖2顯示在一SeOI基板上構成的一列之nMOS電晶體T1 -T7 的一斷面視圖。於此斷面視圖中，該絕緣層支承該參考BOX(BOX代表埋入氧化物)。
於此圖2中，該等電晶體之該通道係完全地耗乏，該源極S及該汲極區域D二者係與該絕緣層BOX接觸。
然而，本發明亦擴大到部分耗乏技術，其中該源極區域及該汲極區域並未正好延伸進入該薄層。於此例子中，應注意的是該後控制閘當其距該源極與該汲極區域之間的該通道區域越遠時，係全面地較為無效的。
為了清晰起見，圖2顯示具有相同尺寸的電晶體。
然而，圖2係完全為一圖解說明。實務上，該資料路徑單元的該等電晶體並非必需以列方式佈置，其不需具有相同的尺寸(包括沿著一已知列)，其可具有一個別的後控制閘或是一共同的後控制閘，施加至該等後控制閘之電位可為相同或是不同，等等。
參考該電晶體T7 ，此具有，於該SeOI基板之該薄層中，一源極區域S7 ，一汲極區域D7 及一通道區域C7 係位在該源極與汲極之間。該電晶體T7 進一步包括一前控制閘區域GA7 ，就其本身而論其傳統上以一熟知方式配置在該通道上方，一閘介電層10係插入在該前控制閘區域GA7 與該通道C7 之間。
該電晶體T7 進一步包括一後控制閘GN2 係配置在該大塊基板中，並藉由該絕緣層BOX與該通道C7 隔離。該電晶體T7 因而具有二控制閘：亦即該傳統上使用的前控制閘GA7 ，以及本發明提出的該後控制閘GN2 ，其特別地係意欲用以增加該電晶體之傳導而不會增加其之尺寸。
圖2之目的在於圖示該等不同的可行情況。於此圖2中：
-　該電晶體T1 具有一p+ 型的後控制閘GP1 ；
-　該電晶體T2 具有一n+ 型的後控制閘GN1 ；
-　該電晶體T3 無後控制閘；
-　該電晶體T4 -T6 具有一p+ 型的共同後控制閘GP2 ；以及
-　該電晶體T7 具有一n+ 型的後控制閘GN2 。
如圖2中所示，與一電晶體個別地相關的一後控制閘可配置在該大塊基板中位在該絕緣層下方，俾以僅延伸面向該電晶體之該通道(參見電晶體T1 、T2 及T7 )。
該後控制閘可為複數之電晶體共用，配置在該複數之電晶體之該等通道下，位於該大塊基板中該絕緣層下方(於T4 -T6 的例子中)。
該後控制閘，例如，係藉由在該絕緣層BOX下方植入摻雜劑所構成。
該後控制閘係藉由相對傳導性型式的一井CN1 、CP1 、CN2 、CP2 (針對一p+ 型後控制閘GP1 、GP2 為n型井CN1 、CN2 ；針對一n+ 型後控制閘GN1 、GN2 為p- 型井CP1 、CP2 )而與該大塊基板隔離。
選定該井電壓因此藉由該後控制閘與該井之間該電極節點所產生的該寄生二極體係總是為反向偏壓，該二極體將該後控制閘與該井隔離以及與其可包含的任何者(特別是其他後控制閘)隔離。事實上，當然其能夠提供一井與相同型式的複數後控制閘共用。
應注意的是，就一可交替方案而言或是除了該等井外，能夠提供側向隔離區域，在該絕緣層BOX下方，其於深度方向延伸進入該大塊基板俾以將該後控制閘與該大塊基板隔離。於該一情況下，該後控制閘並不必需精確地配置面向一電晶體之該通道。
此外，根據一可任擇的具體實施例(未顯示)，一第二絕緣層，立基於該大塊基板中位在該絕緣層BOX下方，亦可，完全或是部分地，有助於將一後控制閘與該大塊基板隔離。
藉由正或負地偏壓該電晶體之該後控制閘(典型地藉由+0.3V或-0.3V)，該電晶體之性質可個別地加以修改。特別地，該電晶體之該臨限電壓可經轉變。現在，修改該臨限電壓係等同於修改該電晶體之該通道的實體寬度。
因此，關於本發明，只此一次地界定該電晶體之該通道的實體寬度，但證實能夠藉由選擇其中該後控制閘係經驅動的該方式，修改其之通道之該外觀(有效的)寬度。
具有n型導電性之一通道以及p型導電性的一後控制閘的一電晶體(該後控制閘因而視為具有一工作性能)，具有一極高的臨限電壓。此臨限電壓可藉由對該後控制閘施以一正電壓而降低。
具有n型導電性之一通道以及n型導電性的一後控制閘的一電晶體(該後控制閘因而視為未具有一工作性能)，具有一標稱臨限電壓其可藉由對該後控制閘施以一正電壓而降低。
經由該後控制閘所造成的該電晶體之此臨限電壓的變化，可根據Vth =Vt0 -α.VBG 加以公式表示，其中Vth 代表該電晶體之臨限電壓，VBG 為對該後控制閘所施以之電壓，Vt0 為該標稱臨限電壓(可根據使用一n型或是一p型之一後控制閘而藉由該工作性能加以轉變)，以及一α係數係與該電晶體之幾何形狀有關。
該係數α特別地可根據α=3tox1 /(tSi +3tox2 )加以模型化，其中tox1 代表將該前控制閘與該通道分離的該閘介電層之厚度，tox2 代表將該後控制閘與該通道分離的該絕緣層之厚度，以及tSi 代表該薄膜之厚度。
因此，應瞭解的是與一電晶體有關的該後控制閘之摻雜作業的類型可或不需轉變該標稱臨限電壓，而且該後控制閘之偏壓使能夠調整該臨限電壓。
因此，由增加處於該電晶體之開啟狀態中該傳導電流ION (藉由降低該臨限電壓)以及減少該關閉狀態之電晶體中該洩漏電流IOFF (藉由增加該臨限電壓)而能夠有所助益。
因此，關於本發明，較佳地選擇該電晶體因此其具有一實體寬度，該實體寬度係較未應用本發明之此電晶體所具有的實體尺寸為小(就在一大塊基板上所構成的一CMOS資料路徑單元而言)。因此，降低此電晶體所屬的該級之該電容。以該一方式，該(等)先前級之負載係為降低的。
就一固定的傳導位準而言，因而能夠降低該先前級之負載約33%。
一般而言，針對一固定傳導，使用該後控制閘能夠減小該電晶體之寬度2倍(由45奈米微影蝕刻術開始，因為對於先前微影蝕刻術而言該厚度比與電壓並非有利的)。假若該電晶體之寬度減少二倍，則其之輸入容量亦減少二倍，但該輸出傳導，其亦可為追求的，並未改善。因此，直覺上評估通常一二次因數(2)係為更好的。然而，應注意的是資料路徑單元係相對於其之內文為最佳的，而且有的例子中需要專門地將電容或是電阻最佳化。
更確切地，為了增加傳導電流之優點，亦能夠在該電晶體之該後控制閘上作動(因而亦增加該通道之該有效寬度而不需修正該實體寬度)。因此，能夠減小此電晶體所屬該級之電阻(增加該傳導)。該(等)接續級可有效地以該一方式加以負載。
因而，在該32奈米技術節點下能夠達到降低約33%的阻抗(就下一代技術而言，此降低甚至必需較大)，而不必需增加該等電晶體之尺寸。
當然，該二動作較佳地可一起實行。於該一情況下，可減小該資料路徑單元之該佔用面積約15-25%。
以下方程式，取自於由T. Sakurai所著，於1993年1月IEEE Transaction On Electron Devices，No.1/Vol.40所發表“在超大型規模積體電路中用於互連延遲、耦合及串音的解析解(Closed-form Expressions for Interconnection Delay,Coupling,and Crosstalk in VLSI’s )”一文，說明一輸出級與一輸入級之間該傳播延遲Tv ：
於此方程式中：
- Rint 與Cint 分別代表該電連接之該電阻與該電容，該等變化係視該微影術(於以下所考量的實例中為32奈米)以及該連接之長度(於此實例中介於10奈米與10微米之間)而定；
-Rbuf 代表該電連接之開始處該輸出級之阻抗；
-Cbuf 代表該電連接之另一端部處該輸入級之電容。
圖1中該等曲線Ca及Cl顯示該傳播延遲(以ps為單位)隨著該連接長度(以奈米為單位)變化，分別為針對一類比信號之該90%之振幅的傳播，以及一數位信號之該振幅的50%傳播。
於本發明之一示範具體實施例中，Cbuf 及係Rbuf 為減小33%者。於分別針對該類比與數位情況的該傳播延遲中，曲線Cai及Cli圖示該實質減少(約55%)。
應瞭解的是能夠變化該等參數的其中之一或是二者：Cbuf (經由該電晶體之該等尺寸上的減少)以及Rbuf (經由該後控制閘)。
因此，在32奈米技術節點下，該速度可約為雙倍。然而，保守估計速度約增加25-33%。
如以上所示，該資料路徑單元之該佔用面積可減少約15-25%。
本發明亦提供減少洩漏並因而降低耗電的優點。此洩漏減少係由於使用較小的電晶體，並亦可藉由當該電晶體係處於關閉狀態時適當地控制該後控制閘而達成(減少該洩漏電流IOFF )。
在該開啟狀態下，該耗電因而可降低約25-33%。與傳統CMOS技術或是未驅動該後控制閘中該資料路徑單元比較，在關閉狀態下大約減少10-20。
應瞭解的是在一固定操作頻率下，在較小電晶體範圍內明顯地降低耗電，消耗較少的電力。然而，可構想該等電晶體亦顯著地較快且頻率較高。最後，一較高的頻率必需一較高的耗電，但亦具有一等量較高的使用因素。
再者，本發明具有容許達到較高操作頻率的優點。保守評估一頻率增加約30至50%。
一種操作具有本發明之一資料路徑單元的一後控制閘的一電晶體之方法，包含當該電晶體係處於關閉狀態下時對該後控制閘施以一第一電位，以及當該電晶體係處於開啟狀態下時對該後控制閘施以一第二電位。
更特定言之，當該後控制閘係處於低或關閉狀態時，例如當接地時，該電晶體係在低速度低洩漏下作動。在無信號下，亦即，處於關閉狀態，該耗電係為降低的。
當該後控制閘係處於高或開啟狀態時，例如係連接至一標稱供給電壓VDD ，該操作速度增加。
在驅動該後控制閘與該電晶體之該等實體尺寸之間作一適當的妥協，其能夠達到，同時地降低該佔用面積20%以及功能增加20%。當然，每一單元可經設計而得益於一或其他參數的所有優點。
於以上的說明中，取用該資料路徑單元之僅有一單一電晶體作為一實例。實務上，該單元之所有或是一些電晶體可具有一後控制閘。
一後控制閘線路可進一步連接複數之電晶體之該等後控制閘。特別地，一共同的後控制閘線路可連接沿著一且相同列配置的電晶體之該等後控制閘。
圖3顯示於大型CMOS技術中一全加器(full-adder)資料路徑單元(於圖3中的左邊上)，與根據本發明之一可行具體實施例的該相同單元(於右邊上)之間的一比較。本發明之該單元的該等電晶體係以列方式配置，一後控制閘線路BG1-BG6沿著每一列於該大塊基板中在該絕緣層下方延伸。
本發明之該單元具有一操作速度至少約高20%，具有一佔用面積約小20%以及一耗電量在主動模式下約減少20%，在非主動模式下減少量多於10。
於圖3中所示該實例之佈局亦係為有利的，在於其提供一規則化構形用以限制在光阻劑遮罩之該暴露波長下減小該等尺寸所造成的變形及毀壞。此規則化構形係特別地根據一單一多晶矽定向(僅賦予一與該等製造工具有關的單一尺寸公差)，以及一單一多晶矽節距(僅賦予較佳地控制該光學現象)。
再者，該單元僅由活性區域之頻帶構成，從而簡化光微影術作業。
於圖3中所示之實例中，任一列之該等電晶體具有相同的尺寸(特別是相同的寬度)。然而，本發明並未限定在該一情況，而亦可涵蓋沿著任一列具有不同實體尺寸(特別是不同的寬度)的電晶體。
此外，每一電晶體(或每一電晶體群組，特別是每列電晶體)可具有一專用的“比例因數(scale factor)”，簡單地藉由對每一後控制閘施以一不同的電位。
應瞭解的是本發明並未限定在根據其之第一觀點的一資料路徑單元，但亦擴大到包含該一單元的一積體電路，驅動該一單元的方法以及設計該一單元的一方法，其中該單元之至少一電晶體的實體寬度係減小，俾以減小其之電容，以及為了增加其之傳導性而增加一後控制閘至該電晶體。
BOX‧‧‧埋入氧化物/絕緣層
BG1-BG6‧‧‧後控制閘線路
C7 ‧‧‧通道區域
CN1 ,CN2 ‧‧‧n型井
CP1 ,CP2 ‧‧‧p- 型井
D‧‧‧汲極區域
D7 ‧‧‧汲極區域
GA7 ‧‧‧前控制閘
GN1 ‧‧‧後控制閘
GN2 ‧‧‧後控制閘
GP1 ‧‧‧後控制閘
GP2 ‧‧‧後控制閘
S‧‧‧源極
S7 ‧‧‧源極區域
T1 -T7 ‧‧‧nMOS電晶體
VDD ‧‧‧標稱供給電壓
10‧‧‧閘介電層
由閱讀以下經由非限定實例並相關於該等附加圖式所作其之較佳具體實施例之詳細說明，本發明之其他觀點、目的與優點將變得更為顯而易見的，其中：-　圖1顯示就傳播延遲而言應用本發明的可行增益；- 圖2係為圖解構成一後控制閘的一圖表；以及- 圖3之目的在於將位在一大塊基板上的一互補性氧化金屬半導體(CMOS)資料路徑單元，與位在本發明之第一觀點的一可行具體實施例的一SeOI基板上的一CMOS資料路徑單元比較。
BOX‧‧‧埋入氧化物/絕緣層
C7 ‧‧‧通道區域
CN1 ,CN2 ‧‧‧n型井
CP1 ,CP2 ‧‧‧p- 型井
D‧‧‧汲極區域
D7 ‧‧‧汲極區域
GA7 ‧‧‧前控制閘
GN1 ‧‧‧後控制閘
GN2 ‧‧‧後控制閘
GP1 ‧‧‧後控制閘
GP2 ‧‧‧後控制閘
S‧‧‧源極
S7 ‧‧‧源極區域
T1 -T7 ‧‧‧nMOS電晶體
10‧‧‧閘介電層

Claims (9)

  1. 一種資料路徑單元，其係特別地針對其之環境設計，在一絕緣體上覆以半導體的基板上構成的一積體電路中使用，其包含一半導體材料薄層係藉由一絕緣層與一大塊基板隔離，該單元包含一場效電晶體陣列，每一電晶體於此薄層中具有一源極區域(S7 )、一汲極區域(D7 )以及一通道區域(C7 )其係由該源極與汲極區域加以限制，並進一步包括一前控制閘(GA7 )其係經構成位在該通道區域上方，其特徵在於至少一電晶體(T7 )具有一後控制閘(GN2 )係構成位於該大塊基板中位在該通道區域下方，該後控制閘能夠經偏壓俾以修正該電晶體之該等性能特性。
  2. 如申請專利範圍第1項之單元，其中後閘線路(BG1 -BG6 )連接複數之電晶體的該等後控制閘。
  3. 如申請專利範圍第2項之單元，其中該等電晶體係以列方式配置，且其中該後閘線路(BG1 -BG6 )沿著一列之電晶體在該絕緣層下方延伸進入該大塊基板。
  4. 如申請專利範圍第1項之單元，其中該後控制閘係藉由相對導電類型的一井與該大塊基板隔離。
  5. 如申請專利範圍第1項之單元，其中該後控制閘具有與該電晶體之該通道相同類型的一導電性。
  6. 如申請專利範圍第1項之單元，其中各電晶體具有構成位於該大塊基板中位在該通道區域下方之後控制閘，該後控制閘藉由一後閘線路而連接，且該後控制閘能夠經偏壓俾以修正該電晶體之該等性能特性，該後控制閘係藉 由相對導電類型的一井與該大塊基板隔離。
  7. 一種構成位在一絕緣體上覆以半導體之基板上的一積體電路，其包含本發明申請專利範圍第1至5項中任一項之一資料路徑單元。
  8. 一種驅動如申請專利範圍第1項之一單元的方法，其中該後控制閘當該電晶體係處於關閉狀態時連接至一第一電位，而當該電晶體係處於開啟狀態時連接至一第二電位。
  9. 一種設計一資料路徑單元的方法，其中該單元特別地係針對其之環境設計，在一絕緣體上覆以半導體的基板上構成的一積體電路中使用，其包含一半導體材料薄層係藉由一絕緣層與一大塊基板隔離，該單元包含一場效電晶體陣列，每一電晶體於此薄層中具有一源極區域(S7 )、一汲極區域(D7 )以及一通道區域(C7 )其係由該源極與汲極區域加以限制，並進一步包括經構成位在該通道區域上方之一前控制閘(GA7 )，該方法包含以下步驟：減小該單元之一電晶體的實體寬度，為了降低其之電容；以及對該電晶體增加一後控制閘，該閘配置在該大塊基板中，為了在當處於一開啟狀態下使用時增加其之導電性。
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