JP2010010590A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】コンタクト配線を形成する際の短縮(shortening)を抑制して、コンタクト配線の開放(open)の発生を防止でき、信頼性を向上できる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、ゲート絶縁膜24と、ゲート電極GCと、活性化領域層AAと、層間絶縁膜22と、コンタクト配線SC1,SC2とを具備し、前記コンタクト配線SC1,SC2の平面形状は、長手方向に沿った端部が円弧である第1,第2領域S1,S2と、前記第1,第2領域を長手方向に沿って連結する第3領域S3とにより構成され、前記第1,第2領域の長手方向の長さaと、前記第3領域の長手方向の長さbと、前記第1,第2領域の短手方向の幅rと、前記第3領域の短手方向の幅wとは、
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なる関係を満たす。
【選択図】 図3
【解決手段】半導体装置は、ゲート絶縁膜24と、ゲート電極GCと、活性化領域層AAと、層間絶縁膜22と、コンタクト配線SC1,SC2とを具備し、前記コンタクト配線SC1,SC2の平面形状は、長手方向に沿った端部が円弧である第1,第2領域S1,S2と、前記第1,第2領域を長手方向に沿って連結する第3領域S3とにより構成され、前記第1,第2領域の長手方向の長さaと、前記第3領域の長手方向の長さbと、前記第1,第2領域の短手方向の幅rと、前記第3領域の短手方向の幅wとは、
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なる関係を満たす。
【選択図】 図3
Description
この発明は、半導体装置およびその製造方法に関し、例えば、SRAMのシェアドコンタクト(Shared Contact)配線等に適用されるものである。
近年の高集積SRAM(Static Random Access Memory)のコンタクト配線(コンタクトプラグ)には、その平面形状が、正方形であるもの以外に、平面形状が長方形であるシェアドコンタクト配線(SC:Shared Contact)が用いられている。シェアドコンタクト配線によれば、セルサイズが縮小できるため、高集積SRAMにとって非常に有効な技術である。このように、シェアドコンタクト配線の平面形状の最適化は、SRAMのスケーリングを維持・進行するために重要な要素であると言える。
ここで、シェアドコンタクト配線の平面形状を最適化する上での最大の問題は、シェアドコンタクト配線を形成するためにレジストに形成したレジスト開口の寸法と、加工後のコンタクト配線の寸法の差(加工変換差)が大きいことである。
より具体的には、加工変換差が大きいため、フォトリソグラフィ後の最終加工形状であるシェアドコンタクト配線の平面形状が大きく縮退(shortening)してしまう。これは、フォトレジストパターンをハードマスク層に転写するRIE(Reactive Ion Etching)工程の際に、開口面積に依存した反応生成物が発生し、ハードマスク層に付着する事がその主な原因であると考えられる。その結果、例えば、形成したシェアドコンタクト配線と、ゲート電極、および活性化領域等と間に開放(open)が発生し、信頼性が低減する点で不利である。
上記のように、従来の半導体装置およびその製造方法は、コンタクト配線を形成する際に短縮(shortening)が発生するため、コンタクト配線に開放(open)が発生し、信頼性が低減するという問題があった。
この出願の発明に関連する文献公知発明としては、次のような特許文献1がある。この特許文献1には、コンタクト配線の形状に関する記載がされている。
特開2006−287216号公報
この発明は、コンタクト配線を形成する際の短縮(shortening)を抑制して、コンタクト配線の開放(open)の発生を防止でき、信頼性を向上できる半導体装置およびその製造方法を提供する。
この発明の一態様によれば、前記半導体基板上に設けられるゲート絶縁膜と、前記ゲート絶縁膜上に設けられるゲート電極と、前記半導体基板中に、前記ゲート電極とチャネル長方向に隔離して設けられる活性化領域層と、前記ゲート電極上、および前記活性化領域層上を覆うように設けられる層間絶縁膜と、前記ゲート電極と前記活性化領域層とを電気的に接続するように前記層間絶縁膜中に設けられるコンタクト配線とを具備し、前記コンタクト配線の平面形状は、長手方向に沿った端部が円弧である第1,第2領域と、前記第1,第2領域を長手方向に沿って連結する第3領域とにより構成され、前記第1,第2領域の長手方向の長さaと、前記第3領域の長手方向の長さbと、前記第1,第2領域の短手方向の幅rと、前記第3領域の短手方向の幅wとは、
b/a>0.5
w/r>0.5
なる関係を満たす半導体装置を提供できる。
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なる関係を満たす半導体装置を提供できる。
この発明の一態様に係る半導体装置の製造方法によれば、半導体基板中に素子分離絶縁膜を埋め込み形成する工程と、前記素子分離絶縁膜上に、順次ゲート絶縁膜およびゲート電極を形成する工程と、前記ゲート電極をマスクとして、半導体基板中にp型またはn型の不純物を導入し、ソース/ドレインとして働く活性化領域層を形成する工程と、前記活性化領域層上、前記ゲート電極上、および前記素子分離絶縁膜上を覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜上に、ハードマスク層を形成する工程と、前記ハードマスク層上にフォトレジストを形成する工程と、前記フォトレジストにコンタクト配線パターンを転写する工程と、前記フォトレジストパターンをマスクにし前記ハードマスクに転写する工程と、前記ハードマスク層をマスクとして、異方性エッチングを、前記ゲート電極の表面上、前記素子分離絶縁膜の表面上、および前記活性化領域層の表面上まで行い、トレンチを形成する工程と、前記トレンチ内に、導電体層を形成する工程と、前記導電体層を、前記層間絶縁膜の表面上まで平坦化し、前記トレンチ内にコンタクト配線を形成する工程とを具備し、前記フォトレジストに開口を形成する工程において、前記開口の平面形状は、長手方向に沿った端部が円弧である第1,第2領域と、前記第1,第2領域とを長手方向に沿って連結する第3領域とにより構成され、前記第1,第2領域の長手方向の長さaと、前記第3領域の長手方向の長さbと、前記第1,第2領域の短手方向の幅rと、前記第3領域の短手方向の幅wとすれば、
b/a>0.5
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の関係を満たすように形成する半導体装置の製造方法を提供できる。
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の関係を満たすように形成する半導体装置の製造方法を提供できる。
この発明によれば、コンタクト配線を形成する際の短縮(shortening)を抑制して、コンタクト配線の開放(open)の発生を防止でき、信頼性を向上できる半導体装置およびその製造方法が得られる。
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
[第1の実施形態]
<1.構成例>
まず、図1乃至図4を用いて、この発明の第1の実施形態に係る半導体装置の構成例を説明する。以下の説明では、SRAM(Static Random Access Memory)を半導体装置の一例として説明する。
1−1.全体構成例(SRAMセル)
図1、図2を用いて、第1の実施形態に係る半導体装置の全体構成例について説明する。ここでは、SRAMの単位メモリセル(SRAMセル)について説明する。図1は本例に係るSRAMセルの等価回路図、図2は本例に係るSRAMセルの平面レイアウトを示す図である。
<1.構成例>
まず、図1乃至図4を用いて、この発明の第1の実施形態に係る半導体装置の構成例を説明する。以下の説明では、SRAM(Static Random Access Memory)を半導体装置の一例として説明する。
1−1.全体構成例(SRAMセル)
図1、図2を用いて、第1の実施形態に係る半導体装置の全体構成例について説明する。ここでは、SRAMの単位メモリセル(SRAMセル)について説明する。図1は本例に係るSRAMセルの等価回路図、図2は本例に係るSRAMセルの平面レイアウトを示す図である。
図示するように、SRAMセルは、転送トランジスタ(Transfer Tr)N5、N6、およびデータ記憶を行ようにフリップフロップ接続されたインバータ回路12−1、12−2により構成されている。
転送トランジスタN5の電流経路の一端はビット線BLに接続され、他端はノードNDに接続され、ゲートはワード線WLに接続されている。転送トランジスタN6の電流経路の一端はビット線/BLに接続され、他端はノード/NDに接続され、ゲートはワード線WLに接続されている。
インバータ回路12−1は、負荷トランジスタ(Load Trまたはpull-up Tr)P1、駆動トランジスタ(Driver Trまたはpull-down Tr)N3を備えている。駆動トランジスタN3の電流経路の一端は接地電源電圧VSSに接続され、他端は負荷トランジスタP1の電流経路の一端に接続され、ゲートは負荷トランジスタP1のゲートに接続されている。負荷トランジスタP1の電流経路の他端は内部電源電圧VDDに接続されている。
インバータ回路12−2は、負荷トランジスタP2、駆動トランジスタN4を備えている。駆動トランジスタN4の電流経路の一端は接地電源電圧VSSに接続され、他端は負荷トランジスタP2の電流経路の一端に接続され、ゲートは負荷トランジスタP2のゲートに接続されている。負荷トランジスタP2の電流経路の他端は内部電源電圧VDDに接続されている。
ここで、本例では、負荷トランジスタP1の電流経路の一端(接続ノードND)と、負荷トランジスタP2及び駆動トランジスタN4のゲート電極とを電気的に接続するために、瓢箪型のシェアドコンタクト(Shared Contact)配線SC1が設けられている。
同様に、負荷トランジスタP2の電流経路の一端(接続ノード/ND)と、負荷トランジスタP1及び駆動トランジスタN3のゲート電極とを電気的に接続するために、瓢箪型のシェアドコンタクト(Shared Contact)配線SC2が設けられている。
ここで、シェアドコンタクト配線とはコンタクトホールを共有(Shared)する事により、上層メタル配線を介さずに電気的に接続する共通コンタクト配線である。そのため、本例に係るシェアドコンタクト配線SC1,SC2の構成によれば、チャネル長方向のSRAMセルのサイズを低減することができる。その結果、高集積化に対して有利である。
さらに、本例に係る半導体装置では、平面形状が瓢箪型であるコンタクト配線SC1,SC2を備えている。そのため、詳述するように、まず第1として、フォトレジストのパターン形成段階での開口面積を減らす事により、反応生成物の発生量自体を抑えることができる。その結果、コンタクト配線SC1,SC2を形成する際のハードマスク層の短縮(shortening)を抑制して、コンタクト配線SC1,SC2の開放(open)の発生を防止でき、信頼性を向上できるものである。
1−2.シェアドコンタクト配線の平面形状
次に、図3を用いて、本例に係るシェアドコンタクト配線の平面形状について、より詳しく説明する。この説明では、図2中のシェアドコンタクト配線SC1を一例に挙げて説明する。
次に、図3を用いて、本例に係るシェアドコンタクト配線の平面形状について、より詳しく説明する。この説明では、図2中のシェアドコンタクト配線SC1を一例に挙げて説明する。
図示するように、本例に係るコンタクト配線SC1の平面形状は、チャネル長方向(長手方向)に沿った端部が円弧である第1,第2領域S1,S2と、第1,第2領域S1,S2を長手方向に沿って連結する第3領域S3とにより構成されている。
さらに、図3に示すように、第1乃至第3領域S1〜S3は、以下の式(1)、式(2)を満たすものである。即ち、
b/a>0.5 … 式(1)
w/r>0.5 … 式(2)
ここで、式(1)中のaは第1,第2領域S1,S2の長手方向の長さ、上記bは第3領域の長手方向の長さである。式(2)中のrは第1,第2領域S1,S2の短手方向の幅、wは第3領域S3の短手方向の幅である。尚、コンタクト配線SC2についても、同様に上記式(1)、(2)を満たしている。
b/a>0.5 … 式(1)
w/r>0.5 … 式(2)
ここで、式(1)中のaは第1,第2領域S1,S2の長手方向の長さ、上記bは第3領域の長手方向の長さである。式(2)中のrは第1,第2領域S1,S2の短手方向の幅、wは第3領域S3の短手方向の幅である。尚、コンタクト配線SC2についても、同様に上記式(1)、(2)を満たしている。
上記のように、本例に係るコンタクト配線SC1,SC2の第1乃至第3領域S1〜S3は、上記式(1)、(2)を満たしている。
そのため、フォトレジストパターン形成段階での開口面積が減り、反応生成物の発生量自体を抑えることができ、短縮(shortening)を抑制して、コンタクト配線SC1,SC2の開放(open)の発生を防止でき、信頼性を向上できる点で有利である。
1−3.シェアドコンタクト配線の断面構成例
次に、図4を用いて、本例に係るシェアドコンタクト配線SC1,SC2の断面構成例について、より詳しく説明する。この説明では、図2中のIV−IV線に沿った断面構造を一例に挙げて説明する。
次に、図4を用いて、本例に係るシェアドコンタクト配線SC1,SC2の断面構成例について、より詳しく説明する。この説明では、図2中のIV−IV線に沿った断面構造を一例に挙げて説明する。
図示するように、半導体基板21中に埋め込み形成された素子分離絶縁膜STI(Shallow Trench Isolation)、素子分離絶縁膜STI上に設けられるゲート絶縁膜24、ゲート絶縁膜上に設けられるゲート電極GC、ゲート電極の側壁に沿って設けられる側壁25、半導体基板中にゲート電極とチャネル長方向に素子分離絶縁膜を挟んで隔離して設けられる活性化領域層AA(S:Source)、ゲート電極上、素子分離絶縁膜上、および活性化領域層上を覆うように設けられる層間絶縁膜22が形成されている。さらに、コンタクト配線SC2が、ゲート電極GCと活性化領域層AAとを電気的に接続するように層間絶縁膜22中に設けられている。
尚、本例では、ゲート電極GCが素子分離絶縁膜STI上に設けられる場合を一例に挙げて説明した。しかし、この構成に限られず、例えば、活性化領域層AAが、ゲート電極GCの下までチャネル長方向に延設される構成等もあり得る。
さらに、上記1−2.で説明したように、シェアドコンタクト配線SC2の平面形状は、式(1)、式(2)とを満たすものである。即ち、
第1,第2領域S1,S2の長手方向の長さaと、第3領域S3の長手方向の長さbと、第1,第2領域S1,S2の短手方向の幅rと、第3領域S3の短手方向の幅wとは、
b/a>0.5 … 式(1)
w/r>0.5 … 式(2)
を満たすものである。
第1,第2領域S1,S2の長手方向の長さaと、第3領域S3の長手方向の長さbと、第1,第2領域S1,S2の短手方向の幅rと、第3領域S3の短手方向の幅wとは、
b/a>0.5 … 式(1)
w/r>0.5 … 式(2)
を満たすものである。
そのため、図4に示すように、シェアドコンタクト配線SC2のチャネル長方向の半導体基板21上の長さL1を増大することができる。その結果、図中に破線で囲って示すように、コンタクト配線SC2と、ゲート電極GC、スペーサ25、および活性化領域AAとの間の開放(open)の発生を防止することができ、信頼性を向上することができる。
<2.加工変換差>
次に、図5乃至図7を用いて、フォトレジストに転写されたマスクパターンを、層間絶縁膜に転写する際に発生する加工変換差について説明する。
次に、図5乃至図7を用いて、フォトレジストに転写されたマスクパターンを、層間絶縁膜に転写する際に発生する加工変換差について説明する。
図5に示すように、フォトリソグラフィ法を用いて、フォトレジスト形状Re(Resist structure)にパターンを転写した後、その下層のハードマスクに転写をする際には、パターンがそのまま転写されずに変化し、ハードマスク層が短縮(shortening)する。そのため、この短縮したハードマスク層をマスクとして形成される最終加工形状Fi(Final structure)も、短縮したものが形成されてしまう。このように、フォトリソグラフィ法を用いて加工を行った時の最終加工形状の寸法変化量を、加工変換差と称する。
このような加工変換差による短縮(shortening)により、コンタクト配線と、ゲート電極、スペーサ、および活性化領域と間の開放(open)が発生する要因となる。
ここで、図6は、フォトリソグラフィの際のレジストに形成する開口面積(Litho_S)と、加工面積差(加工による面積の変化量)(Delta_S(Litho開口面積−final開口面積))との関係を示したものである。図示するように、加工面積差(Delta_S)は、開口面積(Litho_S)に依存している事が分かる。例えば、本例の図6では、2次関数で良い近似を得る。
そのため、加工面積差すなわち加工変換差を低減するためには、フォトリソグラフィを行う際のレジストに形成する開口面積(Litho_S)を低減すればよいことが分かる。
例えば、図中の破線30に示すように、コンタクト配線SC1,SC2の加工変換差を、レジストの開口面積SC_S(15000nm^2程度)から理想の加工変換差30(4000nm^2程度)としたい場合には、特性線との交点、つまり、レジストの開口面積SC_S´(7500nm^2)となるように開口面積を低減すれば良い。
そのため、本例のリソグラフィ後のコンタクト配線SC2の平面形状は、図7のように示される。
本例では、上記の式(1)、(2)の関係を満たすように、フォトレジストマスクを形状Re_SC2となるように形成する。この形状は従来の長方形形状より開口面積が小さい為、従来の形状に比べて加工変換差によるチャネル長方向(長手方向)の短縮LL及びチャネル幅方向(短手方向)の短縮SLをより小さく出来る。つまり、加工変換差による短縮(shortening)の発生を抑制して、開放(open)の発生を防止するシェアドコンタクト配線SC1,SC2を形成することができる。
<3.半導体装置の製造方法>
次に、図8乃至図13を用いて、本例に係る半導体装置の製造方法について説明する。この説明では、図2の平面構造、および図4の断面構造における半導体装置の製造方法を一例に挙げて説明する。
次に、図8乃至図13を用いて、本例に係る半導体装置の製造方法について説明する。この説明では、図2の平面構造、および図4の断面構造における半導体装置の製造方法を一例に挙げて説明する。
(ステップST1(ゲート電極等の形成))
まず、図8および図9に示すように、半導体基板21中に素子分離絶縁膜STIを形成する。続いて、ゲート絶縁膜24およびゲート電極GCを形成する。続いて、ゲート電極GC等をマスクとして、p型及びn型の不純物を半導体基板21中に注入し熱拡散することにより、半導体基板21中の活性化領域AAにソース/ドレインを形成する。続いて、ゲート電極CGに側壁を形成し、SRAMセルを構成するトランジスタP1,P2,N3〜N6を形成する。続いて、トランジスタP1,P2,N3〜N6上、素子分離絶縁膜STI上、および活性化領域層AA上を覆うように層間絶縁膜22を形成する。続いて、層間絶縁膜22上にハードマスク層31を形成する。続いて、ハードマスク層31上に、フォトレジスト32を塗布する。
まず、図8および図9に示すように、半導体基板21中に素子分離絶縁膜STIを形成する。続いて、ゲート絶縁膜24およびゲート電極GCを形成する。続いて、ゲート電極GC等をマスクとして、p型及びn型の不純物を半導体基板21中に注入し熱拡散することにより、半導体基板21中の活性化領域AAにソース/ドレインを形成する。続いて、ゲート電極CGに側壁を形成し、SRAMセルを構成するトランジスタP1,P2,N3〜N6を形成する。続いて、トランジスタP1,P2,N3〜N6上、素子分離絶縁膜STI上、および活性化領域層AA上を覆うように層間絶縁膜22を形成する。続いて、層間絶縁膜22上にハードマスク層31を形成する。続いて、ハードマスク層31上に、フォトレジスト32を塗布する。
(ステップST2(レジスト開口の形成))
続いて、図10および図11に示すように、フォトリソグラフィ法を用いてフォトレジスト32に、シェアドコンタクト配線を形成する為のレジスト開口OP1,OP2を形成し、続いて前記レジスト開口をハードマスク層31に転写する。
続いて、図10および図11に示すように、フォトリソグラフィ法を用いてフォトレジスト32に、シェアドコンタクト配線を形成する為のレジスト開口OP1,OP2を形成し、続いて前記レジスト開口をハードマスク層31に転写する。
この際、レジスト32に形成するレジスト開口OP1,OP2の平面形状は、シェアドコンタクト配線SC1,SC2と同様に、上記の式(1),式(2)を満たすように選択的に数値限定を行う。即ち、
開口OP1,OP2の平面形状は、長手方向に沿った端部が円弧である第1,第2領域と、第1,第2領域とを長手方向に沿って連結する第3領域とにより構成され、第1,第2領域S1,S2の長手方向の長さaと、第3領域S3の長手方向の長さbと、第1,第2領域S1,S2の短手方向の幅rと、第3領域S3の短手方向の幅wとは、
b/a>0.5 … 式(1)
w/r>0.5 … 式(2)
の関係を満たすように形成する。
開口OP1,OP2の平面形状は、長手方向に沿った端部が円弧である第1,第2領域と、第1,第2領域とを長手方向に沿って連結する第3領域とにより構成され、第1,第2領域S1,S2の長手方向の長さaと、第3領域S3の長手方向の長さbと、第1,第2領域S1,S2の短手方向の幅rと、第3領域S3の短手方向の幅wとは、
b/a>0.5 … 式(1)
w/r>0.5 … 式(2)
の関係を満たすように形成する。
このように、レジスト開口OP1,OP2の開口面積を低減することにより、ハードマスク層31の開口側面に付着する反応生成物の発生量自体を抑えることができ、加工変換差を低減することができる。
(ステップST3(トレンチの形成))
続いて、図12および図13に示すように、残存させたハードマスク層31をマスクとして、例えば、RIE法等の異方性エッチングをトランジスタP1,P2の表面上、素子分離絶縁膜STIの表面上、および活性化領域AAの表面上まで行い、シェアドコンタクト配線SC1,SC2を埋め込み形成するトレンチを形成する。
続いて、図12および図13に示すように、残存させたハードマスク層31をマスクとして、例えば、RIE法等の異方性エッチングをトランジスタP1,P2の表面上、素子分離絶縁膜STIの表面上、および活性化領域AAの表面上まで行い、シェアドコンタクト配線SC1,SC2を埋め込み形成するトレンチを形成する。
この際、トレンチは、上記式(1)、式(2)を満たすように、加工変換差による短縮(shortening)を抑制した開口OP1,OP2の開口部分に形成される。そのため、チャネル長方向の基板21表面上の長さを開放(open)の発生を防止する長さL1とすることができる。
続いて、このトレンチ内に、例えば、CVD法等によりタングステン(W:Tungsten)膜等を堆積する。
続いて、上記タングステン膜を層間絶縁膜22の表面上まで、例えば、CMP(Chemical Mechanical Polishing)等により平坦化してトレンチ内に埋め込み形成し、シェアドコンタクト配線SC1,SC2を形成する。
以上の製造工程により、図2、図4に示す平面構造および断面構造の半導体装置を製造する。
<4.本例に係る効果>
この実施形態に係る半導体装置およびその製造方法によれば、少なくとも下記(1)および(2)の効果が得られる。
以上の製造工程により、図2、図4に示す平面構造および断面構造の半導体装置を製造する。
<4.本例に係る効果>
この実施形態に係る半導体装置およびその製造方法によれば、少なくとも下記(1)および(2)の効果が得られる。
(1)コンタクト配線を形成する際の短縮(shortening)を抑制して、コンタクト配線の開放(open)の発生を防止でき、信頼性を向上できる。
上記のように、例えば、図10および図11に示したように、レジスト32に開口OP1,OP2を形成する際に、開口OP1,OP2の平面形状は、シェアドコンタクト配線SC1,SC2の平面形状と同様に、上記の式(1),式(2)を満たすようにする。即ち、
第1,第2領域S1,S2の長手方向の長さaと、第3領域S3の長手方向の長さbと、第1,第2領域S1,S2の短手方向の幅rと、第3領域S3の短手方向の幅wとは、
b/a>0.5 … 式(1)
w/r>0.5 … 式(2)
の関係を満たすように形成する。
上記のように、例えば、図10および図11に示したように、レジスト32に開口OP1,OP2を形成する際に、開口OP1,OP2の平面形状は、シェアドコンタクト配線SC1,SC2の平面形状と同様に、上記の式(1),式(2)を満たすようにする。即ち、
第1,第2領域S1,S2の長手方向の長さaと、第3領域S3の長手方向の長さbと、第1,第2領域S1,S2の短手方向の幅rと、第3領域S3の短手方向の幅wとは、
b/a>0.5 … 式(1)
w/r>0.5 … 式(2)
の関係を満たすように形成する。
このように、フォトレジストのパターン形成段階において開口OP1,OP2の開口面積を低減することにより、ハードマスク層31の側面に付着する反応生成物の発生量自体を抑えることができ、加工変換差を低減することができる。AAの表面上までおこない、シェアドコンタクト配線SC1,SC2を埋め込み形成するトレンチを形成する。
この際、トレンチは、上記式(1)、式(2)を満たすように、短縮(shortening)を抑制した開口OP1,OP2の開口部分に形成される。そのため、チャネル長方向の基板21表面上の長さを開放(open)の発生を防止する長さL1を有するシェアドコンタクト配線SC1,SC2を形成することができる。
その結果、上記の製造工程により形成される本例のコンタクト配線SC1,SC2の平面形状は、チャネル長方向(長手方向)に沿った端部が円弧である第1,第2領域S1,S2と、第1,第2領域S1,S2とを長手方向に沿って連結する第3領域S3とにより構成され、図3に示すように、第1乃至第3領域S1〜S3は、以下の式(1)、式(2)を満たすものである。即ち、
b/a>0.5 … 式(1)
w/r>0.5 … 式(2)
ここで、式(1)中のaは第1,第2領域S1,S2の長手方向の長さ、上記bは第3領域の長手方向の長さである。式(2)中のrは第1,第2領域S1,S2の短手方向の幅、wは第3領域S3の短手方向の幅である。
b/a>0.5 … 式(1)
w/r>0.5 … 式(2)
ここで、式(1)中のaは第1,第2領域S1,S2の長手方向の長さ、上記bは第3領域の長手方向の長さである。式(2)中のrは第1,第2領域S1,S2の短手方向の幅、wは第3領域S3の短手方向の幅である。
上記のように、本例に係るコンタクト配線SC1,SC2の第1乃至第3領域S1〜S3は、上記式(1)、(2)を満たしている。
そのため、図4に示すシェアドコンタクト配線SC2のチャネル長方向の長さL1を増大することができる。その結果、図中に破線で囲って示すように、コンタクト配線SC2と、ゲート電極GC、スペーサ25、および活性化領域AAとの間の開放(open)を防止することができ、信頼性を向上することができる。
以上に説明したように、フォトレジストのパターン形成段階において開口OP1,OP2の開口面積を低減することにより、加工変換差を低減して短縮(shortening)を抑制でき、コンタクト配線SC1,SC2の開放(open)の発生を防止でき、信頼性を向上できる点で有利である。
(2)製造コストの低減に対して有利である。
本例に係る半導体装置の製造方法によれば、例えば、図10および図11に示したように、上記式(1)、式(2)を満たすように、フォトレジスト32に開口OP1,OP2を形成すればよい。
本例に係る半導体装置の製造方法によれば、例えば、図10および図11に示したように、上記式(1)、式(2)を満たすように、フォトレジスト32に開口OP1,OP2を形成すればよい。
そのため、別途製造工程が増えることがなく上記(1)の効果を得ることができる点で、製造コストの低減に対して有利である。
[第2の実施形態(反応生成物を除去する一例)]
次に、第2の実施形態に係る半導体装置およびその製造方法について、図14乃至図19を用いて説明する。この実施形態は、シェアドコンタクト配線を形成する際に発生する反応生成物を除去する製造方法の一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
次に、第2の実施形態に係る半導体装置およびその製造方法について、図14乃至図19を用いて説明する。この実施形態は、シェアドコンタクト配線を形成する際に発生する反応生成物を除去する製造方法の一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
構成に関しては、上記第1の実施形態と同様であるため、詳細な説明を省略する。
<製造方法>
(ST2(反応生成物の発生))
まず、図14および図15に示すように、上記第1の実施形態と同様の製造方法を用いて、層間絶縁膜22上のハードマスク層31およびフォトレジスト32に開口OP1,P2を形成する。
<製造方法>
(ST2(反応生成物の発生))
まず、図14および図15に示すように、上記第1の実施形態と同様の製造方法を用いて、層間絶縁膜22上のハードマスク層31およびフォトレジスト32に開口OP1,P2を形成する。
この際、本例のような瓢箪型のシェアドコンタクト配線SC1,SC2であっても、ハードマスク層31の側壁に、例えば、フォトレジスト32等の残骸その他の反応生成物41が多量に付着する場合がある。この場合、この反応生成物41が残存したままで、異方性エッチングを行うと、チャネル長方向の層間絶縁膜22中の長さ(a´+b´+a´)が低減してしまう(L2>a+b+a>a´+b´+a´)。その結果、形成されるコンタクト配線は、図中に破線で囲って示す開放(open)が発生する原因ともなり得る。そのため、本例では、かかる反応生成物41を、以下の工程(ST3)において、選択的に除去する。
(ST3(反応生成物の発生の除去))
即ち、続いて、図16および図17に示すように、例えば、フォトレジストパターンをハードマスク層に転写するRIE工程の際に上記反応生成物41を選択的にハードマスク層31の側壁から剥離させる。より具体的には、上記RIE工程の際に、例えば酸素プラズマにより除去される様RIE工程をチューニングすることにより行う。
即ち、続いて、図16および図17に示すように、例えば、フォトレジストパターンをハードマスク層に転写するRIE工程の際に上記反応生成物41を選択的にハードマスク層31の側壁から剥離させる。より具体的には、上記RIE工程の際に、例えば酸素プラズマにより除去される様RIE工程をチューニングすることにより行う。
続いて、上記反応生成物を除去したハードマスク層31をマスクとして、異方性エッチングを行い、コンタクト配線SC1,SC2が形成されるトレンチを形成する。続いて、上記第1の実施形態と実質的に同様の製造工程を用いて、上記トレンチ内にシェアドコンタクト配線SC1,SC2を形成する。
このように、本例では、加工変換差を増大させる一要因である反応生成物41を選択的に除去することにより、開口面積をさらに増大して短縮(shortening)をより抑制でき、コンタクト配線SC1,SC2の開放(open)の発生を防止できる。
<この実施形態に係る効果>
上記のように、この実施形態に係る半導体装置およびその製造方法によれば、少なくとも上記(1)および(2)と同様の効果が得られる。
上記のように、この実施形態に係る半導体装置およびその製造方法によれば、少なくとも上記(1)および(2)と同様の効果が得られる。
さらに、本例によれば、図16および図17に示すように、上記RIE工程の際に、反応生成物41が選択的に除去される様に、例えば、酸素プラズマにより除去される様RIE工程をチューニングすることにより、上記反応生成物41を選択的にハードマスク層31の側壁から剥離させることができる。
このように、加工変換差を増大させる一要因である反応生成物41を直接除去することにより、開口面積をさらに増大して短縮(shortening)を抑制でき、コンタクト配線SC1,SC2の開放(open)の発生を防止でき、さらに信頼性を向上できる点で有利である。
[変形例(コンタクト配線を斜めに傾けて配置する一例)]
次に、変形例に係る半導体装置およびその製造方法について、図18を用いて説明する。この実施形態は、シェアドコンタクト配線SC1,SC2を斜めに傾けて配置する一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
次に、変形例に係る半導体装置およびその製造方法について、図18を用いて説明する。この実施形態は、シェアドコンタクト配線SC1,SC2を斜めに傾けて配置する一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
<構成例>
図示するように、本例に係るシェアドコンタクト配線SC1,SC2は、コンタクト配線SC1,SC2の長手方向とチャネル長方向とのなす角度θSCが、1°から45°となるように配置されている点で、上記第1の実施形態と相違する。
図示するように、本例に係るシェアドコンタクト配線SC1,SC2は、コンタクト配線SC1,SC2の長手方向とチャネル長方向とのなす角度θSCが、1°から45°となるように配置されている点で、上記第1の実施形態と相違する。
上記のような構成によれば、チャネル幅方向(短手方向)に隣接するゲート電極GC間の距離WGC-GCを増大することができる。
<製造方法>
製造方法に関しては、図示は省略するが、例えば、図10および図11に示すように、第1の実施形態においてレジスト開口OP1,OP2を形成(ステップST2)の際に、コンタクト配線SC1,SC2の長手方向とチャネル長方向とのなす角度θSCが、1°から45°となるように開口OP1,OP2を形成する点で、上記第1の実施形態と相違している。
製造方法に関しては、図示は省略するが、例えば、図10および図11に示すように、第1の実施形態においてレジスト開口OP1,OP2を形成(ステップST2)の際に、コンタクト配線SC1,SC2の長手方向とチャネル長方向とのなす角度θSCが、1°から45°となるように開口OP1,OP2を形成する点で、上記第1の実施形態と相違している。
さらに、この際、レジスト32およびハードマスク層31に形成する開口OP1,OP2の平面形状は、シェアドコンタクト配線SC1,SC2と同様に、上記の式(1),式(2)を満たすように形成する。
<この変形例に係る効果>
この変形例に係る半導体装置およびその製造方法によれば、少なくとも上記(1)および(2)と同様の効果が得られる。
この変形例に係る半導体装置およびその製造方法によれば、少なくとも上記(1)および(2)と同様の効果が得られる。
さらに、本例に係るシェアドコンタクト配線SC1,SC2は、コンタクト配線SC1,SC2の長手方向とチャネル長方向とのなす角度θSCが、1°から45°となるように配置されている。
そのため、チャネル幅方向(短手方向)に隣接するゲート電極GC間の距離WGC-GCを増大することができる。結果、製造プロセス的にゲート電極間の距離(GC-GC Space)を詰めるのが困難であっても、ゲート電極間の距離WGC-GCを確保できる点でメリットがある。
このように、必要に応じて、本例のような構成および製造方法を適用することが可能である。
[比較例(短縮(shortening)により開放(open)が発生する一例)]
次に、上記第1,第2の実施形態に係る半導体装置およびその製造方法と比較するために、図19乃至図21を用いて、比較例に係る半導体装置について説明する。この実施形態は、短縮(shortening)によりコンタクト配線の開放(open)が発生する一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
次に、上記第1,第2の実施形態に係る半導体装置およびその製造方法と比較するために、図19乃至図21を用いて、比較例に係る半導体装置について説明する。この実施形態は、短縮(shortening)によりコンタクト配線の開放(open)が発生する一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
<構成例>
本比較例に係るSRAMセルの平面構成例は、図19のように示される。本比較例のコンタクト配線SC12の平面形状は、図20のように示される。また、図19中のXXI−XXI線に沿った断面構成例は、図21のように示される。
本比較例に係るSRAMセルの平面構成例は、図19のように示される。本比較例のコンタクト配線SC12の平面形状は、図20のように示される。また、図19中のXXI−XXI線に沿った断面構成例は、図21のように示される。
図20に示すように、本比較例に係るシェアドコンタクト配線SC12のフォトリソグラフィ工程前の、レジスト形状Re_SC12は、上記式(1)、式(2)を満たすものではなく、長方形の平面形状である。
そのため、レジストの開口面積が大きく、フォトリソグラフィ後の最終加工形状であるシェアドコンタクト配線SC12の平面形状も大きく縮退(shortening)してしまう。これは、フォトレジストパターンをハードマスク層に転写するRIE工程の際に、開口面積に依存した反応生成物が発生し、ハードマスク層に付着する事がその主な原因であると考えられる。
従って、図21に示すように、チャネル長方向の基板21表面上の長さL1_Convは、上記長さL1より大きく低減してしまう(長さ:L1_Conv<L1)。
その結果、例えば、図21中の破線で囲って示すように、コンタクト配線SC12と、ゲート電極GC、スペーサ125、および活性化領域AAとの間に開放(open)が発生し、信頼性が低減する点で不利である。
以上、第1,第2の実施形態、変形例、および比較例を用いて本発明の説明を行ったが、この発明は上記各実施形態、変形例、および比較例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態、変形例、および比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態、変形例、および比較例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
STI…素子分離絶縁膜、24…ゲート絶縁膜、GC…ゲート電極、25…スペーサ、AA(Source)…活性化領域層、22…層間絶縁膜、SC1,SC2…コンタクト配線、S1…第1領域、S2…第2領域、S3…第3領域。
Claims (5)
- 前記半導体基板上に設けられるゲート絶縁膜と、
前記ゲート絶縁膜上に設けられるゲート電極と、
前記半導体基板中に、前記ゲート電極とチャネル長方向に隔離して設けられる活性化領域層と、
前記ゲート電極上、および前記活性化領域層上を覆うように設けられる層間絶縁膜と、
前記ゲート電極と前記活性化領域層とを電気的に接続するように前記層間絶縁膜中に設けられるコンタクト配線とを具備し、前記コンタクト配線の平面形状は、
長手方向に沿った端部が円弧である第1,第2領域と、前記第1,第2領域を長手方向に沿って連結する第3領域とにより構成され、
前記第1,第2領域の長手方向の長さaと、前記第3領域の長手方向の長さbと、
前記第1,第2領域の短手方向の幅rと、前記第3領域の短手方向の幅wとは、
b/a>0.5
w/r>0.5
なる関係を満たすこと
を特徴とする半導体装置。 - 前記コンタクト配線は、前記コンタクト配線の長手方向と前記チャネル長方向とのなす角度が1°から45°となるように配置されること
を特徴とする請求項1に記載の半導体装置。 - 前記コンタクト配線は、SRAMセルのシェアドコンタクト配線であること
を特徴とする請求項1または2に記載の半導体装置。 - 半導体基板中に素子分離絶縁膜を埋め込み形成する工程と、
前記素子分離絶縁膜上に、順次ゲート絶縁膜およびゲート電極を形成する工程と、
前記ゲート電極をマスクとして、半導体基板中にp型またはn型の不純物を導入し、ソース/ドレインとして働く活性化領域層を形成する工程と、
前記活性化領域層上、前記ゲート電極上、および前記素子分離絶縁膜上を覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、ハードマスク層を形成する工程と、
前記ハードマスク層上にフォトレジストを形成する工程と、
前記フォトレジストにコンタクト配線パターンを転写する工程と、前記フォトレジストパターンをマスクとし前記ハードマスクに転写する工程と、
前記ハードマスク層をマスクとして、異方性エッチングを、前記ゲート電極の表面上、前記素子分離絶縁膜の表面上、および前記活性化領域層の表面上まで行い、トレンチを形成する工程と、
前記トレンチ内に、導電体層を形成する工程と、
前記導電体層を、前記層間絶縁膜の表面上まで平坦化し、前記トレンチ内にコンタクト配線を形成する工程とを具備し、
前記フォトレジストおよび前記ハードマスク層に開口を形成する工程において、前記開口の平面形状は、
長手方向に沿った端部が円弧である第1,第2領域と、前記第1,第2領域とを長手方向に沿って連結する第3領域とにより構成され、
前記第1,第2領域の長手方向の長さaと、前記第3領域の長手方向の長さbと、
前記第1,第2領域の短手方向の幅rと、前記第3領域の短手方向の幅wとすれば、
b/a>0.5
w/r>0.5
の関係を満たすように形成すること
を特徴とする半導体装置の製造方法。 - 前記ハードマスク層に開口を形成する工程の際に、前記ハードマスク層の側壁に形成された反応生成物を選択的に除去すること
を特徴とする請求項4に記載の半導体装置の製造方法。
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2008
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