JP2001230423A - Ｓｏｉｍｏｓｆｅｔデバイスおよびその形成方法 - Google Patents
Ｓｏｉｍｏｓｆｅｔデバイスおよびその形成方法Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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Abstract
(57)【要約】
【課題】 性能を改善し、サイズを縮小するために埋め
込み金属ボディ・コンタクトを備えたＳＯＩ ＭＯＳＦ
ＥＴデバイスを提供する。 【解決手段】 埋め込み金属ビアはボディ領域の直下に
配置され、ゲートと位置合せされる。埋め込み金属はボ
ディ領域と接触するが、ソースまたはドレインとは接触
しない。この構造はデバイスの直下に金属相互接続を含
み、そこでは１層または複数の相互接続層が埋め込み酸
化膜を介してデバイスの下からシリコン絶縁膜と接触し
ている。このようにして、ソースまたはドレインの拡散
領域の底面ならびにボディ領域も結合できる。さらに、
この構造からデバイスの下に金属多層を形成することも
可能となり、それによって密度および性能が改善され
る。
込み金属ボディ・コンタクトを備えたＳＯＩ ＭＯＳＦ
ＥＴデバイスを提供する。 【解決手段】 埋め込み金属ビアはボディ領域の直下に
配置され、ゲートと位置合せされる。埋め込み金属はボ
ディ領域と接触するが、ソースまたはドレインとは接触
しない。この構造はデバイスの直下に金属相互接続を含
み、そこでは１層または複数の相互接続層が埋め込み酸
化膜を介してデバイスの下からシリコン絶縁膜と接触し
ている。このようにして、ソースまたはドレインの拡散
領域の底面ならびにボディ領域も結合できる。さらに、
この構造からデバイスの下に金属多層を形成することも
可能となり、それによって密度および性能が改善され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、より一般的には、
半導体集積回路デバイスおよびそのようなデバイスを形
成する方法に関する。より詳細には、本発明は、性能を
改善しサイズを縮小するために埋め込み金属ボディ・コ
ンタクトを備えたシリコン・オン・インシュレータ（Ｓ
ＯＩ）ＣＭＯＳデバイスを対象とする。
半導体集積回路デバイスおよびそのようなデバイスを形
成する方法に関する。より詳細には、本発明は、性能を
改善しサイズを縮小するために埋め込み金属ボディ・コ
ンタクトを備えたシリコン・オン・インシュレータ（Ｓ
ＯＩ）ＣＭＯＳデバイスを対象とする。
【０００２】
【従来の技術】シリコン・オン・インシュレータ（ＳＯ
Ｉ）は高性能ＶＬＳＩ（超大規模集積回路）製品に普遍
的な従来型バルク技術に対する代替デバイス技術として
出現してきた。この２種の技術の主な違いの１つとし
て、トランジスタの本体またはボディ（即ち、ＣＭＯＳ
デバイスのゲート直下の領域、より詳細には、ソースと
ドレインの間の領域）を接続する方法がある。バルク技
術では、ボディはウェル内または基板内にある。その結
果、面積や性能を犠牲にせずにボディを固定電位に容易
に接続することができる。しかし、例えばＤＴＭＯＳ
（動的しきい値電圧ＭＯＳ）ＦＥＴに典型的なボディ・
スイッチング方式をバルク技術デバイスに適用すること
は実際的ではない。ウェルから基板への接合が顕著だか
らである。ＤＴＭＯＳデバイスの詳細は米国特許第５，
５５９，３６８号、「Dynamic threshold voltage MOSF
ET having a gate to body connection for ultra-low
voltageoperation」に記載され、ＭＯＳＦＥＴなどの動
的しきい値電圧ＩＧＦＥＴは０．６ボルト以下の電圧で
動作可能であることが判明している。ゲート接点と、電
圧制御チャンネルのあるデバイス・ボディを相互接続す
ることによって、トランジスタのしきい値電圧は０ボル
ト以下に低下する。
Ｉ）は高性能ＶＬＳＩ（超大規模集積回路）製品に普遍
的な従来型バルク技術に対する代替デバイス技術として
出現してきた。この２種の技術の主な違いの１つとし
て、トランジスタの本体またはボディ（即ち、ＣＭＯＳ
デバイスのゲート直下の領域、より詳細には、ソースと
ドレインの間の領域）を接続する方法がある。バルク技
術では、ボディはウェル内または基板内にある。その結
果、面積や性能を犠牲にせずにボディを固定電位に容易
に接続することができる。しかし、例えばＤＴＭＯＳ
（動的しきい値電圧ＭＯＳ）ＦＥＴに典型的なボディ・
スイッチング方式をバルク技術デバイスに適用すること
は実際的ではない。ウェルから基板への接合が顕著だか
らである。ＤＴＭＯＳデバイスの詳細は米国特許第５，
５５９，３６８号、「Dynamic threshold voltage MOSF
ET having a gate to body connection for ultra-low
voltageoperation」に記載され、ＭＯＳＦＥＴなどの動
的しきい値電圧ＩＧＦＥＴは０．６ボルト以下の電圧で
動作可能であることが判明している。ゲート接点と、電
圧制御チャンネルのあるデバイス・ボディを相互接続す
ることによって、トランジスタのしきい値電圧は０ボル
ト以下に低下する。
【０００３】動的しきい値ＭＯＳＦＥＴ（ＤＴＭＯＳ）
は１９９４年Ｆ．アサデラギ（Assaderaghi）の論文、
「Dynamic threshold voltage MOSFET (DTMOS) for ult
ra low voltage VLSI」、Electron Device Letters（Ｕ
ＳＡ）、１５巻、１２号、１９９４年１２月、ｐｐ．５
１０〜５１２に初めて記載された。ゲートとボディとの
接続により、デバイスしきい値電圧が高いゲート電圧の
存在下で低下する。この結果、Ｖｇｓ＝０Ｖの低漏洩電
流を維持したままで、低電源電圧で動作する標準的なＭ
ＯＳＦＥＴの場合よりはるかに高い電流駆動が生じる。
は１９９４年Ｆ．アサデラギ（Assaderaghi）の論文、
「Dynamic threshold voltage MOSFET (DTMOS) for ult
ra low voltage VLSI」、Electron Device Letters（Ｕ
ＳＡ）、１５巻、１２号、１９９４年１２月、ｐｐ．５
１０〜５１２に初めて記載された。ゲートとボディとの
接続により、デバイスしきい値電圧が高いゲート電圧の
存在下で低下する。この結果、Ｖｇｓ＝０Ｖの低漏洩電
流を維持したままで、低電源電圧で動作する標準的なＭ
ＯＳＦＥＴの場合よりはるかに高い電流駆動が生じる。
【０００４】従来型ＳＯＩボディ接点デバイスのレイア
ウトの概略図を図１に示す。ソース４０、ドレイン３０
およびボディ接点１０は単一のＳＯＩアイランド６０中
にある。ゲート５０の下にあるボディとの接触を促進す
るために使用される補助領域２０を含むように、ゲート
を拡張することが必要である。ボディ接点からデバイス
中央部までは、ウェルの導電性が低いために抵抗が非常
に高い。その上、チャネル長が普通はその幅よりずっと
短いので、スクエア数（即ち、幅と長さの比）および全
抵抗は非常に高い。追加の相互接続層を介して拡張ゲー
ト領域２０をボディ・コンタクト１０に接続することに
よつて、ＤＴＭＯＳデバイスを形成することはできる。
ボディ・コンタクトに必要な拡張ゲート領域２０は電流
駆動に寄与せず、全ゲート静電容量をかなり増加させ
る。以上の事実から、性能の低下（典型的には２０％よ
り大）やレイアウト面積の増加が起る。これらの非理想
条件という欠点は、ＤＴＭＯＳ技術がＳＯＩ技術にとっ
て殆ど実行不可能になるほど重大である。
ウトの概略図を図１に示す。ソース４０、ドレイン３０
およびボディ接点１０は単一のＳＯＩアイランド６０中
にある。ゲート５０の下にあるボディとの接触を促進す
るために使用される補助領域２０を含むように、ゲート
を拡張することが必要である。ボディ接点からデバイス
中央部までは、ウェルの導電性が低いために抵抗が非常
に高い。その上、チャネル長が普通はその幅よりずっと
短いので、スクエア数（即ち、幅と長さの比）および全
抵抗は非常に高い。追加の相互接続層を介して拡張ゲー
ト領域２０をボディ・コンタクト１０に接続することに
よつて、ＤＴＭＯＳデバイスを形成することはできる。
ボディ・コンタクトに必要な拡張ゲート領域２０は電流
駆動に寄与せず、全ゲート静電容量をかなり増加させ
る。以上の事実から、性能の低下（典型的には２０％よ
り大）やレイアウト面積の増加が起る。これらの非理想
条件という欠点は、ＤＴＭＯＳ技術がＳＯＩ技術にとっ
て殆ど実行不可能になるほど重大である。
【０００５】ＳＯＩ技術では、ボディを接触させること
は、特にボディを接触させるために特殊なレイアウトが
必要となるため、困難である。これらのレイアウトは通
常デバイスが占める面積を増加させ、静電容量を増大さ
せて、性能を低下させる。前述のことを考慮して、２〜
３個のトランジスタだけはボディを接触させ、ＳＯＩＶ
ＬＳＩ技術の全トランジスタのボディを浮動型にするこ
とが常套である。しかし、浮動ボディは、ボディの電位
が浮動し、回路遅延が履歴に左右されることになるた
め、多くの回路で不安定性を引起こす。回路の適正な機
能を確保するために、トランジスタの設計者はより慎重
になる必要がある。例えば、雑音余裕を改善するために
はデバイスのしきい値電圧をより高くする必要がある。
浮動ボディに関わる前記の要因が全てＳＯＩ回路の性能
に影響する。したがって、余分な面積や静電容量を加え
ることなく効率的とみなされるボディ接点を設けること
が有益である。このボディ接点は、ＳＯＩに現在使用さ
れている例えばＤＴＭＯＳの場合のように、ボディ・ス
イッチングを大幅に改善することができる。例えば、Ｄ
ＴＭＯＳは、ＣＭＯＳ回路が０．２Ｖまでの低い電源で
動作し、それでもなお許容できる性能を実現することを
可能とする唯一の技術である。同じ電源電圧で動作する
とき、ＤＴＭＯＳの電力消費は従来型のＣＭＯＳ回路よ
りはるかに小さい。ＤＴＭＯＳが適正に動作するには、
ボディ電位がスイッチング入力に追従できるように、ボ
ディ抵抗は十分に低くなければならない。その抵抗を数
桁下げるための唯一残された進路は、以下にかなり詳し
く説明するように、ボディの直下に金属を配置すること
である。
は、特にボディを接触させるために特殊なレイアウトが
必要となるため、困難である。これらのレイアウトは通
常デバイスが占める面積を増加させ、静電容量を増大さ
せて、性能を低下させる。前述のことを考慮して、２〜
３個のトランジスタだけはボディを接触させ、ＳＯＩＶ
ＬＳＩ技術の全トランジスタのボディを浮動型にするこ
とが常套である。しかし、浮動ボディは、ボディの電位
が浮動し、回路遅延が履歴に左右されることになるた
め、多くの回路で不安定性を引起こす。回路の適正な機
能を確保するために、トランジスタの設計者はより慎重
になる必要がある。例えば、雑音余裕を改善するために
はデバイスのしきい値電圧をより高くする必要がある。
浮動ボディに関わる前記の要因が全てＳＯＩ回路の性能
に影響する。したがって、余分な面積や静電容量を加え
ることなく効率的とみなされるボディ接点を設けること
が有益である。このボディ接点は、ＳＯＩに現在使用さ
れている例えばＤＴＭＯＳの場合のように、ボディ・ス
イッチングを大幅に改善することができる。例えば、Ｄ
ＴＭＯＳは、ＣＭＯＳ回路が０．２Ｖまでの低い電源で
動作し、それでもなお許容できる性能を実現することを
可能とする唯一の技術である。同じ電源電圧で動作する
とき、ＤＴＭＯＳの電力消費は従来型のＣＭＯＳ回路よ
りはるかに小さい。ＤＴＭＯＳが適正に動作するには、
ボディ電位がスイッチング入力に追従できるように、ボ
ディ抵抗は十分に低くなければならない。その抵抗を数
桁下げるための唯一残された進路は、以下にかなり詳し
く説明するように、ボディの直下に金属を配置すること
である。
【０００６】論文「0.25μm W polycide dual gate and
buried metal on diffusion layer(BMD) technology f
or DRAM embedded logic devices」、1997 Symposium o
n VLSI Technology Digest of Technical Papers、ｐ
ｐ．２３〜２４に、高速、低電圧動作、ワン・チップ中
でのロジックとＤＲＡＭの集積化に適したロジック・プ
ロセス技術が記載されている。組込みＤＲＡＭを製作す
るために、大粒径多結晶シリコンの成長のために化学的
酸化膜形成を意図的に使用することによって、高熱安定
性Ｗポリサイド二重ゲート・プロセスを実施する。厚さ
５ｎｍのゲート酸化膜を通したドーパントの側方拡散と
ボロンの侵入は、１０００℃で１０秒間、次いで８５０
℃で３０分間のアニールで防止される。埋め込み金属プ
ロセスでは、拡散抵抗を下げるために、金属シリサイド
層、即ちＴｉＳｉ2層へのチタン等の金属の高エネルギ
ー注入が用いられる。しかし、上述のプロセスは第２の
相互接続層を提供せず、ＭＯＳＦＥＴボディをコンタク
トさせない。その上、このようなプロセスはＳＯＩ技術
と整合性がない。
buried metal on diffusion layer(BMD) technology f
or DRAM embedded logic devices」、1997 Symposium o
n VLSI Technology Digest of Technical Papers、ｐ
ｐ．２３〜２４に、高速、低電圧動作、ワン・チップ中
でのロジックとＤＲＡＭの集積化に適したロジック・プ
ロセス技術が記載されている。組込みＤＲＡＭを製作す
るために、大粒径多結晶シリコンの成長のために化学的
酸化膜形成を意図的に使用することによって、高熱安定
性Ｗポリサイド二重ゲート・プロセスを実施する。厚さ
５ｎｍのゲート酸化膜を通したドーパントの側方拡散と
ボロンの侵入は、１０００℃で１０秒間、次いで８５０
℃で３０分間のアニールで防止される。埋め込み金属プ
ロセスでは、拡散抵抗を下げるために、金属シリサイド
層、即ちＴｉＳｉ2層へのチタン等の金属の高エネルギ
ー注入が用いられる。しかし、上述のプロセスは第２の
相互接続層を提供せず、ＭＯＳＦＥＴボディをコンタク
トさせない。その上、このようなプロセスはＳＯＩ技術
と整合性がない。
【０００７】類似の手法は米国特許第５２３６８７２
号、「Method of manufacturing a semiconductor devi
ce having a semiconductor body with a buried silic
ide layer」にも記載されており、ここでは、半導体デ
バイスは注入によって形成される薄い埋め込みシリサイ
ド層を含み、これは、注入によってまず非晶質層を形成
し、次にその層が熱処理によって埋め込みシリサイド層
に変換されるというものである。厚さ約１０ｎｍの薄い
埋め込みシリサイド層はこのようにして得られ、形成さ
れた構造は例えば金属ベース・トランジスタの製造に適
している。前の参考文献の場合と同様に、このようなプ
ロセスもＳＯＩ技術と整合性がない。
号、「Method of manufacturing a semiconductor devi
ce having a semiconductor body with a buried silic
ide layer」にも記載されており、ここでは、半導体デ
バイスは注入によって形成される薄い埋め込みシリサイ
ド層を含み、これは、注入によってまず非晶質層を形成
し、次にその層が熱処理によって埋め込みシリサイド層
に変換されるというものである。厚さ約１０ｎｍの薄い
埋め込みシリサイド層はこのようにして得られ、形成さ
れた構造は例えば金属ベース・トランジスタの製造に適
している。前の参考文献の場合と同様に、このようなプ
ロセスもＳＯＩ技術と整合性がない。
【０００８】Proceedings of the Third International
Symposium on Semiconductor Wafer Bonding: Physics
and Applications（１９９５）、ｐｐ．５５３〜５６
０に発表された「Buried metallic layers with silico
n direct bonding」と題する別の論文では、低抵抗率埋
め込み金属シリサイド層を取込んだ絶縁層分離シリコン
基板を製造する方法が記載されている。個々のシリサイ
ドを形成するために、スパッタリングしたＷまたはＴｉ
の固相反応が利用される。シリサイド形成前のボンディ
ングにより、応力やウェーハの反りの問題は回避され
る。タングステン層のボンディングは、まずポリシリコ
ンで被覆し、ボンディング前に研磨することによって実
施される。１０００℃でのアニーリングにより、そのボ
ンドが強化され、抵抗率３０オーム／□のＷＳｉ2が形
成される。ＷＳｉ2層は高融点で、抵抗率を上げずに１
０００℃、６時間の処理に耐える。ｎ型活性ウェーハ内
に低エネルギー少量のリンを注入することにより、ＷＳ
ｉ2とのオーミック接触が確保される。Ｔｉ層をシリコ
ン基板またはシリコン被覆酸化基板にボンディングする
ことによって、埋め込みＴｉＳｉ2層が実現される。８
００℃、１０秒のＲＴＡ（急速熱アニーリング）によ
り、ＴｉＳｉ2とボンドが共に形成される。ＴｉＳｉ2の
抵抗率は１８オーム／□である。ＲＴＡ中の不均一加熱
のために、ボンディングされたウェーハの外周付近には
ボイドが認められる。ＴｉＳｉ2は高融点であるが、ホ
ウ素と反応して導電性を低下させる。酸化されたハンド
リング・ウェーハからＴｉＳｉ2を分離するために、シ
リコンのスぺーサが必要である。記載されたプロセスで
は、何らかのデバイス処理の前にシリコンの下にその金
属を形成する。ウェーハの一面にパターン化した金属は
他のウェーハとボンディングされる。ウェーハの他面は
酸化膜でなく、シリコンでなければならない。しかし、
このプロセスがＳＯＩトランジスタを作製し、そのボデ
ィを接触させるために使用できるかどうか何も示してい
ない。
Symposium on Semiconductor Wafer Bonding: Physics
and Applications（１９９５）、ｐｐ．５５３〜５６
０に発表された「Buried metallic layers with silico
n direct bonding」と題する別の論文では、低抵抗率埋
め込み金属シリサイド層を取込んだ絶縁層分離シリコン
基板を製造する方法が記載されている。個々のシリサイ
ドを形成するために、スパッタリングしたＷまたはＴｉ
の固相反応が利用される。シリサイド形成前のボンディ
ングにより、応力やウェーハの反りの問題は回避され
る。タングステン層のボンディングは、まずポリシリコ
ンで被覆し、ボンディング前に研磨することによって実
施される。１０００℃でのアニーリングにより、そのボ
ンドが強化され、抵抗率３０オーム／□のＷＳｉ2が形
成される。ＷＳｉ2層は高融点で、抵抗率を上げずに１
０００℃、６時間の処理に耐える。ｎ型活性ウェーハ内
に低エネルギー少量のリンを注入することにより、ＷＳ
ｉ2とのオーミック接触が確保される。Ｔｉ層をシリコ
ン基板またはシリコン被覆酸化基板にボンディングする
ことによって、埋め込みＴｉＳｉ2層が実現される。８
００℃、１０秒のＲＴＡ（急速熱アニーリング）によ
り、ＴｉＳｉ2とボンドが共に形成される。ＴｉＳｉ2の
抵抗率は１８オーム／□である。ＲＴＡ中の不均一加熱
のために、ボンディングされたウェーハの外周付近には
ボイドが認められる。ＴｉＳｉ2は高融点であるが、ホ
ウ素と反応して導電性を低下させる。酸化されたハンド
リング・ウェーハからＴｉＳｉ2を分離するために、シ
リコンのスぺーサが必要である。記載されたプロセスで
は、何らかのデバイス処理の前にシリコンの下にその金
属を形成する。ウェーハの一面にパターン化した金属は
他のウェーハとボンディングされる。ウェーハの他面は
酸化膜でなく、シリコンでなければならない。しかし、
このプロセスがＳＯＩトランジスタを作製し、そのボデ
ィを接触させるために使用できるかどうか何も示してい
ない。
【０００９】「SOI MOSFET with buried body strap by
wafer bonding」、IEEE Transactions of Electron De
vices、４５巻、５号、１９９８年５月、ｐｐ．１０８
４〜１０９１他の論文では、ＳＯＩ ＭＯＳＦＥＴ中に
埋め込み酸化膜を有し、高性能化を可能とするデバイス
が記載されている。これはキンク効果、ドレイン電流過
渡現象および出力特性の履歴依存性を含む様々なフロー
ティング・ボディ効果を生じる。前述の通り、ＳＯＩ構
造に起因する制約のためにボディに有効なコンタクトを
組み込むことは困難である。デバイス対称性を維持する
ための有力手段は、側面ボディ・コンタクトによって実
施される。しかし、側面ボディ抵抗が高いと、幅の狭い
デバイスだけでしかコンタクトが有効でない。ＳＯＩ中
の埋め込み側面ボディ・コンタクトは、デバイスの幅に
沿ってＭＯＳＦＥＴボディの下を延びる低抵抗ポリシリ
コン・ストラップからなる。この埋め込みボディ・スト
ラップを組み込んだ、有効チャネル長が０．１７μｍの
ＭＯＳＦＥＴが製作され、改良された絶縁破壊特性を示
した。記載されたプロセスでは、埋め込みポリシリコン
だけが形成され、埋め込み金属は形成されない。埋め込
みポリシリコンはデバイス処理前のボンディングによっ
て形成される。
wafer bonding」、IEEE Transactions of Electron De
vices、４５巻、５号、１９９８年５月、ｐｐ．１０８
４〜１０９１他の論文では、ＳＯＩ ＭＯＳＦＥＴ中に
埋め込み酸化膜を有し、高性能化を可能とするデバイス
が記載されている。これはキンク効果、ドレイン電流過
渡現象および出力特性の履歴依存性を含む様々なフロー
ティング・ボディ効果を生じる。前述の通り、ＳＯＩ構
造に起因する制約のためにボディに有効なコンタクトを
組み込むことは困難である。デバイス対称性を維持する
ための有力手段は、側面ボディ・コンタクトによって実
施される。しかし、側面ボディ抵抗が高いと、幅の狭い
デバイスだけでしかコンタクトが有効でない。ＳＯＩ中
の埋め込み側面ボディ・コンタクトは、デバイスの幅に
沿ってＭＯＳＦＥＴボディの下を延びる低抵抗ポリシリ
コン・ストラップからなる。この埋め込みボディ・スト
ラップを組み込んだ、有効チャネル長が０．１７μｍの
ＭＯＳＦＥＴが製作され、改良された絶縁破壊特性を示
した。記載されたプロセスでは、埋め込みポリシリコン
だけが形成され、埋め込み金属は形成されない。埋め込
みポリシリコンはデバイス処理前のボンディングによっ
て形成される。
【００１０】「Thin film quasi SOI power MOSFET fab
ricated by reversed silicon wafer direct bonding」
と題する他の論文、IEEE Transactions of Electron De
vices、４５巻、１号、１９９８年１月、ｐｐ．１０５
〜１０９では、シリコン・ウェーハの逆ダイレクト・ボ
ンディングによって製作した準ＳＯＩパワーＭＯＳＦＥ
Ｔが記載されている。このパワーＭＯＳＦＥＴでは、チ
ャンネルおよびソース領域下の埋め込み酸化膜は除か
れ、寄生ｎｐｎバイポーラ・トランジスタのベース抵抗
を減らすために、チャネル領域がソース・ボディ・コン
タクト電極に直接接続されている。準ＳＯＩパワーＭＯ
ＳＦＥＴは寄生バイポーラ作用を抑制し、従来のＳＯＩ
パワーＭＯＳＦＥＴより低いオン抵抗を示す。チップ・
レベルの準ＳＯＩパワーＭＯＳＦＥＴは８６ｍΩ．ｍｍ
2のオン抵抗と３０Ｖのオン状態絶縁破壊電圧を示す。
このプロセスはＳＯＩ ＣＭＯＳデバイスを対象として
いるが、埋め込み金属には言及していない。
ricated by reversed silicon wafer direct bonding」
と題する他の論文、IEEE Transactions of Electron De
vices、４５巻、１号、１９９８年１月、ｐｐ．１０５
〜１０９では、シリコン・ウェーハの逆ダイレクト・ボ
ンディングによって製作した準ＳＯＩパワーＭＯＳＦＥ
Ｔが記載されている。このパワーＭＯＳＦＥＴでは、チ
ャンネルおよびソース領域下の埋め込み酸化膜は除か
れ、寄生ｎｐｎバイポーラ・トランジスタのベース抵抗
を減らすために、チャネル領域がソース・ボディ・コン
タクト電極に直接接続されている。準ＳＯＩパワーＭＯ
ＳＦＥＴは寄生バイポーラ作用を抑制し、従来のＳＯＩ
パワーＭＯＳＦＥＴより低いオン抵抗を示す。チップ・
レベルの準ＳＯＩパワーＭＯＳＦＥＴは８６ｍΩ．ｍｍ
2のオン抵抗と３０Ｖのオン状態絶縁破壊電圧を示す。
このプロセスはＳＯＩ ＣＭＯＳデバイスを対象として
いるが、埋め込み金属には言及していない。
【００１１】米国特許第５３３２９１３号、「Buried i
nterconnect structure for semiconductor devices」
には、埋め込み相互接続を有する改良型の高密度半導体
デバイスが記載されている。他の構造が埋め込み相互接
続の導電性部分と電気的に接続することなく、その相互
接続の上に直接かぶさるように、埋め込み相互接続が半
導体基板上の電気デバイス領域を電気的に接続してい
る。相互接続は埋め込み導体と導電性セグメントからな
る。導電性セグメントは埋め込み導体と電気的に接合し
て、電気径路を形成する。まず、第１フィールド酸化膜
の酸化部分の上に埋め込み導体を形成する。次いで、選
択的ポリエピタキシャル・シリコン層を基板表面上に成
長させる。それから、選択的ポリエピタキシャル・シリ
コン層の少なくとも一部を酸化することによって、埋め
込み導体の上に選択的ポリエピタキシャル・シリコンの
非導電性部分を形成する。選択的ポリエピタキシャル・
シリコンの非導電性部分により、埋め込み相互接続と電
気的に直接接触していない他の構造を埋め込み導体上に
形成することが可能となる。したがって、選択的ポリエ
ピタキシャル・シリコン成長により埋め込み金属が形成
される。
nterconnect structure for semiconductor devices」
には、埋め込み相互接続を有する改良型の高密度半導体
デバイスが記載されている。他の構造が埋め込み相互接
続の導電性部分と電気的に接続することなく、その相互
接続の上に直接かぶさるように、埋め込み相互接続が半
導体基板上の電気デバイス領域を電気的に接続してい
る。相互接続は埋め込み導体と導電性セグメントからな
る。導電性セグメントは埋め込み導体と電気的に接合し
て、電気径路を形成する。まず、第１フィールド酸化膜
の酸化部分の上に埋め込み導体を形成する。次いで、選
択的ポリエピタキシャル・シリコン層を基板表面上に成
長させる。それから、選択的ポリエピタキシャル・シリ
コン層の少なくとも一部を酸化することによって、埋め
込み導体の上に選択的ポリエピタキシャル・シリコンの
非導電性部分を形成する。選択的ポリエピタキシャル・
シリコンの非導電性部分により、埋め込み相互接続と電
気的に直接接触していない他の構造を埋め込み導体上に
形成することが可能となる。したがって、選択的ポリエ
ピタキシャル・シリコン成長により埋め込み金属が形成
される。
【００１２】米国特許第５７０２９５７号、「Method o
f making buried metallization structure」には、能
動ＩＣデバイス直下の半導体基板内にルートを形成する
導線を提供するＩＣ構造が記載されている。これらの埋
め込み導線は、能動デバイス直下の絶縁面として形成さ
れた誘電領域によって互に絶縁され、従来のシリコン・
オン・インシュレータ（ＳＯＩ）構造に類似している。
しかし、この面内で、埋め込み導電線は、ゲート・アレ
イ用のセル内接続など回路の相互接続を形成するため
に、様々な能動デバイス素子間のルートを提供する。し
たがつて、埋め込み導線は、能動領域の上面の金属化／
誘電層スタックからのルート形成の一部を代替する。こ
の特許では、デバイスの何らかの処理前に基板内に金属
を高エネルギーで注入することにより、埋め込み金属が
形成される。
f making buried metallization structure」には、能
動ＩＣデバイス直下の半導体基板内にルートを形成する
導線を提供するＩＣ構造が記載されている。これらの埋
め込み導線は、能動デバイス直下の絶縁面として形成さ
れた誘電領域によって互に絶縁され、従来のシリコン・
オン・インシュレータ（ＳＯＩ）構造に類似している。
しかし、この面内で、埋め込み導電線は、ゲート・アレ
イ用のセル内接続など回路の相互接続を形成するため
に、様々な能動デバイス素子間のルートを提供する。し
たがつて、埋め込み導線は、能動領域の上面の金属化／
誘電層スタックからのルート形成の一部を代替する。こ
の特許では、デバイスの何らかの処理前に基板内に金属
を高エネルギーで注入することにより、埋め込み金属が
形成される。
【００１３】米国特許第５３０６６６７号、「Process
for forming a novel buried interconnect structure
for semiconductor devices」には、埋め込み相互接続
を有する改良型の高密度半導体デバイスが記載されてい
る。埋め込み相互接続は、選択的ポリエピタキシャル・
シリコン成長によって形成される高いソース／ドレイン
構造とシリサイド化ソース−ドレイン−ゲート相互接続
セグメントを組み込んでいる。まず、埋め込み導体を第
１フィールド酸化膜の酸化部分の上に形成する。次い
で、選択ポリエピタキシャル・シリコン層を基板表面の
上に成長させる。ポリエピタキシャル・シリコン層の選
択した領域を酸化する。高融点金属層を付着し、アニー
ルし、エッチングして、埋め込み相互接続を完成させ
る。こうして、埋め込み金属は選択的ポリエピタキシャ
ル・シリコン成長によって形成される。
for forming a novel buried interconnect structure
for semiconductor devices」には、埋め込み相互接続
を有する改良型の高密度半導体デバイスが記載されてい
る。埋め込み相互接続は、選択的ポリエピタキシャル・
シリコン成長によって形成される高いソース／ドレイン
構造とシリサイド化ソース−ドレイン−ゲート相互接続
セグメントを組み込んでいる。まず、埋め込み導体を第
１フィールド酸化膜の酸化部分の上に形成する。次い
で、選択ポリエピタキシャル・シリコン層を基板表面の
上に成長させる。ポリエピタキシャル・シリコン層の選
択した領域を酸化する。高融点金属層を付着し、アニー
ルし、エッチングして、埋め込み相互接続を完成させ
る。こうして、埋め込み金属は選択的ポリエピタキシャ
ル・シリコン成長によって形成される。
【００１４】米国特許第５２６０２３３号、「Semicond
uctor device and wafer structurehaving a planar bu
ried interconnect by wafer bonding」には、その上に
半導体デバイスを形成するのに適しており、所定の相互
接続パターンに従って選択した半導体デバイスを相互接
続するための埋め込み相互接続構造を有するウェーハ構
造、およびその作製方法が記載されている。ウェーハは
所望の半導体デバイスの形成に適した第１の厚さを有す
る一次基板からなる。一次基板はさらに以下のものを含
む。ａ）所定の相互接続パターンに従って一次基板の底
面に形成された第２の厚さの導電性相互接続パッド、
ｂ）一次基板の底面に導電性相互接続パッド間に形成さ
れた第３の厚さの第１分離パッド、ｃ）相互接続パッド
の一次基板とは反対側の表面上に形成された第４の厚さ
の相互接続パッド・キャップであって、ウェーハ・ボン
ディングに適した材料で形成され、さらに第２の厚さと
第４の厚さの合計厚さが第３の厚さに等しい相互接続パ
ッド・キャップ。この構造は、相互接続パッド・キャッ
プと一次ウェーハの第１分離パッドにボンディングされ
た、酸化膜層をその上に有する二次基板をさらに含む。
埋め込み金属は、ここでは、デバイス処理の前のボンデ
ィングによって形成される。
uctor device and wafer structurehaving a planar bu
ried interconnect by wafer bonding」には、その上に
半導体デバイスを形成するのに適しており、所定の相互
接続パターンに従って選択した半導体デバイスを相互接
続するための埋め込み相互接続構造を有するウェーハ構
造、およびその作製方法が記載されている。ウェーハは
所望の半導体デバイスの形成に適した第１の厚さを有す
る一次基板からなる。一次基板はさらに以下のものを含
む。ａ）所定の相互接続パターンに従って一次基板の底
面に形成された第２の厚さの導電性相互接続パッド、
ｂ）一次基板の底面に導電性相互接続パッド間に形成さ
れた第３の厚さの第１分離パッド、ｃ）相互接続パッド
の一次基板とは反対側の表面上に形成された第４の厚さ
の相互接続パッド・キャップであって、ウェーハ・ボン
ディングに適した材料で形成され、さらに第２の厚さと
第４の厚さの合計厚さが第３の厚さに等しい相互接続パ
ッド・キャップ。この構造は、相互接続パッド・キャッ
プと一次ウェーハの第１分離パッドにボンディングされ
た、酸化膜層をその上に有する二次基板をさらに含む。
埋め込み金属は、ここでは、デバイス処理の前のボンデ
ィングによって形成される。
【００１５】米国特許第４９７７４３９号、「Buried m
ultilevel interconnect system」では、様々なタイプ
の半導体基板上のレベル間で相互接続を提供する方法お
よび装置は、基板内に複数のトレンチを形成し、続いて
トレンチ底部に導電層を形成することを含んでいる。そ
の後でトレンチを酸化物で充填して、基板上に平坦な表
面を形成する。様々なレベルのトレンチは、下位トレン
チ中の酸化物層の上に形成された導電性材料の架橋層に
よって形成される交差を備えている。縦型コンタクト
は、表面から酸化物層を貫いてトレンチ底部まで開口を
エッチングし、開口を金属プラグで充填することによっ
て形成される。ここでは、埋め込み金属は上面から形成
される。この方法は埋め込み金属が極めて局在化される
という制約があり、デバイスの下に埋め込み金属を配置
することはできない。
ultilevel interconnect system」では、様々なタイプ
の半導体基板上のレベル間で相互接続を提供する方法お
よび装置は、基板内に複数のトレンチを形成し、続いて
トレンチ底部に導電層を形成することを含んでいる。そ
の後でトレンチを酸化物で充填して、基板上に平坦な表
面を形成する。様々なレベルのトレンチは、下位トレン
チ中の酸化物層の上に形成された導電性材料の架橋層に
よって形成される交差を備えている。縦型コンタクト
は、表面から酸化物層を貫いてトレンチ底部まで開口を
エッチングし、開口を金属プラグで充填することによっ
て形成される。ここでは、埋め込み金属は上面から形成
される。この方法は埋め込み金属が極めて局在化される
という制約があり、デバイスの下に埋め込み金属を配置
することはできない。
【００１６】米国特許第４７７８７７５号、「Buried i
nterconnect for silicon on insulator structure」で
は、絶縁層の上に再結晶ポリシリコン層が形成されるプ
ロセスで相互接続を形成するための改良された処理法が
記載されている。再結晶は絶縁層中に形成された複数の
シード・ウィンドウを通して働く。ポリシリコン層の付
着前にドーピング領域が基板内に形成される。ポリシリ
コン層は絶縁層中の開口を介してドーピング領域の少な
くとも一部と接触している。再結晶はこの開口を介して
起り、ドーピング領域は、再結晶層に形成された半導体
デバイスのソースまたはドレイン領域に電気的に接続さ
れる。埋め込み金属、即ちドープされたシリコンはデバ
イス処理の前に形成され、ＳＯＩ材料はシード・ウィン
ドウ（seed window）を通した選択的エピタキシー成長
により形成される。
nterconnect for silicon on insulator structure」で
は、絶縁層の上に再結晶ポリシリコン層が形成されるプ
ロセスで相互接続を形成するための改良された処理法が
記載されている。再結晶は絶縁層中に形成された複数の
シード・ウィンドウを通して働く。ポリシリコン層の付
着前にドーピング領域が基板内に形成される。ポリシリ
コン層は絶縁層中の開口を介してドーピング領域の少な
くとも一部と接触している。再結晶はこの開口を介して
起り、ドーピング領域は、再結晶層に形成された半導体
デバイスのソースまたはドレイン領域に電気的に接続さ
れる。埋め込み金属、即ちドープされたシリコンはデバ
イス処理の前に形成され、ＳＯＩ材料はシード・ウィン
ドウ（seed window）を通した選択的エピタキシー成長
により形成される。
【００１７】
【発明が解決しようとする課題】したがって、本発明の
一目的は、ＳＯＩ ＭＯＳＦＥＴまたはＤＴＭＯＳデバ
イスの構造内に埋め込み金属ボディ・コンタクトを組み
込むことによって、前記デバイスの性能や密度を改善す
ると共に、サイズを減少させることである。
一目的は、ＳＯＩ ＭＯＳＦＥＴまたはＤＴＭＯＳデバ
イスの構造内に埋め込み金属ボディ・コンタクトを組み
込むことによって、前記デバイスの性能や密度を改善す
ると共に、サイズを減少させることである。
【００１８】他の目的は、前記デバイスの能動領域の下
に追加の相互接続層を提供することである。
に追加の相互接続層を提供することである。
【００１９】他の目的は、ＳＯＩ技術を使用して製造す
るデバイス中でボディの浮遊（floating）をなくすこと
である。
るデバイス中でボディの浮遊（floating）をなくすこと
である。
【００２０】他の目的は、前記能動領域の直下に金属を
配置することによって三次元集積回路を作製することで
ある。
配置することによって三次元集積回路を作製することで
ある。
【００２１】他の目的は、埋め込みボディ・コンタクト
を有する高密度高速横型バイポーラ・デバイスを製作す
ることである。
を有する高密度高速横型バイポーラ・デバイスを製作す
ることである。
【００２２】
【課題を解決するための手段】本発明の一態様では、従
来のＳＯＩ ＣＭＯＳプロセスで製造されたＭＯＳＦＥ
Ｔデバイスの直下に、金属相互接続を形成するための構
造および方法が提供される。１層または複数層の相互接
続層が埋め込み酸化物を介してデバイスの下からシリコ
ン絶縁層と接触する。このようにして、ソースまたはド
レイン拡散領域の底部ならびにＭＯＳＦＥＴボディ領域
に接触することができる。さらに、ＭＯＳＦＥＴボディ
領域の底部に極めて低い抵抗を有する接続が提供され
る。
来のＳＯＩ ＣＭＯＳプロセスで製造されたＭＯＳＦＥ
Ｔデバイスの直下に、金属相互接続を形成するための構
造および方法が提供される。１層または複数層の相互接
続層が埋め込み酸化物を介してデバイスの下からシリコ
ン絶縁層と接触する。このようにして、ソースまたはド
レイン拡散領域の底部ならびにＭＯＳＦＥＴボディ領域
に接触することができる。さらに、ＭＯＳＦＥＴボディ
領域の底部に極めて低い抵抗を有する接続が提供され
る。
【００２３】この構成の利点は、ＳＯＩ技術の重大な懸
念の原因である浮遊ボディの影響をなくすことにある。
その上、ボディ・コンタクトは、負のボディ・バイアス
をかけることにより待機電力を減らして相当の電力節減
を実現する。さらに重要なことは、ゲートをボディに接
続することによりＤＴＭＯＳデバイスを形成することが
できることである。このようなＤＴＭＯＳデバイスで
は、ターンオン期間中にしきい値電圧が減少し、電流駆
動が改善される。
念の原因である浮遊ボディの影響をなくすことにある。
その上、ボディ・コンタクトは、負のボディ・バイアス
をかけることにより待機電力を減らして相当の電力節減
を実現する。さらに重要なことは、ゲートをボディに接
続することによりＤＴＭＯＳデバイスを形成することが
できることである。このようなＤＴＭＯＳデバイスで
は、ターンオン期間中にしきい値電圧が減少し、電流駆
動が改善される。
【００２４】本発明はＤＴＭＯＳ技術の利点を完全に活
用する。ＳＯＩデバイスに対してボディ・コンタクトを
提供する以外に、この方法はデバイスの下に金属多重層
を配置することも可能であり、密度や性能の改善が可能
となる。
用する。ＳＯＩデバイスに対してボディ・コンタクトを
提供する以外に、この方法はデバイスの下に金属多重層
を配置することも可能であり、密度や性能の改善が可能
となる。
【００２５】本発明の他の態様では、ソース、ドレイン
およびゲートを有するＳＯＩ ＭＯＳデバイスが提供さ
れる。このＳＯＩ ＭＯＳデバイスは、ソースとドレイ
ンの間にあって両者を分離するボディ領域と、ボディ領
域の直下に配置され、ゲートと位置合せされた埋め込み
金属であって、ソースにもドレインにも接触せずにボデ
ィ領域と接触する埋め込み金属とを含む。
およびゲートを有するＳＯＩ ＭＯＳデバイスが提供さ
れる。このＳＯＩ ＭＯＳデバイスは、ソースとドレイ
ンの間にあって両者を分離するボディ領域と、ボディ領
域の直下に配置され、ゲートと位置合せされた埋め込み
金属であって、ソースにもドレインにも接触せずにボデ
ィ領域と接触する埋め込み金属とを含む。
【００２６】本発明のさらに他の態様では、ソース、ド
レインおよびゲートを有する動的しきい値ＭＯＳデバイ
スが提供される。この動的しきい値ＭＯＳデバイスは、
ソースとドレインの間にあるボディ領域と、ボディ領域
の直下に配置され、ゲートと位置合せされた埋め込み金
属ビアであって、埋め込み金属ビアがソースにもドレイ
ンにも接触せずにボディ領域と接触して、埋め込み金属
がゲートに沿って延びゲートと接触する埋め込み金属ビ
アとを含む。
レインおよびゲートを有する動的しきい値ＭＯＳデバイ
スが提供される。この動的しきい値ＭＯＳデバイスは、
ソースとドレインの間にあるボディ領域と、ボディ領域
の直下に配置され、ゲートと位置合せされた埋め込み金
属ビアであって、埋め込み金属ビアがソースにもドレイ
ンにも接触せずにボディ領域と接触して、埋め込み金属
がゲートに沿って延びゲートと接触する埋め込み金属ビ
アとを含む。
【００２７】
【発明の実施の形態】ＳＯＩウェーハの能動デバイスの
直下に金属を配置する一般的なプロセスをまず説明し、
次いでＳＯＩ ＭＯＳＦＥＴにボディ・コンタクトを提
供するプロセスを説明する。最後に、ＤＴＭＯＳを形成
するために、ゲートをボディに接続する方法を示す説明
をする。
直下に金属を配置する一般的なプロセスをまず説明し、
次いでＳＯＩ ＭＯＳＦＥＴにボディ・コンタクトを提
供するプロセスを説明する。最後に、ＤＴＭＯＳを形成
するために、ゲートをボディに接続する方法を示す説明
をする。
【００２８】一般的埋め込み金属ボディ・コンタクト・
プロセス 図２を参照すると、本発明に従ってゲートを埋め込み金
属コンタクトに接合させたＳＯＩ ＤＴＭＯＳデバイス
の上面図の概略図が示してある。明確にするために、埋
め込み金属パターンをゲート・パターンより広く示して
あるが、埋め込み金属は選んだプロセス次第で広くも狭
くもなり得る。埋め込み金属レチクルはゲート・パター
ンに位置合せされる。
プロセス 図２を参照すると、本発明に従ってゲートを埋め込み金
属コンタクトに接合させたＳＯＩ ＤＴＭＯＳデバイス
の上面図の概略図が示してある。明確にするために、埋
め込み金属パターンをゲート・パターンより広く示して
あるが、埋め込み金属は選んだプロセス次第で広くも狭
くもなり得る。埋め込み金属レチクルはゲート・パター
ンに位置合せされる。
【００２９】従来技術の図１に先に示したドレイン３０
とソース４０は変化していない。拡張ゲート領域２０
（図１）は縮小した構成で終わるゲートで置き換えられ
ている。ソースもドレインも第１のＳＯＩアイランド６
０の上面にある。ゲートからボディへの接続はスルーゲ
ート酸化物コンタクト７０によって提供される。スルー
ゲート酸化物コンタクトでは、ゲート酸化物が除かれ、
ゲートと、埋め込み金属８０と接触する第２ＳＯＩアイ
ランドとの接触が実現する。図に示すように、従来型Ｍ
ＯＳＦＥＴのレイアウトと比較して、ゲートからボディ
への接続の領域を追加する必要はなく、それによって望
ましくない余分なゲート容量の存在が除外される。
とソース４０は変化していない。拡張ゲート領域２０
（図１）は縮小した構成で終わるゲートで置き換えられ
ている。ソースもドレインも第１のＳＯＩアイランド６
０の上面にある。ゲートからボディへの接続はスルーゲ
ート酸化物コンタクト７０によって提供される。スルー
ゲート酸化物コンタクトでは、ゲート酸化物が除かれ、
ゲートと、埋め込み金属８０と接触する第２ＳＯＩアイ
ランドとの接触が実現する。図に示すように、従来型Ｍ
ＯＳＦＥＴのレイアウトと比較して、ゲートからボディ
への接続の領域を追加する必要はなく、それによって望
ましくない余分なゲート容量の存在が除外される。
【００３０】本発明の第２の実施形態による、ボディ・
コンタクトＭＯＳデバイスの概略上面図を図３に示す。
ゲートとボディ・コンタクトが合体している図２と異な
り、図３では分離したゲート・コンタクト５０とボディ
・コンタクト１０が与えられ、ボディ電圧の独立制御が
可能となる。図３に示した構造では、拡張ゲート領域２
０は不要であり、それによって拡張ゲートが持込む余分
の容量が除かれることに留意されたい。図３に示したデ
バイスが図１に示した従来型デバイスより著しく小さな
面積しか占めないことは明らかである。
コンタクトＭＯＳデバイスの概略上面図を図３に示す。
ゲートとボディ・コンタクトが合体している図２と異な
り、図３では分離したゲート・コンタクト５０とボディ
・コンタクト１０が与えられ、ボディ電圧の独立制御が
可能となる。図３に示した構造では、拡張ゲート領域２
０は不要であり、それによって拡張ゲートが持込む余分
の容量が除かれることに留意されたい。図３に示したデ
バイスが図１に示した従来型デバイスより著しく小さな
面積しか占めないことは明らかである。
【００３１】図４を参照すると、本発明によるＳＯＩ
ＣＭＯＳデバイスの横断面が示され、特に、ＳＯＩ Ｍ
ＯＳＦＥＴ１３０のバルクＳｉ基板１００、埋め込み酸
化物（ＢＯＸ）１１０およびボディが示してある。ゲー
ト５０を第２シリコン・アイランド６０に接続するスル
ーゲート酸化物コンタクト７０も示してある。この概略
図は線Ｂ−Ｂ’から見た横断面を示す。線Ａ−Ａ’から
見たとき、コンタクト（例えば、１２０）がソースとド
レインを他の回路、デバイス等（図示せず）に繋いでい
る。
ＣＭＯＳデバイスの横断面が示され、特に、ＳＯＩ Ｍ
ＯＳＦＥＴ１３０のバルクＳｉ基板１００、埋め込み酸
化物（ＢＯＸ）１１０およびボディが示してある。ゲー
ト５０を第２シリコン・アイランド６０に接続するスル
ーゲート酸化物コンタクト７０も示してある。この概略
図は線Ｂ−Ｂ’から見た横断面を示す。線Ａ−Ａ’から
見たとき、コンタクト（例えば、１２０）がソースとド
レインを他の回路、デバイス等（図示せず）に繋いでい
る。
【００３２】図５を参照すると、図４のウェーハの上面
に接合されたハンドリング・ウェーハ１７０を示す。こ
のハンドラはシリコンまたはガラス製で、機械的取扱い
に十分な厚さを有することが好ましい（例えば、８イン
チ・ウェーハでは、厚さ０．５ｍｍ程度）。前記ハンド
ラはウェーハと同じ形状を有し、ウェーハの縁部と位置
合せされた縁部を有することが好ましい。後の埋め込み
金属化工程のために、接着剤は３００℃までの温度に耐
えることが必要である。前記ハンドリング基板にはバル
ク、ＳＯＩ、さらにガラス材も使用できる。これは単に
機械的支持体として機能するだけである。
に接合されたハンドリング・ウェーハ１７０を示す。こ
のハンドラはシリコンまたはガラス製で、機械的取扱い
に十分な厚さを有することが好ましい（例えば、８イン
チ・ウェーハでは、厚さ０．５ｍｍ程度）。前記ハンド
ラはウェーハと同じ形状を有し、ウェーハの縁部と位置
合せされた縁部を有することが好ましい。後の埋め込み
金属化工程のために、接着剤は３００℃までの温度に耐
えることが必要である。前記ハンドリング基板にはバル
ク、ＳＯＩ、さらにガラス材も使用できる。これは単に
機械的支持体として機能するだけである。
【００３３】元のウェーハのバルク・シリコンは、埋め
込み酸化膜（ＢＯＸ）が露出するまで化学的または機械
的研磨プロセスでエッチバックされる（図６参照）。こ
のようなエッチバック・プロセスは、この場合には化学
エッチング剤、普通はＫＯＨ水酸化カリウム溶液が埋め
込み酸化膜で容易に停止できる点を別にすれば、ボンド
―エッチバックＳＯＩプロセスのために開発されたプロ
セスに類似している。これによって、完全に平坦で清浄
な酸化膜表面ができる。この表面は以下に考察する高分
解能リソグラフィにとって必須である。機械的研磨は酸
化膜で停止しないので、化学的エッチングを最終エッチ
ング・ステップとしなければならない。
込み酸化膜（ＢＯＸ）が露出するまで化学的または機械
的研磨プロセスでエッチバックされる（図６参照）。こ
のようなエッチバック・プロセスは、この場合には化学
エッチング剤、普通はＫＯＨ水酸化カリウム溶液が埋め
込み酸化膜で容易に停止できる点を別にすれば、ボンド
―エッチバックＳＯＩプロセスのために開発されたプロ
セスに類似している。これによって、完全に平坦で清浄
な酸化膜表面ができる。この表面は以下に考察する高分
解能リソグラフィにとって必須である。機械的研磨は酸
化膜で停止しないので、化学的エッチングを最終エッチ
ング・ステップとしなければならない。
【００３４】図７を参照すると、標準的なリソグラフィ
・プロセスでエッチング用のビアが開口される。ビアは
元のウェーハの前面パターンに位置合せされる。埋め込
み酸化膜は一般に１００〜３００ｎｍなので、透明であ
る。したがって、ＳＴＩ（浅いトレンチ分離）やゲート
・パターンなど元のウェーハ中の構造の大部分は、位置
合せのため容易に視覚化できる。適切に位置合せできる
ようにビア・マスクを鏡映させる。それから、開口部の
酸化膜をＲＩＥなど任意のエッチング技術を用いて除去
する。エッチングはちょうど酸化膜とシリコンの界面で
停止すべきである。さらに、エッチングがソース、ドレ
インおよびゲート領域に達しなければ、過剰エッチング
も許容される。
・プロセスでエッチング用のビアが開口される。ビアは
元のウェーハの前面パターンに位置合せされる。埋め込
み酸化膜は一般に１００〜３００ｎｍなので、透明であ
る。したがって、ＳＴＩ（浅いトレンチ分離）やゲート
・パターンなど元のウェーハ中の構造の大部分は、位置
合せのため容易に視覚化できる。適切に位置合せできる
ようにビア・マスクを鏡映させる。それから、開口部の
酸化膜をＲＩＥなど任意のエッチング技術を用いて除去
する。エッチングはちょうど酸化膜とシリコンの界面で
停止すべきである。さらに、エッチングがソース、ドレ
インおよびゲート領域に達しなければ、過剰エッチング
も許容される。
【００３５】図８を参照すると、次いで、ビア開口を適
当なプラグ材料、好ましくは金属、例えばタングステン
で充填する。開口が十分に広い場合は、１回のダマシン
・プロセスで金属（アルミニウムまたは銅）が形成でき
る。ＭＯＳボディ領域１３０との良好な接触を確保する
ために、ビア１９０との界面を形成する内表面は適切な
ドーピングを施した金属またはシリコンである必要があ
る。
当なプラグ材料、好ましくは金属、例えばタングステン
で充填する。開口が十分に広い場合は、１回のダマシン
・プロセスで金属（アルミニウムまたは銅）が形成でき
る。ＭＯＳボディ領域１３０との良好な接触を確保する
ために、ビア１９０との界面を形成する内表面は適切な
ドーピングを施した金属またはシリコンである必要があ
る。
【００３６】図９を参照すると、従来の金属付着および
エッチングにより、金属１４０（好ましくは、銅または
アルミニウム）の多層をＢＯＸ１１０の上面に形成す
る。これらの金属層は埋め込み金属ビア間の相互接続を
もたらす。
エッチングにより、金属１４０（好ましくは、銅または
アルミニウム）の多層をＢＯＸ１１０の上面に形成す
る。これらの金属層は埋め込み金属ビア間の相互接続を
もたらす。
【００３７】図１０を参照すると、本発明の他の態様に
よるＳＯＩ横型バイポーラ・デバイスの上面図が示して
ある。この構造は図３に示したボディ・コンタクトＭＯ
Ｓデバイスと類似している。ボディ領域はバイポーラ・
デバイスのベースとなり、エミッタおよびコレクタは各
々ＭＯＳデバイスのソースおよびドレインとなる。スペ
ースを節約するために、ゲートは浮遊したままの状態が
好ましい。あるいは、レイアウト面積が増加するが、ゲ
ートを固定電圧に接続することもできる。
よるＳＯＩ横型バイポーラ・デバイスの上面図が示して
ある。この構造は図３に示したボディ・コンタクトＭＯ
Ｓデバイスと類似している。ボディ領域はバイポーラ・
デバイスのベースとなり、エミッタおよびコレクタは各
々ＭＯＳデバイスのソースおよびドレインとなる。スペ
ースを節約するために、ゲートは浮遊したままの状態が
好ましい。あるいは、レイアウト面積が増加するが、ゲ
ートを固定電圧に接続することもできる。
【００３８】前記の構造の説明から幾つかの利点が明白
である。
である。
【００３９】ボディ・ブースティング ボディを同じトランジスタのゲートに接続するのではな
く、ボディを他のデバイスのノードに接続することがで
きる。出力負荷条件に応じて、必要なときに電流駆動を
増加させるためにボディ電圧を昇圧する。
く、ボディを他のデバイスのノードに接続することがで
きる。出力負荷条件に応じて、必要なときに電流駆動を
増加させるためにボディ電圧を昇圧する。
【００４０】高性能横型バイポーラ・デバイス 効率的なボディ・コンタクトによって、デバイスはバイ
ポーラ・トランジスタとして動作できる。ベース抵抗と
ベース−コレクタ容量が低いために、このバイポーラ・
トランジスタは高速を特徴とする。バイポーラ・トラン
ジスタはアナログ用途にはＣＭＯＳより良いデバイスな
ので、本発明により、高性能のアナログ／デジタル回路
の完全な統合が可能となる。例えば、無線通信に対する
その影響はかなり大きい。
ポーラ・トランジスタとして動作できる。ベース抵抗と
ベース−コレクタ容量が低いために、このバイポーラ・
トランジスタは高速を特徴とする。バイポーラ・トラン
ジスタはアナログ用途にはＣＭＯＳより良いデバイスな
ので、本発明により、高性能のアナログ／デジタル回路
の完全な統合が可能となる。例えば、無線通信に対する
その影響はかなり大きい。
【００４１】一般的ボディ・コンタクト ＤＴＭＯＳは、ＳＯＩ技術において小面積低抵抗のボデ
ィ・コンタクトを有する利点を示す唯一の例である。そ
の他に、新しいボディ・コンタクト構造は次のような点
で利益を示すことができる。
ィ・コンタクトを有する利点を示す唯一の例である。そ
の他に、新しいボディ・コンタクト構造は次のような点
で利益を示すことができる。
【００４２】Ａ）フローティング・ボディ効果の除去 ボディ・バイアスを固定しまたはボディをソースに接続
することによって、フローティング・ボディの欠点は全
て解消される。さらに、それによって回路安定性ならび
に性能が改善される。
することによって、フローティング・ボディの欠点は全
て解消される。さらに、それによって回路安定性ならび
に性能が改善される。
【００４３】Ｂ）電力節約 ＮＦＥＴデバイスに負のボディ・バイアス、ＰＦＥＴデ
バイスに正のボディ・バイアスを印加することにより待
機電力を下げることができる。ボディ・コンタクトの追
加に伴って面積が増加するため、この手法を従来のＳＯ
Ｉ技術に拡張することはできない。本発明によって、前
記手法を何ら問題なく使用することができる。底部でボ
ディを接触させることは、上部のトランジスタへの接続
とは関係なく実現できるので、面積の点でバルク技術よ
りはるかに効率的である。
バイスに正のボディ・バイアスを印加することにより待
機電力を下げることができる。ボディ・コンタクトの追
加に伴って面積が増加するため、この手法を従来のＳＯ
Ｉ技術に拡張することはできない。本発明によって、前
記手法を何ら問題なく使用することができる。底部でボ
ディを接触させることは、上部のトランジスタへの接続
とは関係なく実現できるので、面積の点でバルク技術よ
りはるかに効率的である。
【００４４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４５】（１）ソース、ドレインおよびゲートを有
するシリコン・オン・インシュレータ（ＳＯＩ）ＭＯＳ
デバイスであって、前記ソースと前記ドレインとの間に
位置し、両者を分離するボディ領域と、前記ボディ領域
直下に配置され、前記ゲートと位置合せされた埋め込み
金属ビアであって、埋め込み金属が前記ソースまたは前
記ドレインに接触せずに前記ボディ領域に接触する埋め
込み金属ビアとを含むＳＯＩ ＭＯＳデバイス。 （２）前記埋め込み金属が埋め込み酸化物層と同一平面
上にある、上記（１）に記載のＳＯＩ ＭＯＳデバイ
ス。 （３）前記埋め込み金属の下にある相互接続が前記埋め
込み金属を他の回路に接続する、上記（１）に記載のＳ
ＯＩ ＭＯＳデバイス。 （４）ソース、ドレインおよびゲートを有する動的しき
い値ＭＯＳデバイスであって、前記ソースと前記ドレイ
ンとの間に位置するボディ領域と、前記ボディ領域直下
に配置され、前記ゲートと位置合せされた埋め込み金属
ビアであって、埋め込み金属が前記ソースまたは前記ド
レインに触れずに前記ボディ領域に接触し、埋め込み金
属が前記ゲートに沿って延び前記ゲートと接触する埋め
込み金属ビアとを含む動的しきい値ＭＯＳデバイス。 （５）前記埋め込み金属ビアがＳＯＩアイランドを介し
て前記ゲートと接触し、前記ＳＯＩアイランドが前記ソ
ースと前記ドレインから絶縁され、前記ＳＯＩアイラン
ドがさらに前記ゲートと接触する、上記（４）に記載の
動的しきい値ＭＯＳデバイス。 （６）前記ＳＯＩアイランドが前記ボディ領域の抵抗よ
り少なくとも１桁低い抵抗を有する、上記（５）に記載
の動的しきい値ＭＯＳデバイス。 （７）前記埋め込み金属ビアが金属充填ビアを介して前
記ゲートと接触する、上記（４）に記載の動的しきい値
ＭＯＳデバイス。 （８）埋め込み金属ボディ・コンタクトを有するＳＯＩ
ＭＯＳデバイスを形成する方法であって、ＳＯＩ基板
を提供するステップであって、前記ＳＯＩ基板が埋め込
み酸化物層上にシリコン薄膜を有し、前記埋め込み酸化
物層がバルク・シリコン基板上に配置されるステップ
と、絶縁材料によって相互に電気的に分離された複数の
ＳＯＩアイランドを形成するステップと、前記ＳＯＩア
イランドを覆う共形絶縁層を付着するステップと、絶縁
された前記ＳＯＩアイランドのうち少なくとも１つのア
イランドの上面にゲートを形成するステップと、前記ゲ
ートを有する、前記絶縁されたＳＯＩアイランドのうち
前記少なくとも１つのアイランドにソースとドレインを
形成し、ボディ領域が前記ソースを前記ドレインから分
離したままとするステップと、前記ドレイン、前記ソー
スおよび前記ゲートへの相互接続を形成し、前記相互接
続を回路形成要素にリンクするステップと、前記相互接
続間の領域を絶縁材料で充填するステップと、前記絶縁
材料の上面を平面化するステップと、前記平面化表面に
ハンドリング基板を取付けるステップと、前記バルク・
シリコン基板を除去して前記埋め込み酸化物層を露出さ
せるステップと、前記埋め込み酸化物層中に少なくとも
１つの窓を開口するステップであって、前記窓が前記の
ソースおよび前記ドレインと重なり合わずに前記ボディ
領域と位置合せされるステップと、前記窓を金属で充填
することにより埋め込みビアを形成するステップとを含
む方法。 （９）前記埋め込みビアの下に相互接続層を追加するス
テップをさらに含む、上記（８）に記載の方法。 （１０）埋め込み金属ボディ・コンタクトを有するＳＯ
Ｉ動的しきい値ＭＯＳデバイスを形成する方法であっ
て、ＳＯＩ基板を提供するステップであって、前記ＳＯ
Ｉ基板が埋め込み酸化物層の上にシリコン薄膜を有し、
前記埋め込み酸化物層がバルク・シリコン基板上に配置
されるステップと、絶縁材料によって相互に電気的に分
離された複数のＳＯＩアイランドを形成するステップ
と、前記ＳＯＩアイランドを覆う共形絶縁層を付着する
ステップと、絶縁された前記ＳＯＩアイランドのうち少
なくとも１つのアイランドの上面にゲートを形成し、前
記ゲートを前記ＳＯＩアイランドを越えて延長させるス
テップと、前記延長ゲートを前記ＳＯＩアイランドのう
ち第２のアイランドに接触させるステップと、前記ゲー
トを有する、前記ＳＯＩアイランドのうち前記少なくと
も１つのアイランドにソースとドレインを形成し、ボデ
ィ領域が前記ソースを前記ドレインから分離したままと
するステップと、前記ドレイン、前記ソースおよび前記
ゲートへの相互接続を形成し、前記相互接続を回路形成
要素にリンクするステップと、前記相互接続間の領域を
絶縁材料で充填するステップと、前記絶縁材料で充填さ
れた前記領域の上面を平面化するステップと、前記平面
化された表面にハンドリング基板を取付けるステップ
と、前記バルク・シリコン基板を除去して前記埋め込み
酸化物層を露出させるステップと、前記埋め込み酸化物
層に少なくとも１つの窓を開口するステップであって、
前記窓が前記のソースと前記ドレインに重なり合わずに
前記ボディ領域と位置合せされ、さらに、前記窓が前記
ＳＯＩアイランドを延長させ、別のＳＯＩアイランドを
介して前記ゲートと接触するステップと、前記窓を金属
で充填することにより埋め込みビアを形成するステップ
とを含む形成方法。 （１１）前記埋め込みビアの下に相互接続層を追加する
ステップをさらに含む、上記（１０）に記載の方法。
するシリコン・オン・インシュレータ（ＳＯＩ）ＭＯＳ
デバイスであって、前記ソースと前記ドレインとの間に
位置し、両者を分離するボディ領域と、前記ボディ領域
直下に配置され、前記ゲートと位置合せされた埋め込み
金属ビアであって、埋め込み金属が前記ソースまたは前
記ドレインに接触せずに前記ボディ領域に接触する埋め
込み金属ビアとを含むＳＯＩ ＭＯＳデバイス。 （２）前記埋め込み金属が埋め込み酸化物層と同一平面
上にある、上記（１）に記載のＳＯＩ ＭＯＳデバイ
ス。 （３）前記埋め込み金属の下にある相互接続が前記埋め
込み金属を他の回路に接続する、上記（１）に記載のＳ
ＯＩ ＭＯＳデバイス。 （４）ソース、ドレインおよびゲートを有する動的しき
い値ＭＯＳデバイスであって、前記ソースと前記ドレイ
ンとの間に位置するボディ領域と、前記ボディ領域直下
に配置され、前記ゲートと位置合せされた埋め込み金属
ビアであって、埋め込み金属が前記ソースまたは前記ド
レインに触れずに前記ボディ領域に接触し、埋め込み金
属が前記ゲートに沿って延び前記ゲートと接触する埋め
込み金属ビアとを含む動的しきい値ＭＯＳデバイス。 （５）前記埋め込み金属ビアがＳＯＩアイランドを介し
て前記ゲートと接触し、前記ＳＯＩアイランドが前記ソ
ースと前記ドレインから絶縁され、前記ＳＯＩアイラン
ドがさらに前記ゲートと接触する、上記（４）に記載の
動的しきい値ＭＯＳデバイス。 （６）前記ＳＯＩアイランドが前記ボディ領域の抵抗よ
り少なくとも１桁低い抵抗を有する、上記（５）に記載
の動的しきい値ＭＯＳデバイス。 （７）前記埋め込み金属ビアが金属充填ビアを介して前
記ゲートと接触する、上記（４）に記載の動的しきい値
ＭＯＳデバイス。 （８）埋め込み金属ボディ・コンタクトを有するＳＯＩ
ＭＯＳデバイスを形成する方法であって、ＳＯＩ基板
を提供するステップであって、前記ＳＯＩ基板が埋め込
み酸化物層上にシリコン薄膜を有し、前記埋め込み酸化
物層がバルク・シリコン基板上に配置されるステップ
と、絶縁材料によって相互に電気的に分離された複数の
ＳＯＩアイランドを形成するステップと、前記ＳＯＩア
イランドを覆う共形絶縁層を付着するステップと、絶縁
された前記ＳＯＩアイランドのうち少なくとも１つのア
イランドの上面にゲートを形成するステップと、前記ゲ
ートを有する、前記絶縁されたＳＯＩアイランドのうち
前記少なくとも１つのアイランドにソースとドレインを
形成し、ボディ領域が前記ソースを前記ドレインから分
離したままとするステップと、前記ドレイン、前記ソー
スおよび前記ゲートへの相互接続を形成し、前記相互接
続を回路形成要素にリンクするステップと、前記相互接
続間の領域を絶縁材料で充填するステップと、前記絶縁
材料の上面を平面化するステップと、前記平面化表面に
ハンドリング基板を取付けるステップと、前記バルク・
シリコン基板を除去して前記埋め込み酸化物層を露出さ
せるステップと、前記埋め込み酸化物層中に少なくとも
１つの窓を開口するステップであって、前記窓が前記の
ソースおよび前記ドレインと重なり合わずに前記ボディ
領域と位置合せされるステップと、前記窓を金属で充填
することにより埋め込みビアを形成するステップとを含
む方法。 （９）前記埋め込みビアの下に相互接続層を追加するス
テップをさらに含む、上記（８）に記載の方法。 （１０）埋め込み金属ボディ・コンタクトを有するＳＯ
Ｉ動的しきい値ＭＯＳデバイスを形成する方法であっ
て、ＳＯＩ基板を提供するステップであって、前記ＳＯ
Ｉ基板が埋め込み酸化物層の上にシリコン薄膜を有し、
前記埋め込み酸化物層がバルク・シリコン基板上に配置
されるステップと、絶縁材料によって相互に電気的に分
離された複数のＳＯＩアイランドを形成するステップ
と、前記ＳＯＩアイランドを覆う共形絶縁層を付着する
ステップと、絶縁された前記ＳＯＩアイランドのうち少
なくとも１つのアイランドの上面にゲートを形成し、前
記ゲートを前記ＳＯＩアイランドを越えて延長させるス
テップと、前記延長ゲートを前記ＳＯＩアイランドのう
ち第２のアイランドに接触させるステップと、前記ゲー
トを有する、前記ＳＯＩアイランドのうち前記少なくと
も１つのアイランドにソースとドレインを形成し、ボデ
ィ領域が前記ソースを前記ドレインから分離したままと
するステップと、前記ドレイン、前記ソースおよび前記
ゲートへの相互接続を形成し、前記相互接続を回路形成
要素にリンクするステップと、前記相互接続間の領域を
絶縁材料で充填するステップと、前記絶縁材料で充填さ
れた前記領域の上面を平面化するステップと、前記平面
化された表面にハンドリング基板を取付けるステップ
と、前記バルク・シリコン基板を除去して前記埋め込み
酸化物層を露出させるステップと、前記埋め込み酸化物
層に少なくとも１つの窓を開口するステップであって、
前記窓が前記のソースと前記ドレインに重なり合わずに
前記ボディ領域と位置合せされ、さらに、前記窓が前記
ＳＯＩアイランドを延長させ、別のＳＯＩアイランドを
介して前記ゲートと接触するステップと、前記窓を金属
で充填することにより埋め込みビアを形成するステップ
とを含む形成方法。 （１１）前記埋め込みビアの下に相互接続層を追加する
ステップをさらに含む、上記（１０）に記載の方法。
【図１】ボディ・コンタクトを有する従来型ＳＯＩデバ
イスのレイアウトの概略上面図である。
イスのレイアウトの概略上面図である。
【図２】本発明による埋め込み金属ＳＯＩ ＤＴＭＯＳ
デバイスのレイアウトの概略上面図である。
デバイスのレイアウトの概略上面図である。
【図３】本発明による埋め込み金属ボディ・コンタクト
を有するＳＯＩデバイスのレイアウトの概略上面図であ
る。
を有するＳＯＩデバイスのレイアウトの概略上面図であ
る。
【図４】特に、ＳＯＩ ＭＯＳＦＥＴのバルクＳｉ基
板、埋め込み酸化物（ＢＯＸ）およびボディを示す開始
時ＳＯＩ ＣＭＯＳウェーハの横断面図である。
板、埋め込み酸化物（ＢＯＸ）およびボディを示す開始
時ＳＯＩ ＣＭＯＳウェーハの横断面図である。
【図５】ハンドリング基板を付け加えた図４に示した構
造を示す横断面図である。
造を示す横断面図である。
【図６】バルクＳｉを除いた図５の構造を示す横断面図
である。
である。
【図７】ＢＯＸ層に開口したビアを有する図６の構造を
示す横断面図である。
示す横断面図である。
【図８】ビア充填剤でビアを充填した図７の構造を示す
横断面図である。
横断面図である。
【図９】ＭＯＳデバイス端末と接触した、ＢＯＸ層上に
位置する数層の相互接続層を有する図８の構造を示す横
断面図である。
位置する数層の相互接続層を有する図８の構造を示す横
断面図である。
【図１０】図３に示した埋め込み金属ボディ・コンタク
トを有するＳＯＩデバイスと類似した、埋め込み金属ベ
ース・コンタクトを有するＳＯＩ横型バイポーラのレイ
アウトを示す図である。
トを有するＳＯＩデバイスと類似した、埋め込み金属ベ
ース・コンタクトを有するＳＯＩ横型バイポーラのレイ
アウトを示す図である。
１０ ボディ・コンタクト ２０ 拡張ゲート領域 ３０ ドレイン ４０ ソース ５０ ゲート・コンタクト ６０ ＳＯＩアイランド ７０ スルーゲート酸化物コンタクト ８０ 埋め込み金属 １００ バルクＳｉ基板 １１０ 埋め込み酸化物（ＢＯＸ） １２０ コンタクト １３０ ＭＯＳボディ領域 １４０ 金属 １７０ ハンドリング・ウェーハ １９０ ビア
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/423 Ｈ０１Ｌ 29/60 21/336 29/78 ６２６Ｂ ６２６Ｚ ６２７Ｄ
Claims (11)
- 【請求項１】ソース、ドレインおよびゲートを有するシ
リコン・オン・インシュレータ（ＳＯＩ）ＭＯＳデバイ
スであって、 前記ソースと前記ドレインとの間に位置し、両者を分離
するボディ領域と、 前記ボディ領域直下に配置され、前記ゲートと位置合せ
された埋め込み金属ビアであって、埋め込み金属が前記
ソースまたは前記ドレインに接触せずに前記ボディ領域
に接触する埋め込み金属ビアとを含むＳＯＩ ＭＯＳデ
バイス。 - 【請求項２】前記埋め込み金属が埋め込み酸化物層と同
一平面上にある、請求項１に記載のＳＯＩ ＭＯＳデバ
イス。 - 【請求項３】前記埋め込み金属の下にある相互接続が前
記埋め込み金属を他の回路に接続する、請求項１に記載
のＳＯＩ ＭＯＳデバイス。 - 【請求項４】ソース、ドレインおよびゲートを有する動
的しきい値ＭＯＳデバイスであって、 前記ソースと前記ドレインとの間に位置するボディ領域
と、 前記ボディ領域直下に配置され、前記ゲートと位置合せ
された埋め込み金属ビアであって、埋め込み金属が前記
ソースまたは前記ドレインに触れずに前記ボディ領域に
接触し、埋め込み金属が前記ゲートに沿って延び前記ゲ
ートと接触する埋め込み金属ビアとを含む動的しきい値
ＭＯＳデバイス。 - 【請求項５】前記埋め込み金属ビアがＳＯＩアイランド
を介して前記ゲートと接触し、前記ＳＯＩアイランドが
前記ソースと前記ドレインから絶縁され、前記ＳＯＩア
イランドがさらに前記ゲートと接触する、請求項４に記
載の動的しきい値ＭＯＳデバイス。 - 【請求項６】前記ＳＯＩアイランドが前記ボディ領域の
抵抗より少なくとも１桁低い抵抗を有する、請求項５に
記載の動的しきい値ＭＯＳデバイス。 - 【請求項７】前記埋め込み金属ビアが金属充填ビアを介
して前記ゲートと接触する、請求項４に記載の動的しき
い値ＭＯＳデバイス。 - 【請求項８】埋め込み金属ボディ・コンタクトを有する
ＳＯＩ ＭＯＳデバイスを形成する方法であって、 ＳＯＩ基板を提供するステップであって、前記ＳＯＩ基
板が埋め込み酸化物層上にシリコン薄膜を有し、前記埋
め込み酸化物層がバルク・シリコン基板上に配置される
ステップと、 絶縁材料によって相互に電気的に分離された複数のＳＯ
Ｉアイランドを形成するステップと、 前記ＳＯＩアイランドを覆う共形絶縁層を付着するステ
ップと、 絶縁された前記ＳＯＩアイランドのうち少なくとも１つ
のアイランドの上面にゲートを形成するステップと、 前記ゲートを有する、前記絶縁されたＳＯＩアイランド
のうち前記少なくとも１つのアイランドにソースとドレ
インを形成し、ボディ領域が前記ソースを前記ドレイン
から分離したままとするステップと、 前記ドレイン、前記ソースおよび前記ゲートへの相互接
続を形成し、前記相互接続を回路形成要素にリンクする
ステップと、 前記相互接続間の領域を絶縁材料で充填するステップ
と、 前記絶縁材料の上面を平面化するステップと、 前記平面化表面にハンドリング基板を取付けるステップ
と、 前記バルク・シリコン基板を除去して前記埋め込み酸化
物層を露出させるステップと、 前記埋め込み酸化物層中に少なくとも１つの窓を開口す
るステップであって、前記窓が前記のソースおよび前記
ドレインと重なり合わずに前記ボディ領域と位置合せさ
れるステップと、 前記窓を金属で充填することにより埋め込みビアを形成
するステップとを含む方法。 - 【請求項９】前記埋め込みビアの下に相互接続層を追加
するステップをさらに含む、請求項８に記載の方法。 - 【請求項１０】埋め込み金属ボディ・コンタクトを有す
るＳＯＩ動的しきい値ＭＯＳデバイスを形成する方法で
あって、 ＳＯＩ基板を提供するステップであって、前記ＳＯＩ基
板が埋め込み酸化物層の上にシリコン薄膜を有し、前記
埋め込み酸化物層がバルク・シリコン基板上に配置され
るステップと、 絶縁材料によって相互に電気的に分離された複数のＳＯ
Ｉアイランドを形成するステップと、 前記ＳＯＩアイランドを覆う共形絶縁層を付着するステ
ップと、 絶縁された前記ＳＯＩアイランドのうち少なくとも１つ
のアイランドの上面にゲートを形成し、前記ゲートを前
記ＳＯＩアイランドを越えて延長させるステップと、 前記延長ゲートを前記ＳＯＩアイランドのうち第２のア
イランドに接触させるステップと、 前記ゲートを有する、前記ＳＯＩアイランドのうち前記
少なくとも１つのアイランドにソースとドレインを形成
し、ボディ領域が前記ソースを前記ドレインから分離し
たままとするステップと、 前記ドレイン、前記ソースおよび前記ゲートへの相互接
続を形成し、前記相互接続を回路形成要素にリンクする
ステップと、 前記相互接続間の領域を絶縁材料で充填するステップ
と、 前記絶縁材料で充填された前記領域の上面を平面化する
ステップと、 前記平面化された表面にハンドリング基板を取付けるス
テップと、 前記バルク・シリコン基板を除去して前記埋め込み酸化
物層を露出させるステップと、 前記埋め込み酸化物層に少なくとも１つの窓を開口する
ステップであって、前記窓が前記のソースと前記ドレイ
ンに重なり合わずに前記ボディ領域と位置合せされ、さ
らに、前記窓が前記ＳＯＩアイランドを延長させ、別の
ＳＯＩアイランドを介して前記ゲートと接触するステッ
プと、 前記窓を金属で充填することにより埋め込みビアを形成
するステップとを含む形成方法。 - 【請求項１１】前記埋め込みビアの下に相互接続層を追
加するステップをさらに含む、請求項１０に記載の方
法。
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