CN110164978A - 半导体装置以及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体装置以及其制作方法，该半导体装置包括埋入式绝缘层、半导体层、栅极结构、源极掺杂区与漏极掺杂区。半导体层设置于埋入式绝缘层上。栅极结构设置于半导体层上。半导体层包括体区设置于栅极结构与埋入式绝缘层之间。源极掺杂区与漏极掺杂区设置于半导体层中。第一接触结构贯穿埋入式绝缘层并接触体区。第二接触结构贯穿埋入式绝缘层并与源极掺杂区电连接。至少部分的第一接触结构于埋入式绝缘层的厚度方向上与体区重叠。体区通过第一接触结构与第二接触结构而与源极掺杂区电连接。

Description

半导体装置以及其制作方法
技术领域
本发明涉及一种半导体装置以及其制作方法，尤其是涉及一种具有埋入式绝缘层的半导体装置以及其制作方法。
背景技术
在半导体制造领域中，集成电路中的元件尺寸不断地微缩以提升芯片效能。然而，随着元件尺寸缩小，许多电性特征对于元件操作表现上的影响变得更明显，对于微缩化产生阻碍。举例来说，在使用绝缘层覆硅(silicon on insulator，SOI)基底的半导体制作工艺中，对于切换(switching)装置例如切换晶体管来说，为了提升切换晶体管的效能表现，SOI基底中的半导体层的厚度需越薄越好。然而，过薄的半导体层会导致翘曲效应(Kinkeffect)，且对于其他类型的半导体元件例如高压(high voltage)晶体管在操作表现也会上造成负面影响。因此，为了使用SOI基底来形成具有不同类型半导体元件的芯片，需有效地于SOI基底上整合不同类型的半导体元件的结构设计与制作方法。
发明内容
本发明提供了一种半导体装置以及其制作方法，利用于半导体层面向埋入式绝缘层的一侧形成接触结构或/及接触开孔，由此电连接半导体层的体区与源极掺杂区，进而达到改善翘曲效应(Kink effect)的效果。
本发明的一实施例提供一种半导体装置，包括一埋入式绝缘层、一半导体层、一栅极结构、一源极掺杂区、一漏极掺杂区、一第一接触结构以及一第二接触结构。半导体层设置于埋入式绝缘层的一侧。栅极结构设置于半导体层上，且半导体层包括一体区设置于栅极结构与埋入式绝缘层之间。源极掺杂区以及漏极掺杂区分别设置于位于栅极结构的相对两侧的半导体层中。第一接触结构贯穿埋入式绝缘层并接触体区，且至少部分的第一接触结构于埋入式绝缘层的厚度方向上与体区重叠。第二接触结构贯穿埋入式绝缘层并与源极掺杂区电连接，且体区通过第一接触结构与第二接触结构而与源极掺杂区电连接。
本发明的一实施例提供一种半导体装置的制作方法，包括下列步骤。首先，提供一半导体层设置于一埋入式绝缘层上。在半导体层上形成一栅极结构，且半导体层包括一体区设置于栅极结构与埋入式绝缘层之间。在位于栅极结构的相对两侧的半导体层中分别形成一源极掺杂区与一漏极掺杂区。形成一第一接触结构贯穿埋入式绝缘层并接触体区，且至少部分的第一接触结构于埋入式绝缘层的厚度方向上与体区重叠。形成一第二接触结构贯穿埋入式绝缘层并与源极掺杂区电连接。体区通过第一接触结构与第二接触结构而与源极掺杂区电连接。
本发明的另一实施例提供一种半导体装置，包括一埋入式绝缘层、一半导体层、一栅极结构、一源极掺杂区、一漏极掺杂区、一接触开孔、一硅化物层、一第一接触结构以及一第二接触结构。半导体层设置于埋入式绝缘层的一侧。栅极结构设置于半导体层上，且半导体层包括一体区设置于栅极结构与埋入式绝缘层之间。源极掺杂区以及漏极掺杂区分别设置于位于栅极结构的相对两侧的半导体层中。接触开孔贯穿埋入式绝缘层并暴露出体区的一部分以及源极掺杂区的一部分。硅化物层设置于接触开孔中且设置于被接触开孔暴露出的体区的部分以及源极掺杂区的部分上。体区通过硅化物层与源极掺杂区电连接。第一接触结构设置于硅化物层上。第二接触结构贯穿埋入式绝缘层并与漏极掺杂区电连接。
本发明的另一实施例提供一种半导体装置的制作方法，包括下列步骤。首先，提供一半导体层设置于一埋入式绝缘层上。在半导体层上形成一栅极结构，且半导体层包括一体区设置于栅极结构与埋入式绝缘层之间。在位于栅极结构的相对两侧的半导体层中分别形成一源极掺杂区与一漏极掺杂区。形成一接触开孔贯穿埋入式绝缘层并暴露出体区的一部分以及源极掺杂区的一部分。在接触开孔中形成一硅化物层，硅化物层形成于被接触开孔暴露出的体区的部分以及源极掺杂区的部分上，且体区通过硅化物层与源极掺杂区电连接。在硅化物层上形成一第一接触结构。形成一第二接触结构贯穿埋入式绝缘层并与漏极掺杂区电连接。
附图说明
图1为本发明第一实施例的半导体装置的上视示意图；
图2为沿图1中A-A’剖线所绘示的剖视图；
图3至图5为本发明第一实施例的半导体装置的制作方法示意图，其中
图4为图3之后的状况示意图；
图5为图4之后的状况示意图；
图6为本发明第二实施例的半导体装置的示意图；
图7为本发明第三实施例的半导体装置的示意图；
图8与图9为本发明第三实施例的半导体装置的制作方法示意图，其中图9为图8之后的状况示意图。
主要元件符号说明
10 第一基底
11 第二基底
20 埋入式绝缘层
30 半导体层
31 体区
32 源极掺杂区
33 漏极掺杂区
40 隔离结构
51 栅极介电层
52 栅极结构
60 层间介电层
61A 第一插塞
61B 第二插塞
62A 第一金属层
62B 第二金属层
63A 第三插塞
63B 第四插塞
70 绝缘层
81 阻障层
82 导电材料
85 硅化物层
91 第一导电层
92 第二导电层
101-103 半导体装置
BC1 第一接触结构
BC2 第二接触结构
BC3 第三接触结构
BC4 第四接触结构
BC5 第五接触结构
CS1 第一连接结构
CS2 第二连接结构
D1 第一方向
D2 第二方向
GC 栅极接触结构
H 接触开孔
S1 第一侧
S2 第二侧
Z 厚度方向
具体实施方式
以下提供多个不同的实施例，用以公开本发明的不同特征，但不以此为限。熟悉该项技术的人士应可理解以下说明中，当某一组成元件，例如一区域、一层、一部分等类似组成元件，被称为在另一组成元件「上」，可指该组成元件直接设置于该另一组成元件上，或者也可指有其他组成元件介于两者之间。然而，当某一组成元件被称为直接形成在另一组成元件上，则是指这两个组成元件之间并未再有其他组成元件存在。另外，本发明所揭露的当某一组成元件「形成」在另一组成元件上时，该组成元件是可以生长(growth)、沉积(deposition)、蚀刻(etch)、连结(attach)、连接(connect)耦接(couple)等方法，或其他方式制备或制造于该组成元件上。
另外，本发明中所使用的用语如「底部」、「下方」、「上方」、「顶部」等，是用以描述图示中不同组成元件的相对位置。然而，当将附图翻转使其上下颠倒时，前述的「上方」即成为「下方」。由此可知，本发明中所使用的相对性描述用语是可依据该元件或设备的方位而定。
请参阅图1与图2。图1为本发明第一实施例的半导体装置的上视示意图。图2为沿图1中A-A’剖线所绘示的剖视图。如图1与图2所示，本实施例提供一半导体装置101，半导体装置101包括一埋入式绝缘层20、一半导体层30、一栅极结构52、一源极掺杂区32、一漏极掺杂区33、一第一接触结构BC1以及一第二接触结构BC2。半导体层30设置于埋入式绝缘层20的一侧。在一些实施例中，埋入式绝缘层20可于厚度方向Z上具有相对的第一侧S1与第二侧S2，而半导体层30可位于埋入式绝缘层20的第一侧S1。此外，在一些实施例中，埋入式绝缘层20与半导体层30可分别为硅覆绝缘(silicon-on-insulator，SOI)基底中的绝缘层与半导体层，故埋入式绝缘层20可包括一埋入式氧化物绝缘层而半导体层30可包括一含硅半导体层，但并不以此为限。在一些实施例中，也可视需要以其他绝缘材料形成埋入式绝缘层20或/及以其他半导体材料形成半导体层30。当埋入式绝缘层20与半导体层30分别为SOI基底中的绝缘层与半导体层时，埋入式绝缘层20的第一侧S1可被视为一前侧，而埋入式绝缘层20的第二侧S2可被视为一背侧，但并不以此为限。栅极结构52设置于半导体层30上，而栅极结构52与半导体层30之间可设置一栅极介电层51。因此，栅极介电层51、栅极结构52以及半导体层30可设置于埋入式绝缘层20的第一侧S1上。在一些实施例中，栅极结构52可包括非金属栅极例如多晶硅栅极或其他适合的导电材料所形成非金属栅极或金属栅极，而栅极介电层51可包括氧化物层例如氧化硅层或其他适合的介电材料例如高介电常数的介电材料。
半导体层30可包括一体(body)区31，在厚度方向Z上设置于栅极结构52与埋入式绝缘层20之间，而体区31可包括半导体装置101的通道区，但并不以此为限。源极掺杂区32以及漏极掺杂区33分别设置于位于栅极结构52的相对两侧的半导体层30中。换句话说，源极掺杂区32以及漏极掺杂区33设置于半导体层30中，且源极掺杂区32以及漏极掺杂区33分别位于栅极结构52的相对的两侧。举例来说，在一些实施例中，栅极结构52可沿一第一方向D1延伸，而源极掺杂区32以及漏极掺杂区33可于一与第一方向D1正交的第二方向D2上分别位于栅极结构52的相对两侧，且源极掺杂区32以及漏极掺杂区33也可分别沿第一方向D1延伸，但并不以此为限。在一些实施例中，源极掺杂区32以及漏极掺杂区33可分别为掺杂有N型掺杂物(dopant)例如磷、砷等的掺杂区，而体区31可包括一阱区例如P型阱，但并不以此为限。在另一些实施例中，也可视需要使用其他种类的N型掺杂物或其他导电型态的掺杂物来形成源极掺杂区32以及漏极掺杂区33。
第一接触结构BC1贯穿埋入式绝缘层20并接触体区31，且至少部分的第一接触结构BC1于埋入式绝缘层20的厚度方向Z上与体区31重叠。换句话说，在一些实施例中，体区31的一部分可于埋入式绝缘层20的厚度方向Z上设置于第一接触结构BC1与栅极结构52之间。第二接触结构BC2贯穿埋入式绝缘层20并与源极掺杂区32电连接，且体区31通过第一接触结构BC1与第二接触结构BC2而与源极掺杂区32电连接。第一接触结构BC1与第二接触结构BC2可自埋入式绝缘层20的背侧(也就是第二侧S2)贯穿至埋入式绝缘层20的前侧(也就是第一侧S1)，因此第一接触结构BC1与第二接触结构BC2可被视为背侧接触结构，但并不以此为限。此外，半导体装置101可还包括一栅极接触结构GC与栅极结构52电连接，而栅极接触结构GC也可视需要自埋入式绝缘层20的背侧或前侧与栅极结构52电连接。第一接触结构BC1与第二接触结构BC2可分别由一阻障层81以及一导电材料82所形成，阻障层81可包括氮化钛、氮化钽或其他适合的阻障材料，而导电材料82可包括电阻率相对较低的导电材料例如铜、铝、钨等，但并不以此为限。在一些实施例中，第一接触结构BC1可贯穿埋入式绝缘层20并直接接触体区31与源极掺杂区32，故第一接触结构BC1可于埋入式绝缘层20的厚度方向Z上与源极掺杂区32部分重叠，但并不以此为限。
进一步说明，在一些实施例中，半导体装置101可还包括一隔离结构40、一第一连接结构CS1以及一第二连接结构CS2。隔离结构40设置于埋入式绝缘层20上且围绕半导体层30，而隔离结构40可包括单层或多层的绝缘材料例如氧化物绝缘材料与氮氧化物绝缘材料，但并不以此为限。第一连接结构CS1设置于源极掺杂区32上且与源极掺杂区32电连接，而第二连接结构CS2设置于漏极掺杂区33上且与漏极掺杂区33电连接。半导体装置101可包括一层间介电层60位于埋入式绝缘层20的第一侧S1且覆盖源极掺杂区32、漏极掺杂区33、隔离结构40以及栅极结构52，而第一连接结构CS1与第二连接结构CS2可设置于层间介电层60中。层间介电层60可包括多层的介电材料例如氧化硅、氮氧化硅、低介电常数(lowdielectric constant，low-k)材料或其他适合的介电材料。第二接触结构BC2可贯穿埋入式绝缘层20与隔离结构40并与第一连接结构CS1连接，且第二接触结构BC2可通过第一连接结构CS1而与源极掺杂区32电连接。
在一些实施例中，第一连接结构CS1可包括多个插塞(例如图2中所示的第一插塞61A与第三插塞63A)以及多个导电层(例如图2中所示的第一金属层62A)交替堆叠设置，而第二连接结构CS2也可包括多个插塞(例如图2中所示的第二插塞61B与第四插塞63B)以及多个导电层(例如图2中所示的第二金属层62B)交替堆叠设置，但并不以此为限。第一插塞61A、第二插塞61B、第三插塞63A、第四插塞63B、第一金属层62A与第二金属层62B可分别包括一低电阻材料以及一阻障层，但并不以此为限。上述的低电阻材料可包括电阻率相对较低的材料例如铜、铝、钨等，而上述的阻障层可包括氮化钛、氮化钽或其他适合的阻障材料，但并不以此为限。第二接触结构BC2可贯穿埋入式绝缘层20、隔离结构40以及位于隔离结构40与第一金属层62A之间的层间介电层60，用以与第一连接结构CS1的第一金属层62A接触，且第二接触结构BC2可通过第一连接结构CS1中的第一金属层62A与第一插塞61A而与源极掺杂区32电连接，但并不以此为限。
在一些实施例中，半导体装置101可还包括一第三接触结构BC3，贯穿埋入式绝缘层20以及隔离结构40，用以与第二连接结构CS2连接，且第三接触结构BC3通过第二连接结构CS2而与漏极掺杂区33电连接。在一些实施例中，第三接触结构BC3也可由阻障层81与导电材料82所形成，且第三接触结构BC3可被视为背侧接触结构，但并不以此为限。更进一步说明，第三接触结构BC3可贯穿埋入式绝缘层20、隔离结构40以及位于隔离结构40与第二金属层62B之间的层间介电层60，用以与第二连接结构CS2的第二金属层62B接触，且第三接触结构BC3可通过第二连接结构CS2中的第二金属层62B与第二插塞61B而与漏极掺杂区33电连接，但并不以此为限。在一些实施例中，半导体装置101可还包括一导电层(例如图1与图2中所示的第一导电层91)设置于埋入式绝缘层20的第二侧S2且与第一接触结构BC1以及第二接触结构BC2接触且连接，而体区31可通过第一接触结构BC1、第一导电层91以及第二接触结构BC2而与源极掺杂区32电连接。
在一些实施例中，半导体装置101可还包括一绝缘层70设置于埋入式绝缘层20的第二侧S2，第一接触结构BC1与第二接触结构BC2可还贯穿绝缘层70，而第一导电层91可设置于绝缘层70上，但并不以此为限。此外，半导体装置101可还包括一第二导电层92设置于绝缘层70上并与第三接触结构BC3接触且连接，但并不以此为限。绝缘层70可包括氮化硅、氮氧化硅或其他适合的绝缘材料。第一导电层91与第二导电层92可包括电阻率相对较低的导电材料例如铜、铝、钨等，而第一导电层91与第二导电层92可分别用以自半导体装置101的背侧进行信号的传递，但并不以此为限。此外，层间介电层60背向半导体层30的一侧可设置有一基底(例如图2中所示的第二基底11)，而第二基底11可包括高电阻值的硅基板、玻璃基板、塑胶基板、蓝宝石(sapphire)基板或其他适合种类的绝缘基板。
在半导体装置101中，第一接触结构BC1设置于半导体层30面向埋入式绝缘层20的一侧并贯穿埋入式绝缘层20而与半导体层30的体区31接触且电连接，由此电连接半导体层30的体区31与源极掺杂区32，进而达到改善翘曲效应(Kink effect)的效果，特别是当半导体层30的厚度较薄的状况下。此外，由于第一接触结构BC1可自背侧与体区31接触且电连接，故可因此降低对于半导体装置101整体面积的影响，对于半导体装置101的尺寸微缩化有正面帮助。在一些实施例中，半导体装置101可被视为高压(high voltage)晶体管而可被应用于低噪声放大器(low noise amplifier，LNA)或/及功率放大器(power amplifier，PA)中，但并不以此为限。
请参阅图2至图5。图3至图5为本发明第一实施例的半导体装置的制作方法示意图，其中图4为图3之后的状况示意图，图5为图4之后的状况示意图，而图2可被视为图5之后的状况示意图。如图2所示，本实施例的半导体存储装置的制作方法可包括下列步骤。首先，提供半导体层30设置于埋入式绝缘层20上。在半导体层30上形成栅极结构52，且半导体层30包括体区31设置于栅极结构52与埋入式绝缘层20之间。在位于栅极结构52的相对两侧的半导体层30中分别形成源极掺杂区32与漏极掺杂区33。形成第一接触结构BC1贯穿埋入式绝缘层20并接触体区31，且至少部分的第一接触结构BC1于埋入式绝缘层20的厚度方向Z上与体区31重叠。形成第二接触结构BC2贯穿埋入式绝缘层20并与源极掺杂区32电连接。体区31可通过第一接触结构BC1与第二接触结构BC2而与源极掺杂区32电连接。
进一步说明，本实施例的半导体装置101的制作方法可包括但并不限于下列步骤。首先，如图3所示，隔离结构40可形成于埋入式绝缘层20上，且隔离结构40可围绕半导体层30。然后，在栅极结构52、源极掺杂区32以及漏极掺杂区33形成之后，形成层间介电层60、第一连接结构CS1以及第二连接结构CS2。第一连接结构CS1形成于源极掺杂区32上，且第一连接结构CS1与源极掺杂区32电连接。第二连接结构CS2形成于漏极掺杂区33上，且第二连接结构CS2与漏极掺杂区33电连接。换句话说，半导体层30、源极掺杂区32、漏极掺杂区33、栅极结构52、层间介电层60、第一连接结构CS1以及第二连接结构CS2可均设置于埋入式绝缘层20的第一侧S1。此外，埋入式绝缘层20的第二侧S2可设置有一第一基底10。第一基底10、埋入式绝缘层20以及半导体层30可被视为一SOI基底，而第一基底10可为一具有低电阻率的基底，但并不以此为限。
接着，如图3至图4所示，在层间介电层60、第一连接结构CS1以及第二连接结构CS2形成之后，可将第一基底10翻转，并将层间介电层60背向半导体层30的一侧与第二基底11连接。然后，如图4至图5所示，将第一基底10移除而暴露出埋入式绝缘层20的第二侧S2。之后，如图5与图2所示，形成上述的第一接触结构BC1、第二接触结构BC2与第三接触结构BC3。换句话说，第一连接结构CS1与第二连接结构CS2可于第一接触结构BC1、第二接触结构BC2与第三接触结构BC3之前形成，但并不以此为限。第二接触结构BC2可贯穿埋入式绝缘层20、隔离结构40以及位于隔离结构40与第一金属层62A之间的层间介电层60，用以与第一连接结构CS1连接，且第二接触结构BC2可通过第一连接结构CS1中的第一金属层62A与第一插塞61A而与源极掺杂区32电连接，但并不以此为限。第三接触结构BC3可贯穿埋入式绝缘层20、隔离结构40以及位于隔离结构40与第二金属层62B之间的层间介电层60，用以与第二连接结构CS2连接，且第三接触结构BC3可通过第二连接结构CS2中的第二金属层62B与第二插塞61B而与漏极掺杂区33电连接，但并不以此为限。
值得说明的是，在一些实施例中，第一接触结构BC1、第二接触结构BC2以及第三接触结构BC3可同时形成，且第一接触结构BC1、第二接触结构BC2以及第三接触结构BC3可分别由阻障层81以及导电材料82所形成，由此达到制作工艺简化的效果，但并不以此为限。在一些实施例中，也可视需要以不同的制作工艺或/及材料分别形成第一接触结构BC1、第二接触结构BC2以及第三接触结构BC3。此外，埋入式绝缘层20的第二侧S2上可形成一导电层(例如图2中所示的第一导电层91)，第一导电层91可与第一接触结构BC1以及第二接触结构BC2接触且连接，而体区31可通过第一接触结构BC1、第一导电层91、第二接触结构BC2以及第一连接结构CS1而与源极掺杂区32电连接。在一些实施例中，在第一接触结构BC1、第二接触结构BC2以及第三接触结构BC3形成之前，可视需要先于埋入式绝缘层20的第二侧S2上形成绝缘层70，而第一接触结构BC1、第二接触结构BC2与第三接触结构BC3可分别还贯穿绝缘层70，但并不以此为限。因此，第一导电层91可形成于绝缘层70上，而与第三接触结构BC3接触且连接的第二导电层92也可形成于绝缘层70上，但并不以此为限。
下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
请参阅图6。图6为本发明第二实施例的半导体装置102的示意图。与上述第一实施例不同的地方在于，本实施例的第一接触结构BC1可与半导体层30的体区31接触且电连接，且本实施例的第一接触结构BC1可未与源极掺杂区32直接接触。因此，在一些实施例中，第一接触结构BC1于埋入式绝缘层20的厚度方向Z上可未与源极掺杂区32重叠，而第一接触结构BC1可于厚度方向Z上完全被体区31或/及栅极结构52覆盖，但并不以此为限。
请参阅图7。图7为本发明第三实施例的半导体装置103的示意图。如图7所示，半导体装置103包括埋入式绝缘层20、半导体层30、栅极结构52、源极掺杂区32、漏极掺杂区33、一接触开孔H、一硅化物层85、一第一接触结构(例如图7中所示的第四接触结构BC4)以及一第二接触结构(例如图7中所示的第五接触结构BC5)。半导体层30设置于埋入式绝缘层20的第一侧S1。栅极结构52设置于半导体层30上，且半导体层30包括体区31设置于栅极结构52与埋入式绝缘层20之间。源极掺杂区32以及漏极掺杂区33分别设置于位于栅极结构52的相对两侧的半导体层30中。接触开孔H贯穿埋入式绝缘层20并暴露出体区31的一部分以及源极掺杂区32的一部分。硅化物层85设置于接触开孔H中且设置于被接触开孔H暴露出的体区31的部分以及源极掺杂区32的部分上。硅化物层85可包括金属硅化物例如钴-金属硅化物(cobalt-silicide)、镍-金属硅化物(nickel-silicide)或其他适合的金属硅化物。体区31可通过硅化物层85与源极掺杂区32电连接。第四接触结构BC4设置于硅化物层85上。第五接触结构BC5贯穿埋入式绝缘层20并与漏极掺杂区33电连接。
半导体装置103可还包括一连接结构(例如第二连接结构CS2)设置于漏极掺杂区33上且与漏极掺杂区33电连接。与上述第一实施例相似，半导体装置103可还包括隔离结构40、栅极介电层51、层间介电层60、第一连接结构CS1、以及第二基底11。栅极介电层51、栅极结构52、半导体层30、隔离结构40、层间介电层60、第一连接结构CS1、第二连接结构CS2以及第二基底11可均设置于埋入式绝缘层20的第一侧S1。此外，半导体装置103可还包括绝缘层70设置于埋入式绝缘层20的第二侧S2且部分设置于接触开孔H中。第四接触结构BC4可贯穿绝缘层70，用以接触硅化物层85，且第四接触结构BC4可至少部分设置于接触开孔H中，但并不以此为限。在一些实施例中，第四接触结构BC4可因形成第四接触结构BC4时的过蚀刻制作工艺而部分嵌入硅化物层85中，但第四接触结构BC4并未贯穿硅化物层85，避免形成第四接触结构BC4的制作工艺对于源极掺杂区32造成破坏。第五接触结构BC5可贯穿绝缘层70、埋入式绝缘层20、隔离结构40以及位于隔离结构40与第二金属层62B之间的层间介电层60，用以与第二连接结构CS2连接，且第五接触结构BC5可通过第二连接结构CS2中的第二金属层62B与第二插塞61B而与漏极掺杂区33电连接，但并不以此为限。此外，与上述第一实施例相似，第四接触结构BC4与第五接触结构BC5也可分别由阻障层81以及导电材料82所形成，而绝缘层70上也可设置有第一导电层91与第二导电层92，但并不以此为限。在本实施例中，第一导电层91可与第四接触结构BC4接触并形成电连接，第二导电层92可与第五接触结构BC5接触并形成电连接，而第一导电层91与第二导电层92可分别用以自半导体装置103的背侧进行信号的传递，但并不以此为限。
在半导体装置103中，接触开孔H设置于半导体层30面向埋入式绝缘层20的一侧并暴露出部分的体区31与源极掺杂区32，而设置于接触开孔H中的硅化物层85可电连接半导体层30的体区31与源极掺杂区32，进而达到改善翘曲效应的效果。此外，由于硅化物层85可自背侧与体区31接触且电连接，故可因此降低对于半导体装置103整体面积的影响，对于半导体装置103的尺寸微缩化有正面帮助。此外，在一些实施例中，硅化物层85可以自对准(self-aligned)的方式形成，而通过相对较大面积的硅化物层85可增加形成第四接触结构BC4时的制作工艺容许范围(process window)，由此提升制作工艺良率。
请参阅图7至图9，并请参阅图3与图4。图8与图9为本发明第三实施例的半导体装置的制作方法示意图，图8可被视为图4之后的状况示意图，图9为图8之后的状况示意图，而图7可被视为图9之后的状况示意图。如图7所示，本实施例的半导体装置的制作方法可包括下列步骤。首先，提供半导体层30设置于埋入式绝缘层20上。在半导体层30上形成栅极结构52，且半导体层30包括体区31设置于栅极结构52与埋入式绝缘层20之间。在位于栅极结构52的相对两侧的半导体层30中分别形成源极掺杂区32与漏极掺杂区33。形成接触开孔H贯穿埋入式绝缘层20并暴露出体区31的一部分以及源极掺杂区32的一部分。在接触开孔H中形成硅化物层85，硅化物层85形成于被接触开孔H暴露出的体区31的部分以及源极掺杂区32的部分上，且体区31通过硅化物层85与源极掺杂区32电连接。在硅化物层85上形成第四接触结构BC4。形成第五接触结构BC5贯穿埋入式绝缘层20并与漏极掺杂区33电连接。
进一步说明，本实施例的半导体装置103的制作方法可包括但并不限于下列步骤。首先，如图3与图4所示，与上述第一实施例相似，隔离结构40可形成于埋入式绝缘层20上，且隔离结构40可围绕半导体层30。在栅极结构52、源极掺杂区32以及漏极掺杂区33形成之后，形成层间介电层60、第一连接结构CS1以及第二连接结构CS2。第一连接结构CS1形成于源极掺杂区32上，且第一连接结构CS1与源极掺杂区32电连接。第二连接结构CS2形成于漏极掺杂区33上，且第二连接结构CS2与漏极掺杂区33电连接。接着，在层间介电层60、第一连接结构CS1以及第二连接结构CS2形成之后，可将第一基底10翻转，并将层间介电层60背向半导体层30的一侧与第二基底11连接。然后，如图4与图8所示，将第一基底10移除而暴露出埋入式绝缘层20的第二侧S2。然后，如图8与图9所示，形成接触开孔H贯穿埋入式绝缘层20并暴露出体区31的一部分以及源极掺杂区32的一部分，并于接触开孔H中形成硅化物层85。在一些实施例中，硅化物层85可通过于接触开孔H所暴露出的体区31与源极掺杂区32形成一金属层(未绘示)之后进行一热处理使得金属层与体区31以及源极掺杂区32发生反应而形成，故硅化物层85可以自对准的方式形成，但并不以此为限。此外，在硅化物层85形成之后，可将上述的金属层移除。
之后，如图9与图7所示，形成上述的绝缘层70、第四接触结构BC4、第五接触结构BC5、第一导电层91以及第二导电层92。换句话说，第一连接结构CS1与第二连接结构CS2可于第四接触结构BC4与第五接触结构BC5之前形成，但并不以此为限。绝缘层70形成于埋入式绝缘层20的第二侧S2上，且绝缘层70可部分形成于接触开孔H中。第四接触结构BC4贯穿绝缘层70，用以接触硅化物层85，且第四接触结构BC4可至少部分形成于接触开孔H中。第五接触结构BC5可贯穿绝缘层70、埋入式绝缘层20、隔离结构40以及位于隔离结构40与第二金属层62B之间的层间介电层60，用以与第二连接结构CS2连接，且第五接触结构BC5可通过第二连接结构CS2中的第二金属层62B与第二插塞61B而与漏极掺杂区33电连接，但并不以此为限。在一些实施例中，第四接触结构BC4与第五接触结构BC5可同时形成，且第四接触结构BC4与第五接触结构BC5可分别由阻障层81以及导电材料82所形成，由此达到制作工艺简化的效果，但并不以此为限。在一些实施例中，也可视需要以不同的制作工艺或/及材料分别形成第四接触结构BC4与第五接触结构BC5。
综上所述，在本发明的半导体装置以及其制作方法中，接触结构或/及接触开孔可形成于半导体层面向埋入式绝缘层的一侧，由此电连接半导体层的体区与源极掺杂区，进而达到改善翘曲效应的效果。此外，由于接触结构或/及接触开孔中的硅化物层可自背侧与体区接触且电连接，故可因此降低对于半导体装置整体面积的影响，对于半导体装置的尺寸微缩化有正面帮助。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (22)

1.一种半导体装置，其特征在于，包括：
埋入式绝缘层；
半导体层，设置于该埋入式绝缘层的一侧；
栅极结构，设置于该半导体层上，其中该半导体层包括体区，设置于该栅极结构与该埋入式绝缘层之间；
源极掺杂区以及漏极掺杂区，该源极掺杂区以及该漏极掺杂区分别设置于位于该栅极结构的相对两侧的该半导体层中；
第一接触结构，贯穿该埋入式绝缘层并接触该体区，其中至少部分的该第一接触结构于该埋入式绝缘层的厚度方向上与该体区重叠；以及
第二接触结构，贯穿该埋入式绝缘层并与该源极掺杂区电连接，其中该体区通过该第一接触结构与该第二接触结构而与该源极掺杂区电连接。
2.如权利要求1所述的半导体装置，其中该体区的一部分于该埋入式绝缘层的该厚度方向上设置于该第一接触结构与该栅极结构之间。
3.如权利要求1所述的半导体装置，还包括：
第一连接结构，设置于该源极掺杂区上且与该源极掺杂区电连接；以及
隔离结构，设置于该埋入式绝缘层上且围绕该半导体层，其中该第二接触结构还贯穿该隔离结构并与该第一连接结构连接，且该第二接触结构通过该第一连接结构而与该源极掺杂区电连接。
4.如权利要求3所述的半导体装置，还包括：
第二连接结构，设置于该漏极掺杂区上且与该漏极掺杂区电连接；以及
第三接触结构，贯穿该埋入式绝缘层以及该隔离结构，用以与该第二连接结构连接，其中该第三接触结构通过该第二连接结构而与该漏极掺杂区电连接。
5.如权利要求1所述的半导体装置，其中该埋入式绝缘层于该厚度方向上具有相对的第一侧与第二侧，该半导体层与该栅极结构设置于该埋入式绝缘层的该第一侧，且该半导体装置还包括：
导电层，设置于该埋入式绝缘层的该第二侧且与该第一接触结构以及该第二接触结构连接，其中该体区通过该第一接触结构、该导电层以及该第二接触结构而与该源极掺杂区电连接。
6.如权利要求1所述的半导体装置，其中该第一接触结构于该埋入式绝缘层的该厚度方向上与该源极掺杂区部分重叠。
7.一种半导体装置，其特征在于，包括：
埋入式绝缘层；
半导体层，设置于该埋入式绝缘层的一侧；
栅极结构，设置于该半导体层上，其中该半导体层包括体区，设置于该栅极结构与该埋入式绝缘层之间；
源极掺杂区以及漏极掺杂区，该源极掺杂区以及该漏极掺杂区分别设置于位于该栅极结构的相对两侧的该半导体层中；
接触开孔，贯穿该埋入式绝缘层并暴露出该体区的一部分以及该源极掺杂区的一部分；
硅化物层，设置于该接触开孔中且设置于被该接触开孔暴露出的该体区的该部分以及该源极掺杂区的该部分上，其中该体区通过该硅化物层与该源极掺杂区电连接；
第一接触结构，设置于该硅化物层上；以及
第二接触结构，贯穿该埋入式绝缘层并与该漏极掺杂区电连接。
8.如权利要求7所述的半导体装置，其中该第一接触结构至少部分设置于该接触开孔中。
9.如权利要求7所述的半导体装置，还包括：
连接结构，设置于该漏极掺杂区上且与该漏极掺杂区电连接；以及
隔离结构，设置于该埋入式绝缘层上且围绕该半导体层，其中该第二接触结构还贯穿该隔离结构并与该连接结构连接，且该第二接触结构通过该连接结构而与该漏极掺杂区电连接。
10.如权利要求7所述的半导体装置，其中该埋入式绝缘层于该埋入式绝缘层的厚度方向上具有相对的第一侧与第二侧，该半导体层与该栅极结构设置于该埋入式绝缘层的该第一侧，且该半导体装置还包括：
绝缘层，设置于该埋入式绝缘层的该第二侧且部分设置于该接触开孔中，其中该第一接触结构贯穿该绝缘层，用以接触该硅化物层，且该第二接触结构更贯穿该绝缘层。
11.一种半导体装置的制作方法，其特征在于，包括：
提供一半导体层设置于一埋入式绝缘层上；
在该半导体层上形成一栅极结构，其中该半导体层包括体区，设置于该栅极结构与该埋入式绝缘层之间；
在位于该栅极结构的相对两侧的该半导体层中分别形成一源极掺杂区与一漏极掺杂区；
形成一第一接触结构贯穿该埋入式绝缘层并接触该体区，其中至少部分的该第一接触结构于该埋入式绝缘层的厚度方向上与该体区重叠；以及
形成一第二接触结构贯穿该埋入式绝缘层并与该源极掺杂区电连接，其中该体区通过该第一接触结构与该第二接触结构而与该源极掺杂区电连接。
12.如权利要求11所述的半导体装置的制作方法，其中该第一接触结构与该第二接触结构同时形成。
13.如权利要求11所述的半导体装置的制作方法，还包括：
在该埋入式绝缘层上形成一隔离结构，且该隔离结构围绕该半导体层；以及
在形成该第一接触结构与该第二接触结构之前，在该源极掺杂区上形成一第一连接结构，且该第一连接结构与该源极掺杂区电连接，其中该第二接触结构还贯穿该隔离结构并与该第一连接结构连接，且该第二接触结构通过该第一连接结构而与该源极掺杂区电连接。
14.如权利要求13所述的半导体装置的制作方法，还包括：
在形成该第一接触结构与该第二接触结构之前，在该漏极掺杂区上形成一第二连接结构，且该第二连接结构与该漏极掺杂区电连接；以及
形成一第三接触结构贯穿该埋入式绝缘层以及该隔离结构，用以与该第二连接结构连接，其中该第三接触结构通过该第二连接结构而与该漏极掺杂区电连接。
15.如权利要求14所述的半导体装置的制作方法，其中该第一接触结构、该第二接触结构以及该第三接触结构是同时形成。
16.如权利要求11所述的半导体装置的制作方法，其中该埋入式绝缘层于该厚度方向上具有相对的第一侧与第二侧，该半导体层与该栅极结构形成于该埋入式绝缘层的该第一侧，且该半导体装置的该制作方法还包括：
在该埋入式绝缘层的该第二侧上形成一导电层，该导电层与该第一接触结构以及该第二接触结构连接，其中该体区通过该第一接触结构、该导电层以及该第二接触结构而与该源极掺杂区电连接。
17.如权利要求11所述的半导体装置的制作方法，其中该第一接触结构于该埋入式绝缘层的该厚度方向上与该源极掺杂区部分重叠。
18.一种半导体装置的制作方法，其特征在于，包括：
提供一半导体层设置于一埋入式绝缘层上；
在该半导体层上形成一栅极结构，其中该半导体层包括一体区设置于该栅极结构与该埋入式绝缘层之间；
在位于该栅极结构的相对两侧的该半导体层中分别形成一源极掺杂区与一漏极掺杂区；
形成一接触开孔贯穿该埋入式绝缘层并暴露出该体区的一部分以及该源极掺杂区的一部分；
在该接触开孔中形成一硅化物层，其中该硅化物层形成于被该接触开孔暴露出的该体区的该部分以及该源极掺杂区的该部分上，且该体区通过该硅化物层与该源极掺杂区电连接；
在该硅化物层上形成一第一接触结构；以及
形成一第二接触结构贯穿该埋入式绝缘层并与该漏极掺杂区电连接。
19.如权利要求18所述的半导体装置的制作方法，其中该第一接触结构与该第二接触结构同时形成。
20.如权利要求18所述的半导体装置的制作方法，其中该第一接触结构至少部分形成于该接触开孔中。
21.如权利要求18所述的半导体装置的制作方法，还包括：
在该埋入式绝缘层上形成一隔离结构，且该隔离结构围绕该半导体层；以及
在形成该第一接触结构与该第二接触结构之前，于该漏极掺杂区上形成一连接结构，且该连接结构与该漏极掺杂区电连接，其中该第二接触结构还贯穿该隔离结构并与该连接结构连接，且该第二接触结构通过该连接结构而与该漏极掺杂区电连接。
22.如权利要求18所述的半导体装置的制作方法，其中该埋入式绝缘层于该厚度方向上具有相对的第一侧与第二侧，该半导体层与该栅极结构形成于该埋入式绝缘层的该第一侧，且该半导体装置的该制作方法还包括：
在该埋入式绝缘层的该第二侧上形成一绝缘层，该绝缘层部分形成于该接触开孔中，其中该第一接触结构贯穿该绝缘层，用以接触该硅化物层，且该第二接触结构还贯穿该绝缘层。
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