KR960036096A - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

Info

Publication number
KR960036096A
KR960036096A KR1019960005726A KR19960005726A KR960036096A KR 960036096 A KR960036096 A KR 960036096A KR 1019960005726 A KR1019960005726 A KR 1019960005726A KR 19960005726 A KR19960005726 A KR 19960005726A KR 960036096 A KR960036096 A KR 960036096A
Authority
KR
South Korea
Prior art keywords
insulating film
semiconductor device
contact
conductive
active region
Prior art date
Application number
KR1019960005726A
Other languages
English (en)
Other versions
KR100197193B1 (ko
Inventor
마사히로 후쿠이
미즈키 세가와
도시로 아키노
미치카즈 마쯔모토
Original Assignee
모리시다 요이치
마쯔시다 덴키 산교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모리시다 요이치, 마쯔시다 덴키 산교 가부시키가이샤 filed Critical 모리시다 요이치
Publication of KR960036096A publication Critical patent/KR960036096A/ko
Application granted granted Critical
Publication of KR100197193B1 publication Critical patent/KR100197193B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

활성영역과 소자분리에 걸치는 게이트배선이 설치되고, 활성역역상의 게이트배선의 측방에 불순물 확산영역이 형성되어 있다. 게이트배선의 상층에 설치된 제1층알루미늄배선과 게이트배선을 접속하는 콘택트부재와, 게이트배선의 활성영역상의 부위에서 게이트배선에 콘택트하고 있다. 활성영역의 이용효율이 향상하므로 소자분리폭을 축소할 수있다. 또 게인트배선에 마스크 맞춤마진을 설치하지 않고 게이트배선의 폭을 콘택트부재의 폭을 넘지 않도록 하는 것으로, 반도체장치의 점유면적을 저감한다.

Description

반도체장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 제1실시예에 관한 CMOS로직의 전기회로도.

Claims (27)

  1. 반도체기판과 상기 반도체기판의 일부에 형성된 소자분리와, 상기 반도체기판의 상기 소자분리로 둘러싸이는 영역에 형성된 활성영역과, 상기 활성영역 및 상기 소자분리에 걸쳐서 형성되고 상기 활성영역 상에서 게이트전극으로서 기능하는 제1도전성부재와. 상기 활성영역, 상기 소자분리 및 상기 제1도전성부재 위에 퇴적된 층간절연막과 상기 층간절연막을 관통하여 상기 활성영역상 상기 도전성부재의 상면에 도달하도록 형성된 콘택트홀과,상기 콘택트홀을 메꾸는 도전성재료로 구성되고 상기 제1도전성부재에 전지적으로 접속되는 콘택트부재와, 상기 콘택트부재 및 층간절연막 위에 형성되고 상기 콘택트부재와 전기적으로 접속되는 제2도전성부재를 구비하고 있는 것을 특징으로 하는 반도체장치
  2. 제1항에 있어서 상기 제1도전성부재의 상기 콘택트부재와 접촉하는 부위의 게이트 길이방향의 치수는 마스크 맞춤마진이 없는 치수인 것을 특징으로 하는 반도체장치
  3. 제1또는 제2항에 있어서 상기 콘택트홀의 게이트 길이방향의 치수는 상기 제1도전성부재의 게이트 길이방향의 치수보다도 큰것을 특징으로하는 반도체 장치
  4. 반도체기판과, 상기 반도체기판의 일부에 형성된 소자분리와, 상기 반도체기판의 상기 소자분리로 둘러싸이는 영역에 형성된 활성영역과 상기 활성영역 및 상기 소자분리에 걸쳐서 형성되고 상기 활성영역상에서 게이트전극으로서 기능하는 제1도전성부재와 상기 활성영역, 상기 소자분리 및 상기 제2도전성부재 위의 퇴적된 층간절연막과 상기 층간절연막을 관통하여 상기 활성영역상의 상기 도전성부재의 상면에 도달하도록 형성하고 상기 제1도전성부재의 게이트 길이방향의 치수보다도 큰 게이트 길이방향의 치수를 가지는 콘텍트홀과, 상기 콘택트홀을 메꾸어 상기 제1도전성부재에 전기적으로 접속되는 콘택트부재와 상기 콘택트부재 및 층간절연막 위에 형성되고 상기 콘택트부재와 접속된 제2도전성부재를 구비하고 있는 것을 특징으로 하는 반도체장치
  5. 제1항 또는 제4항에 있어서, 상기 제1도전성부재는 서로 평행으로 나열하도록 복수개 형성되어 있고, 상기 제2도전성부재는 상기 제2도전성부재에 대하여 평면시야 내에서 각각 직교하도록 복수개 형성되어 있는 것을 특징으로하는 반도체 장치
  6. 제5항에 있어서 상기 각 제2도전성부재의 길이는 거의 공통된 치수인 것을 특징으로 하는 반도체 장치
  7. 제5항에 있어서, 상기 제2도전성부재의 상방에 층간절연막을 통하여 형성되고 배선으로서 기능하는 제3도 전성부재를 더 구비하고 있는 것을 특징으로 하는 반도체 장치
  8. 제5항에 있어서, 상기 제1도전성부재의 상방이면서 상기 제2도전성부재의 하방에 형성되고, 상기 반도체소자의 활성영역 게이트전극 등을 서로 접속하기 위한 로컬배선을 더 구비하고 있는 것을 특징으로하는 반도체 장치
  9. 반도체기판과 상기 반도체기판의 일부에 형성된 소자분리와, 상기 반도체기판의 상기 소자분리로 둘러싸이는 영역에 형성된 활성영역과, 상기 활성영역상에 형성된 상기 반도체소자의 게이트전극과 상기활성영역상의 상기 게이트전극의 양측방에 불순물을 도입하여 형성된 불순물 확산영역과 상기 게이트전극의양측면상에 형성된 절연성재료로 구성되는 제1절연막과, 상기 제1절연막에 인접하여 상기 불순물 확산영역을 덮도록 형성하고 , 상기 제1절연막에 접하는 박막부와 이 박막부로부터 단차를 두고 두껍게 되는 후막부로 구성되는 인출전극과 상기 인출전극의 단차측벽으로부터 상기 제1절연막에 걸쳐서 형성된 제2절연막을 구비하고 있는 것을 특징으로하는 반도체장치
  10. 제9항에 있어서, 상기 게이트전극, 인출전극, 제1절연막 및 제2절연막의 상방에 퇴적된 층간절연막과, 상기 층간절연막을 관통하여 적어도 상기 게이트전극의 상면에 도달하는 콘택트홀과, 상기 콘택트 홀을 메꾸는 도전성재료로 구성되고 상기 게이트전극에 전기적으로 접속되는 콘택트부재와, 상기 콘택트 부재 및 상기 층간절연막 위에 형성되고 상기 콘택트부재에 전기적으로 접속되는 배선부재를 더 구비하고 있는 것을 특징으로 하는 반도체장치
  11. 제10항에 있어서, 상기 제2절연막은 상기 층간절연막에 대한 에칭선택비가 높은 재료로 구성되어 있는 것을 특징으로 하는 반도체 장치
  12. 제10항에 있어서, 상기 제1절연막 및 층간절연막은 실리콘 산화막으로 구성되어 있고, 상기 제2절연막은 실리콘 질화막으로 구성되어 있는 것을 특징으로 하는 반도체 장치
  13. 제9항에 있어서, 상기 게이트전극, 인출전극, 제1절연막 및 제2절연막의 상방에 퇴적된 층간 절연막과 상기 층간절연막을 관통하여 상기 소자분리상의 상기 인출전극 상면에 도달하는 콘택트홀과 상기 콘택트홀을 메꾸는 도전성재료로 구성되고 상기 인출전극에 전기적으로 접속되는 콘택크부재와 상기 콘택트부재 및 상기 층간절연막 위에 형성되고 상기 콘택트부재와 전기적으로 접속되는 제2배선부재를 더 구비하고 있는 것을 특징으로 하는 반도체 장치
  14. 제10,11,12 또는 제13항에 있어서, 상기 활성영역은 복수개 설치되어 있고, 상기 각 활성영역에 형성되는 상기 인출전극중 적어도 하나는 상기 복수의 활성영역중 적어도 2개의 서로 인접하는 활성영역에 있어서, 상기 소자분리를 끼우는 2개의 불순물 확산영역에 걸쳐서 형성되어 있는 것을 특징으로하는 반도체장치
  15. 제10,11,12 또는 제13항에 있어서, 상기 게이트전극상에 형성되는 게이트상에 절연막을 더 구비하고, 상기 게이트전극의 양측에 있는 상기 각 인출전극은 각각 상기 제1절연막의 거의 전명상에 걸쳐서 형성되어 있고, 상기각 인출전극의 단부간의 틈이 상기 제2절연막에 의해 메꾸어져 있는 것을 특징으로 하는 반도체 장치
  16. 제10,11,12 또는 제13항에 있어서, 상기 활성영역은 복수개 설치되어 있고, 상기 각 인출전극위에 형성된 제2절연막과 상기 제1 제2 및 제3절연막의 위이며, 또 층간절연막의 하방에서 상기 각 불순물 확산영역, 게이트전극 등을 서로 접속하기 위한 로컬배선을 더 구비하고 있는 것을 특징으로 하는 반도체 장치
  17. 제16항에 있어서, 상기 로켈배선은 적어도 1개소에서 상기 게이트전극의 상방을 걸쳐 있는 것을 특징으로 하는 반도체장치
  18. 반도체기판과, 상기 반도체기판의 일부에 형성된 소자부리와 상기 반도체기판의 상기 소자분리로 둘러싸이는 영역에 복수의 활성영역과 상기 각 활성영역에 있어서 상기 활성영역 및 상기 소자분리에 걸쳐서 형성되고 상기 활성영역상에서 게이트전극으로서 가능하는 도전성부재와, 상기 각 활성영역에 있어서 상기 도전성부재의 양측에 형성된 2개의 불순물 확산영역을 구비함과 동시에. 상기 각 불순물 확산영역은 상기 도전성부재에 접하는 부분으로부터 양측에 상기 도전성부재에 평행으로 연장한 후 인접하는 불순물 확산영역끼리 접촉하지 않도록 선단에서 구부러져 있고, 이 구부러진 선단부가 상층 배선과의 콘택트부로 되어 있는 것을 특징을로 하는 반도체장치.
  19. 반도체기판과, 상기 반도체기판의 일부에 형성된 소자분리와, 상기 반도체기판의상기 소자분리로 둘러싸이는 영역에 형성된 복수의 활성영역과, 상기활성영역상에 있어서, 상기활성영역 및 상기 소자분리에 걸쳐서 서로 평행으로 연장하도록 형성되고 상기 활성영역상에서 게이트전극으로서 기능하는 복수의 도전성부재와, 상기 각 활성영역에 있어서 상기 각 도전성부재 사이와 양단의 도전성부재와 소자분리 사이에 형성된 복수의 불순물 확산영역을 구비함과 동시에 상기 각 불순물 확산영역중 적어도 양단의 2개의 불순물 확산영역은 상기 도전성부재에 접하는 부분으로부터 양측에 상기 도전성부재에 평행으로 연장한 후인접하는 불순물 확산영역끼리 접촉하지 않도록 선단에서 구부러져 있고, 이구부러진 선단부가 상층 배선과의 콘택트부로 되어 있는 것을 특징으로 하는 반도체 장치
  20. 제19항에 있어서, 상기 각 도전성부재 사이의 불순물 확산영역은 상기 도전성부재에 접하는 부분으로부터 양측에 상기 도전성부재에 평행으로 연장한 후 인접하는 불순물 확산영역끼리 접촉하지 않도록 선단에서 구부러져 있고, 이구부러진 선단부가 상층 배선과의 콘택부로 되어 있는 것을 특징으로 하는 반도체 장치
  21. 제18,19또는 20항에 있어서, 상기 활성영역, 상기 도전성부재 및 상기 소자분리 위에 퇴적된 층간절연막과 상기 층간절연막을 관통하여 상기 활성영역상의 상기 도전성부재에 도달하는 콘택트홀과, 상기 각 콘택트홀을 메꾸는 도전성재료로 구성되고 상기 도전성부재에 전기적으로 접속되는 콘택트부재와 상기 층간절연막 및 상기 콘택트부재 위에 형성되고 상기 콘택트부재에 전기적으로 접속되는 배선부재를 더 구비하고 있는 것을 특징으로 하는 반도체장치
  22. 반도체기판 위에 적어도 하나의 활성영역을 둘러싸는 소자분리를 형성하는 제1공정과, 상기 활성영역 위에 게이트전극 및 게이트상 절연막을 형성하는 제2공정과 상기 반도체 기판의 상기 게이트전극의 양측방에 위치하는 영역에 불순물을 도입하여 불순물 확산영역을 형성하는 제3공정과,상기 제3공정후 기판상에 절연막을 퇴적한 후 이방성 에칭을 실행하여 상기 게이트전극 및 상기 게이트상 절연막의 양측면상에 제1측벽을 형성하는 제4공정과, 상기 제4공정후 기판상에 도전성막을 퇴적한후 이 도전성막을 패터닝하여 상기 불순물 확산영역을 덮는 영역에 상기 제1측벽에 접하는 박막부와 이 박막부로 부터 단차를 두고 두껍게 되는 후막부로 구성되는 인출전극을 형성하는 제5공정과 상기 제5공정후 기판상에 절연막을 퇴적한후 이방성 에칭을 실행하여 상기 인출전극의 단차측벽으로부터 상기 제1측벽에 걸치는 제2측벽을 형성하는 제6공정을 구비하고 있는 것을 특징으로 하는 반도체 장치의 제조방법
  23. 제22항에 있어서, 상기 제6공정후 기판상에 층간절연막을 퇴적하는 공정과, 상기 층간절연막을 관통하여 상기 활성영역상의 상기 게이트전극의 상면에 도달하는 콘택트홀을 형성하는 공정과, 상기 콘택트홀내 및 상기 층간절연막위에 도전성막을 퇴적한 후 이 도전성막을 패터닝하여 상기 콘택트홀을 메꾸는 콘택트부재와 이 콘택트부재에 접속되는 배선부재를 형성하는 공정을 더 구비하고 있는 것을 특징으로 하는 반도체 장치의 제조방법
  24. 제22항에 있어서, 상기 제6공정후 기판상에 층간절연막을 퇴적하는 공정과, 상기 층간절연막을 관통하여 상기 인출전극의 상면에 도달하는 콘택트홀을 형성하는 공정과, 상기 콘택트홀내 및 상기 층간절연막 위에 도전성막을 퇴적한 후 이 도전성막을 패터닝하여 상기 콘택트홀을 메꾸는 콘택트부재와 이 콘택트부재에 접속되는 배선부재를 형성하는 공정을 더 구비하고 있는것을 특징으로 하는 반도체장치의 제조방법
  25. 제22,23 또는 제24항에 있어서 상기 제1공정에서는 복수의 활성영역을 구획하는 소자분리로 형성하고, 상기 제5공정에서는 상기 복수의 활성영역중 적어도 2개의 서로 인접하는 활성영역에 있어서 서로 인접하는 2개의 불순물 확산영역위와 각 불순물 확산영역간의 소자분리위에 이르는 인출전극을 형성하는 것을 특징으로 하는 반도체장치의 제조방법
  26. 제22,23 또는 24항에 있어서, 상기 제5공정에서는 상기 게이트전극의 양측의 상기 인출전극을 각각 상기 각 제1절연막의 거의 전면상에 이르도록 또 각 인출전극간의 틈이 상기 제6공정에 있어서 제2측벽에 의한 매립이 가능한 값이 되도록 패터닝하는 것을 특징으로 하는 반도체장치의 제조방법
  27. 제22항에 있어서 상기 제6공정후 상기 게이트전극 불순물 확산영역 등을 서로 접속하는 로컬배선을 형성하는 공정과, 상기 로컬배선이 형성된 기판상에 층간절연막을 퇴적하는 공정과, 상기 층간절연막을 관통하여 상기 로컬배선의 사면에 도달하는 콘택트홀을 형성하는 공정과, 상기 콘택트홀내 및 상기 로컬배선 위에 도전성막을 퇴적한 후 이 도전성막을 패터닝하여 상기 콘택트홀을 메꾸는 콘택트부재와 이 콘택트부재에 접속되는 배선부재를 형성하는 공정을 더 구비하고 있는 것을 특징으로하는 반도체장치의 제조방법
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960005726A 1995-03-08 1996-03-05 반도체장치 및 그 제조방법 KR100197193B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP7048063A JPH08250600A (ja) 1995-03-08 1995-03-08 半導体装置及びその製造方法
JP95-048063 1995-03-08

Publications (2)

Publication Number Publication Date
KR960036096A true KR960036096A (ko) 1996-10-28
KR100197193B1 KR100197193B1 (ko) 1999-07-01

Family

ID=12792902

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960005726A KR100197193B1 (ko) 1995-03-08 1996-03-05 반도체장치 및 그 제조방법

Country Status (4)

Country Link
US (1) US5677249A (ko)
JP (1) JPH08250600A (ko)
KR (1) KR100197193B1 (ko)
TW (1) TW313700B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6121663A (en) * 1997-05-22 2000-09-19 Advanced Micro Devices, Inc. Local interconnects for improved alignment tolerance and size reduction
US5956610A (en) * 1997-05-22 1999-09-21 Advanced Micro Devices, Inc. Method and system for providing electrical insulation for local interconnect in a logic circuit
US6413803B1 (en) * 1999-10-25 2002-07-02 Taiwan Semiconductor Manufacturing Company Design and process for a dual gate structure
WO2001071807A1 (fr) * 2000-03-24 2001-09-27 Fujitsu Limited Dispositif a semi-conducteur et son procede de fabrication
CN100394605C (zh) * 2001-01-30 2008-06-11 株式会社日立制作所 半导体集成电路器件及其制造方法
JP5519724B2 (ja) * 2001-07-17 2014-06-11 ルネサスエレクトロニクス株式会社 半導体装置
JP4173672B2 (ja) * 2002-03-19 2008-10-29 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP2006339343A (ja) * 2005-06-01 2006-12-14 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
CN102870207A (zh) 2010-10-26 2013-01-09 松下电器产业株式会社 半导体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4619038A (en) * 1985-08-15 1986-10-28 Motorola, Inc. Selective titanium silicide formation
JP2689031B2 (ja) * 1991-04-01 1997-12-10 三菱電機株式会社 半導体記憶装置およびその製造方法
KR960006693B1 (ko) * 1992-11-24 1996-05-22 현대전자산업주식회사 고집적 반도체 접속장치 및 그 제조방법

Also Published As

Publication number Publication date
JPH08250600A (ja) 1996-09-27
US5677249A (en) 1997-10-14
TW313700B (ko) 1997-08-21
KR100197193B1 (ko) 1999-07-01

Similar Documents

Publication Publication Date Title
US4070690A (en) VMOS transistor
US4926243A (en) High voltage MOS field effect semiconductor device
KR960009221A (ko) 적층 디바이스
KR920001724A (ko) 반도체 장치 및 그 제조방법
KR950021600A (ko) 반도체 집적회로장치 및 그 제조방법
US5929490A (en) Semiconductor device with an improved body contact hole structure
CN110164978B (zh) 半导体装置以及其制作方法
KR960019497A (ko) Soi 구조를 가지는 반도체장치 및 그의 제조방법
KR930011167A (ko) 반도체장치로서의 칩주변 구조와 그 제조방법
KR960036096A (ko) 반도체장치 및 그 제조방법
KR960039222A (ko) 반도체장치 및 그 제조방법
US5932917A (en) Input protective circuit having a diffusion resistance layer
KR960043167A (ko) 반도체 집적회로장치 및 그 제조방법
KR910020906A (ko) 반도체장치 및 그의 제조방법
KR960016824B1 (ko) 반도체장치 및 그의 제조방법
KR890008949A (ko) 반도체장치 및 그 제조방법
KR960035966A (ko) 유전체분리 반도체장치 및 그 제조방법
KR920010962A (ko) 반도체 디바이스 및 그 형성 방법
JP2000077678A (ja) 半導体素子とその製造方法
KR960026934A (ko) 바이폴라 트랜지스터, 바이폴라 트랜지스터를 구비하는 반도체장치 및 그 제조방법
US6064106A (en) Bipolar transistor having isolation regions
US7195961B2 (en) SOI structure comprising substrate contacts on both sides of the box, and method for the production of such a structure
KR100402143B1 (ko) 반도체몸체의제조방법
KR960032585A (ko) 반도체장치 및 그의 제조방법
KR20040026500A (ko) 플래시 메모리 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090209

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee