KR960009221A - 적층 디바이스 - Google Patents

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맥알핀 케니 도날드
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윌리엄 티. 엘리스
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Abstract

벌크 단결정 반도체에 있는 수평 트렌치 내에 또는 그에 인접하여 서브표면구조를 갖는 칩이 제공된다. 구조는 FET 및 바이폴라 트랜지스터와 같은 3단자 디바이스, pn다이오드 및 쇼트키 다이오드와 같은 정류 접촉, 커패시터, 및 디바이스로의 접촉 및 그들 사이의 커넥터를 포함한다. FET는 확산에 대해 낮은 커패시턴스의 접촉은 낮은 오버랩 커패시턴스를 보유한다. 서브표면 전극으로의 낮은 저항 및 낮은 커패시턴스의 접촉은 낮은 유전체 절연체에 의해 절연될 수 있는 높은 전도성 서브표면 커넥터를 사용함으로써 달성된다. 디바이스의 적층은 벌크 단결정 반도체 내에서 동시에 형성된다. 서브표면 CMOS인버터에 대해 기술한다. 진하게 도핑된 p+영역에 배타적으로 수평 트렌치를 형성하기 위한 공정이 제공되며 이 공정에서 다공성 실리콘이 p+영역에 먼저 형성되고 그 다음에 다공성 실리콘은 에칭된다.

Description

적층 디바이스
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3h도는 공통 게이트 또는 별도의 게이트 중 하나가 단결정 기판에 있는 수평 트렌치에 형성된 FET의 적층의 단면도,
제3i도는 공통 게이트 또는 별도의 게이트 중 하나가 단결정 기판에 있는 수평 트렌치에 형성된 이중 게이트(doubvle gated) FET의 적층의 단면도,
제3i도는 공통 게이트 또는 별도의 게이트 중 하나가 단결정 기판에 있는 2개의 수평 트렌치에 형성된 이중 게이트(double gated) FET의 적층의 단면도.

Claims (61)

  1. 반도체 칩에 있어서, 벌크 단결정 기판(bulk single crystal substrate)과, 상기 벌크 단결정 기판 내에 매몰되어 있으며 실질상 연속인 p+층과 실질상 연속적인 p+층의 산화된 잔여물(residue)중 어느 것과도 인접하여 있지 않은 제1수평 트렌치(trench), 및 상기 벌크 단결정 기판내에서 상기 수평 트렌치에 인접한 부분을 갖는 전자 디바이스를 구비한 것을 특징으로 하는 반도체 칩.
  2. 제1항에 있어서, 상기 부분과의 접촉(contact)을 형성하는 제1전기적 전도성 물질(electrically conductive material)을 더 구비하는 것을 특징으로 하는 반도체 칩.
  3. 제2항에 있어서, 상기 제1전기적 전도성 물질은 상기 제1수평 트렌치와 교차(intersect)하는 수직 트렌치를 통하여 뻗어 있는 것을 특징으로 하는 반도체 칩.
  4. 제2항에 있어서, 상기 부분에 인접한 제2수평 트렌치를 더 구비하고 있으며, 상기 제1전기적 전도성 물질은 상기 제2수평 트렌치를 통하여 뻗어 있는 것을 특징으로 하는 반도체 칩.
  5. 제2항에 있어서, 상기 제1전기적 전도성 물질은 상기 제1수평 트렌치의 표면에 접촉하고 있는 것을 특징으로 하는 반도체 칩.
  6. 제5항에 있어서, 상기 제1전기적 전도성 물질 상에 제1절연층(layer of insulation)을 더 구비하고 있는 것을 특징으로 하는 반도체 칩.
  7. 제6항에 있어서, 상기 제1절연층은 상기 제1수평 트렌치를 채우지(fill) 않는 것을 특징으로 하는 반도체 칩.
  8. 제2항에 있어서, 상기 접촉은 쇼트키 장벽(Schottky barrier)을 구성하고 있는 것을 특징으로 하는 반도체 칩.
  9. 제2항에 있어서, 상기 제1수평 트렌치에 인접한 상기 벌크 단결정 반도체는 상기 제1전기적 전도성 물질로 부터 확산된(diffused) 요소를 포함하고 있는 것을 특징으로 하는 반도체 칩.
  10. 제1항에 있어서, 상기 디바이스 바이폴라 트랜지스터(bipolar transistor), FET, 및 다이오드(diode)중 하나인 것을 특징으로 하는 반도체 칩.
  11. 제1항에 있어서, 상기 부분은 바이폴라 트랜지스터의 컬렉터(collector)인 것을 특징으로 하는 반도체 칩.
  12. 제1항에 있어서, 상기 제1수평 트렌치의 표면상의 제2절연층 및 상기 제2절연층상의 제2전기저 전도성 물질을 더 구비하고 있는 것을 특징으로 하는 반도체 칩.
  13. 제12항에 있어서, 상기 제2절연층은 게이트 유전체(gate dielectric)이고 상기 제2전기적 제2전기적 전도성 물질층은 게이트 도체(gate conductor)를 구비하고 있는 것을 특징으로 하는 반도체 칩.
  14. 제1항에 있어서, 상기 제1수평 트렌치의 표면상에 형성된 제2절연체(insulator)를 더 구비하고 있으며 이에 따라 상기 제2절연체는 상기 부분에 대해 전체 절연(dielectic insulation)을 제공하는 것을 특징으로 하는 반도체 칩.
  15. 제14항에 있어서, 상기 제2절연체는 상기 제1수평 트렌치를 오나전하게 채우지는 않는 것을 특징으로 하는 반도체 칩.
  16. 제1항에 있어서, 상기 부분은 상기 벌크 단결정 반도체내에 2개의 전극(electrode)중 하나를 구비하고 있으며, 상기 2개의 전극은 제1전극과 제2전극을 구비하는데, 상기 제1전극은 상기 디바이스가 동작 중에 있을 때에 캐리어(carrier)를 제공하고, 상기 제2전극은 상기 디바이스가 동작 중에 있을 때에 캐리어를 받으며, 캐리어 전도 영역(carrier conduction region)이 상기 벌크 단결정 반도체내에 형성되어 있으며, 상기 캐리어 전도 영역은 상기 제1전극과 제2전극사이에 위치하고 있고, 제1 및 제2전도성 커넥터(conductive connector)는 각각 상기 제1 및 제2전극과 접촉하고 있으며, 제어 전극(control electrode)이 상기 캐리어 전도 영역에서의 캐리어의 흐름(flow)을 제어하고 상기 제어 전극은 상기 제1수평 트렌치에 제공되어 있는 것을 특징으로 하는 반도체 칩.
  17. 제16항에 있어서, 상기 제1전극은 제1의 진하게 도핑된 영역을 구비하고, 상기 제2전극은 제2의 진하게 도핑된 영역을 구비하며, 상기 캐리어 전도 영역은 제1채널 영역을 구비하고, 상기 제어 전극은 상기 제1수평 트렌치의 표면상에 형성된 제1게이트 절연체 (gate insulater) 및 상기 제1게이트 절연체의 표면상에 형성된제1게이트 도체(gate conductor)를 구비하는 게이트 전극을 구비하고 있는 것을 특징으로 하는 반도체 칩.
  18. 제17항에 있어서, 상기 벌크 단결정 기판 내에 매몰된 제2수평 트렌치; 상기 제2수평 트렌치의 표면상에 형성된 제2게이트 절연체; 상기 제2게이트 절연체의 표면상에 형성된 제2게이트 도체; 상기 제2게이트 절연체에 인접한 제3 및 제4의 진하게 도핑된 영역; 및 상기 제3 및 제4의 진하게 도핑된 영역에 각각 접촉하고 있는 제3 및 제4전도성 커넥터를 더 구비하고 있는 것을 특징으로 하는 반도체 칩.
  19. 제18항에 있어서, 상기 제1수평 트렌치 및 상기 제2수평 트렌치는 동일한 것을 특징으로 하는 반도체 칩.
  20. 제19항에 있어서, 상기 제2 및 제4전도성 커넥터는 상기 제2의 진하게 도핑된 영역과 상기 제4의 진하게 도핑된 영역을 상호접속(interconnect)시키는 수직 도체(vertical conductor)를 구비하고 있는 것을 특징으로 하는 반도체 칩.
  21. 제20항에 있어서, 인버터(invertor)를 더 구비하고 있으며, 상기 인버터는 상기 상호접속된 프랜지스터를 구비하고 있는 것을 특징으로 하는 반도체 칩.
  22. 제18항에 있어서, 상기 제1 및 제3의 진하게 도핑된 영역 및 상기 제2 및 제4의 진하게 도핑된 영역이동일한 것을 특징으로 하는 반도체 칩.
  23. 제16항에 있어서, 상기 제1 및 상기 제2전극중의 하나에 인접한 제2수평 트렌치를 더 구비하고 있으며, 상기 전도성 도체는 상기 제2수평 트렌치를 지나 뻗어 있는 것을 특징으로 하는 반도체 칩.
  24. 반도체 칩에 있어서, 벌크 단결정 기판(bulk single crystal substrate); 상기 벌크 단결정 기판 내에 매몰되어 있는 제1수평 트렌치(trench); 상기 벌크 단결정 기판 내에서 상기 제1수평 트렌치에 인접한 부분을 갖는 전자 디바이스; 상기 부분에 교차하는 수직 트렌치; 및 상기 수직 트렌치를 지나 뻗어 있어 상기 부분과 접촉을 형성하는 제1전기적 전도성 물질을 구비하고 있는 것을 특징으로 하는 반도체 칩.
  25. 제24항에 있어서, 상기 제1전기적 전도성 물질은 상기 제1수평 트렌치의 표면에 접촉하는 것을 특징으로 하는 반도체 칩.
  26. 제25항에 있어서, 상기 제1전기적 전도성 물질은 상기 제1절연층을 더 구비하고 있는 것을 특징으로 하는 반도체 칩.
  27. 제26항에 있어서, 상기 제1절연층은 상기 제1수평 트렌치를 채우지 않는 것을 특징으로 하는 반도체 칩.
  28. 제24항에 있어서, 상기 접촉은 쇼트키 장벽을 구성하는 것을 특징으로 하는 반도체 칩.
  29. 제24항에 있어서, 상기 제1수평 트렌치에 인접한 상기 벌크 단결정 반도체는 상기 제1전기적 전도성 물질로부터 확산된 요소를 포함하고 있는 것을 특징으로 하는 반도체 칩.
  30. 제24항에 있어서, 상기 디바이스는 바이폴라 트랜지스터, FET 및 다이오드중 하나인 것을 특징으로 하는 반도체 칩.
  31. 제24항에 있어서, 상기 부분은 바이폴라 트랜지스터의 컬렉터인 것을 특징으로 하는 반도체 칩.
  32. 제24항에 있어서, 상기 제1수평 트렌치의 표면상의 제2절연층; 및 상기 제2절연층상의 제2전기적 전도성 물질을 더 구비하고 있는 것을 특징으로 하는 반도체 칩.
  33. 제32항에 있어서, 상기 제2절연층은 게이트 유전체이고 상기 제2전기적 전도성 물질의 층은 게이트 도체를 구비하고 있는 것을 특징으로 하는 반도체 칩.
  34. 제24항에 있어서, 상기 제1수평 트렌치의 표면상에 형서된 제2절연체를 더 구비하고 이에 따라 상기 제2절연체가 상기 부분에 대해 유전체 절연을 제공하게 되는 것을 특징으로 하는 반도체 칩.
  35. 제34항에 있어서, 상기 제1절연체는 상기 제1수평 트렌치를 완전히 채우지는 않는 것을 특징으로 하는 반도체 칩.
  36. 제24항에 있어서, 상기 부분은 상기 벌크 단결정 반도체내에 2개의 전극(electrode)중 하나를 구비하고 있으며, 상기 2개의 전극은 제1전극과 제22전극을 구비하는데, 상기 제1전극은 상기 디바이스가 동작 중에 있을 때에 캐리어(carrier)를 제공하고, 상기 제2전극은 상기 디바이스가 동작 중에 있을 때에 캐리어를 받으며, 캐리어 전도 영역(carrier conduction region)이 상기 벌크 단결정 반도체내에 형성되어 있으며, 상기 캐리어 전도 영역은 상기 제1전극과 제2전극사이에 위치하고 있고, 제1 및 제2전도성 켜넥터(conductive connector)는 각각 상기 제1 및 제2전극과 접촉하고 있으며, 제어 전극(contol electrode)이 상기 캐리어 전도 영역에서의 캐리어의 흐름(flow)을 제어하고 상기 제어 전극은 상기 제1수평 트렌티에 제공되어 있느 것을 특징으로 하는 반도체 칩.
  37. 제36항에 있어서, 상기 제1전극은 제1의 진하게 도핑된 영역을 구비하고, 상기 제2전극은 제2의 진하게 도핑된 영역을 구비하며, 상기 캐리어 전도 영역은 제1채널 영역을 구비하고, 상기 제어 전극은 상기 제1수평 트렌치의 표면상에 형성된 제1게이트 절연체(gate insulater) 및 상기 제1게이트 절연체의 표면상에 형성된 제1게이트 도체(gate conductor)를 구비하는 게이트 전극을 구비하고 있는 것을 특징으로 하는 반도체 칩.
  38. 제37항에 있어서, 상기 벌크 단결정 기판 내에 매몰된 제2수평 트렌치; 상기 제2수평 트렌치의 표면상에 형성된 제2게이트 절연체; 상기 제2게이트 절연체의 표면상에 형성된 제2게이트 도체; 상기 제2게이트 절연체에 인접한 제3 및 제4의 진하게 도핑된 영역; 및 상기 제3 및 제4의 진하게 도핑된 영역에 각각 접촉하고 있는 제3 및 제4전도성 커넥터를 더 구비하고 있는 것을 특징으로 하는 반도체 칩.
  39. 제38항에 있어서, 상기 제1수평 트렌치 및 상기 제2수평 트렌치가 동일한 것을 특징으로 하는 반도체 칩.
  40. 제39항에 있어서, 상기 제1FET의 제1확산과 상기 제2FET의 제2확산을 상호접속시키는 수직도체를 더 구비하고 있는 것을 특징으로 하는 반도체 칩.
  41. 제40항에 있어서 인버터를 더 구비하고 있으며, 상기 인버터는 상기 상호접속된 트랜지스터를 구비하고 있는 것을 특징으로 하는 반도체 칩.
  42. 제38항에 있어서, 상기 제1 및 제3의 진하게 도핑된 영역 및 상기 제2 및 제4의 진하게 도핑된 영역이 동일한 것을 특징으로 하는 반도체 칩.
  43. 제36항에 있어서, 상기 제1 및 제2전극 중 하나에 인접한 제2수평 트렌치를 더 구비하고 있으며, 상기 전도성 커넥터는 상기 제2수평 트렌치를 지나 뻗어 있는 것을 특징으로 하는 반도체 칩.
  44. 반도체 칩에 있어서, 종래의 평탄한 표면(planar surface)을 갖는 벌크 단결정 반도체; 상기 표면에 평행한 제1평면에 배치되어 있으며 상기 벌크 단결정 반도체내에 제1 및 제2전극, 및 상기 디바이스가 동작중에 있을 때에 상기 제1 및 제2전극사이의 전기적 접속을 제어하는 제3제어 전극을 구비하는 제1의 3-단자(three-terminal) 디바이스; 상기 표면에 평행한 제2평면에 배치되어 있으며 상기 벌크 단결정 반도체내에 제4 및 제5전극, 및 상기 디바이스가 동작 중에 있을 때에 상기 제4 및 제5전극사이의 전기적 접속을 제어하는 제6제어 전극을 구비하는 제2의 3-단자(three-terminal)디바이스; 상기 제1전극에 인접한 수직 트렌치; 및 상기 제1전극에 접촉하고 있으며 상기 수직 트렌치를 지나 뻗어 잇는 제1전도성 커넥터를 구비하고 있으며, 상기 제2디바이스의 단자는 상기 제1디바이스의 각각의 단자에 대해서 수직으로 변위되어(vertically displaced) 있는 것을 특징으로 하는 반도체 칩.
  45. 기판에 매몰된 커넥터를 형성하는 방법에 있어서, 벌크 단결정 기판에 제1수직 트렌치를 형성하는 단계; 상기 제1수직 트렌치의 일부분으로부터 시작하여 상기 벌크 단결정 기판 내에 매몰된 수평 트렌치를 형성하는 단계; 및 상기 수평 트렌치의 표면상에 전도성 물질을 증착하는 단계를 포함하고 있으며, 상기 수평 트렌치 형성 단계는 인접한 실질상 연속적인 p+층을 사용하고 있는 않는 것을 특징으로 하는 기판에 매몰된 커넥터 형성 방법.
  46. 제45항에 있어서, 상기 전도성 물질은 트랜지스터의 단자와 오옴 접촉(ohmic contact)을 형성하는 것을 특징으로 하는 기판에 매몰된 커넥터 형성 방법.
  47. 제45항에 있어서, 상기 전도성 물질은 상기 벌크 단결정 반도체의 일부분과 정류 접촉(rectifying contact)을 형성하는 것을 특징으로 하는 기판에 매몰된 커넥터 형성 방법.
  48. 제45항에 있어서, 상기 전동성 물질 상에 절연 물질을 증착하는 단계를 구비하는 것을 특징으로 하는 기판에 매몰된 커넥터 형성 방법.
  49. 제48항에 있어서, 상기 절연 물질은 상기 수평 트렌치를 채우지 않는 것을 특징으로 하는 기판에 매몰된 커넥터 형성 방법.
  50. 제49항에 있어서, 상기 절연 물질은 상기 제1수직 트렌치를 채우는 것을 특징으로 하는 기판에 매몰된 커넥터 형성 방법.
  51. 제45항에 있어서, 상기 전도성 물질의 층을 증착하기 이전에 상기 수평 트렌치의 상기 표면상에 절연층을 형성하는 단계를 더 구비한 것을 특징으로 하는 기판에 매몰된 커넥터 형성 방법.
  52. 제51항에 있어서, 상기 절연층에 인접한 상기 벌크 단결정 기판 내에 제1 및 제2의 진하게 도핑된 영역을 형성하는 단계를 더 구비한 것을 특징으로 하는 기판에 매몰된 커넥터 형성 방법.
  53. 제52항에 있어서, 상기 제1 및 제2의 진하게 도핑된 영역에 각각 접촉하는 제1 및 제2전도성 커넥터를 형성하는 단계를 더 구비하는 것을 특징으로 하는 기판에 매몰된 커넥터 형성 방법.
  54. 제53항에 있어서, 상기 제1의 진하게 도핑된 영역에 인접한 제2수직 트렌치를 형성하는 단계를 더 구비하고 있으며, 상기 커넥터 형성 단계는 상기 제1전도성 도체 상기 제2수직 트렌치를 통하여 뻗어 있게 하는 것을 특징으로 하는 기판에 매몰된 커넥터 형성 방법.
  55. 제53항에 있어서, 상기 제1의 진하게 도핑된 영역에 인접한 제2수평 트렌치를 형성하는 단계를 더 구비하고 있으며, 상기 커넥터 형성 단계는 상기 제1전도성 커넥터가 상기 제2수평 트렌치를 통하여 뻗어 있게 하는 것을 특징으로 하는 기판에 매몰된 커넥터 형성 방법.
  56. 제51항에 있어서, 상기 제2수직 트렌치를 상기 전도성 물질의 층을 통하여 뻗어 있게 형성하고 이에 따라 상기 제2수직 트렌치의 양쪽면에 전기적으로 분리된 도체를 형성하는 것을 특징으로 하는 기판에 매몰된 커넥터 형성 방법.
  57. 제56항에 있어서, 상기 전기적으로 분리된 한 도체는 부유 게이트(floating gate)를 형성하도록 나중에 접촉되지 않는 것을 특징으로 하는 기판에 매몰된 커넥터 형성 방법.
  58. 제45항에 있어서, 상기 수평 트렌치 형성 단계는 그룹, 결정학상 에칭(crystallographic etching), 다공성 실리콘 에칭(porous silicon etching), 및 도펀트 농도 차별 에칭(dopant concentration preferential etching)중 하나에 의한 것을 특징으로 하는 기판에 매몰된 커넥터 형성 방법.
  59. 기판에 수평 트렌치를 형성하는 방법에 있어서, p+확산된 층을 갖는 벌크 단결정 기판을 제공하는 단계; 상기 p+층에 교차하는 상기 기판에 있는 수직 트렌치를 에칭하는 단계; 상기 p+층에 다공성 시리콘을 형성하는 단계; 및 상기 다공성 실리콘을 에칭 제거하는 단계를 구비하는 것을 특징으로 하는 기판에 수평 트렌치를 형성하는 방법.
  60. 제59항에 있어서, 상기 수직 트렌치 에칭 단계는 상기 p+도핑된 층이 제공되기 이전에 수행되는 것을 특징으로 하는 기판에 수평 트렌치를 형성하는 방법.
  61. 제59항에 있어서, 상기 다공성 실리콘 에칭은 실리콘 산화물을 형성하기 위하여 상기 다공성 실리콘을 먼저 산화하고 그 다음에 산화물을 에칭함으로써 달성되는 것을 특징으로 하는 기판에 수평 트렌치를 형성하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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