KR100402143B1 - 반도체몸체의제조방법 - Google Patents

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Abstract

본 발명은 자기 정렬 구조물을 가진 제 1 영역(A) 및 나머지 제 2 영역(B)을 포함하는 반도체 몸체의 제조 방법에 관한 것이다. 제 1 영역(A)에서 반도체 층(24)상에 놓인 절연층(26)은 제 2 영역(B)에서는 사진 기술 및 후속하는 에칭 공정에 의해 완전히 제거된다. 후속해서 또는 동시에, 제 1 영역(A)에서 반도체층(24) 및 절연층(26)의 필요한 구조화가 이루어진다. 장점은 반도체 몸체의 나머지 영역(B)에서 높은 패킹 밀도가 얻어진다는 것이다.

Description

반도체 몸체의 제조 방법
본 발명은
- 제 1 산화물층을 반도체 몸체의 상부 메인 표면상에 제공하여 구조화하는 단계,
- 상기 산화물층상에 반도체층을 제공하는 단계, 및
- 상기 반도체층상에 절연층을 제공하는 단계를 포함하는, 자기 정렬 구조물을 가진 제 1 영역 및 나머지 제 2 영역을 가진 반도체 몸체의 제조 방법에 관한 것이다.
이러한 방법은 예컨대 독일 특허 공개 제 44 34 108 A1호에 공지되어 있다. 이 방법은 반도체 재료의 표면 위에 미리 주어진 도핑의 절연층 및 그 사이에 놓인 반도체층을 제공하여 구조화하는 방식으로, 금속층과 반도체 재료 사이에 저 저항의 콘택을 형성하는 것에 관한 것이다. 이 방법에서는 마스크로서 구조화된 층을 사용해서 상이한 전도율을 가진 도펀트를 반도체 몸체내부로 주입한다. 이로 인해, 소정의 전류에 대한 작은 콘택면 및 작은 접속 저항이 얻어진다.
상기 공지된 방법에서는 반도체층, 예컨대 고 도핑된 다결정 실리콘이 MOS-트랜지스터의 게이트 재료로서 사용되고 동시에 소오스 및 드레인 도핑을 위한 마스크로서 사용되며, 상기 프로세스에서는 소위 "자기 정렬" 기술이 중요하다(참고:R. Mueller, "Bauelement der Halbleiter-Elektronik"). 이러한 반도체층의 구조화를 위해, 소정의 도펀트 함량을 가진 적어도 단일 층으로 이루어진 절연층이 상기 반도체층상에 제공된다. 상기 절연층은 게터층으로 사용된다. 절연층은 전형적으로 소위 TEOS일 수 있고, 이것은 후속해서 표준-사진 식각 기술에 의해 구조화되고 이방성 에칭된다. 마스크로서 상기 절연층을 사용해서 반도체층이 이방성 에칭되고 MOS-트랜지스터 영역내에 원하는 게이트 형상, 예컨대 스트립이 형성된다. 후속해서, 반도체층 내부로 에칭된 홀을 통해 반도체 몸체 내부로 도펀트의 주입이 이루어질 수 있다.
상기 공지된 방법은 반도체 몸체내에 자기 정렬 구조물을 만드는데 매우 적합함에도 불구하고, DMOS-트랜지스터와 같은 파워 소자 및 다른 소자가 모두 반도체 몸체내에 집적되어야 하는 경우에 문제점을 갖는 것으로 나타났다. 왜냐하면, DMOS-트랜지스터와 같은 파워 MOS-트랜지스터의 경우에는 접속 저항을 최적화하기 위해, 반도체층과 그 위에 놓인 절연층의 중첩 배치를 필요로 하는 자기 정렬 구조물을 가진 전술한 기술이 적용되어야 하기 때문이다. 반도체층상에 놓이는 상기 절연층은 반도체층보다 약 2배 정도 높다. 스트립 도체를 구현하기 위해 자기 정렬 구조물이 필요치 않은 반도체 몸체 영역에 상기 반도체층이 제공되면, 전술한 제조 방법에 의해 상기 스트립 도체상에 절연층의 배치로 인해 필연적으로 비교적 높은 단이 생기며, 상기 단은 부가의 금속층 평면에 의해 둘러 싸여야 한다. 이것은 큰 스트립 도체 간격, 반도체층상의 콘택 홀, 제조 및 수율 문제 및 그에 따른 높은 제조 비용을 야기시킨다.
지금까지는 필연적으로 반도체층 위에 존재하는 절연층으로 인해 생기는, 부가의 금속층 평면에 의해 둘러 싸여야하는 높은 단의 문제는 공지된 방법에 따라 제조되는 반도체 몸체 일부의 단면도를 참고로 명확해진다. 도 5 내지 7은 상이한 제조 단계에서의 반도체 몸체를 나타낸다.
도 7은 자기 정렬 구조물을 가진 영역(A) 및 나머지 영역(B)을 포함하는 완성된 반도체 몸체의 단면도를 나타낸다. 영역(A)에는 예컨대 DMOS-트랜지스터가 구현되는 한편, 나머지 영역(B)에는 저항, 다이오드 등의 중첩 배치된 금속층 평면이 단면으로 도시된다.
반도체 몸체는 소위 매립층(12)이 매립된 p-도핑된 기판(10)을 구비한다. 매립층(12)은 영역(A)내에 놓인다. 상기 매립층(12)으로부터 수직 상방향으로 깊은 확산 구역(16)이 연장된다. 상기 깊은 확산 구역(16)은 매립층(12)과 제 1 금속층(32)을 도통 접속시킨다. 깊은 확산 구역(16)의 좌측에는 2개의 p-도핑된 웰(18)이 배치된다. 상기 웰 중 좌측에 도시된 웰(18)은 절반만 나타난다. p-도핑된 웰(18)은 제 1 금속층(32)에 의해 중심에서 접촉된다. 금속층(32)에 의해 p-도핑된 웰(18)에 형성된 콘택의 좌우에는 MOS-트랜지스터의 소오스를 형성하는 n+-도핑된 구역(20)이 배치된다. 이렇게 형성된 반도체 몸체의 상부 메인 표면상에는 산화물층(22)이 배치된다. 상기 산화물층(22)은 p-도핑된 웰(18) 및 깊은 확산 구역(16)상의 금속층(32)에 의해 형성된 전술한 콘택에 의해 차단된다. 산화물층(22) 위에는 예컨대 고 도핑된 폴리실리콘층일 수 있는 반도체층(24)이 배치된다. 반도체층(24)은 영역(A)에서 금속층(32)의 전술한 콘택에 의해 차단된다. 영역(A)의 좌측 부분에서 반도체층(24)은 게이트 전극층을 형성한다. 상기 게이트 전극층 위에는 적어도 단일 층으로 또다른 절연층(26)이 배치된다. 중첩 배치된 반도체층(24) 및 절연층(26)의 에지의 좌우측에는 상기 에지를 절연시키도록 커버링하는 소위 스페이서(30)가 배치된다. 전술한 구조물 위에는 금속층(32)이 연장된다. 유사한 방식으로 반도체 몸체(24)와 그 위에 놓인 절연층(26)이 도 7의 우측에 도시된 p-구역(18)과 깊은 확산 구역(16) 사이에 배치되고, 반도체층(24)과 절연층(26)으로 이루어진 층은 계단형으로 우측으로 상승한다.
반도체 몸체의 제 2 영역(B)에서, 구조화된 반도체층(24)은 스트립 도체 또는 저항을 구현하기 위해 제공되지만, 게이트 전극을 구현하기 위해 제공되지는 않는다. 전술한 바와 같이, 상기 반도체층(24)의 구조화는 그 위에 놓인 절연층(26)을 통해서만 이루어질 수 있기 때문에(참고 도 5 및 6), 영역(B)에서도 절연층(26)은 필수적으로 반도체층(24)상에 배치된다. 필수적으로 존재하는 상기 절연층(26)에 의해 영역(B)에 비교적 높은 단이 형성된다. 영역(B)에는 MOS 트랜지스터를 구현하기 위한 자기 정렬 구조물이 필요치 않고, 따라서 스페이서(30)가 있을 필요가 없기 때문에 상기 단이 반드시 필요하지는 않다. 그럼에도 불구하고, 금속층(32)은 비교적 높은 단을 둘러싸야 한다. 이러한 제 2 스트립 도체가 영역(B)에서 금속층(32)에 의해 구현될 수 있도록 하기 위해, 도 4에 도시된 바와 같이 부가의 절연층(28)이 반도체 몸체상에 제공되어야 한다. 그리고 나서야 금속층(32)이 제공될 수 있다.
확실을 기하기 위해, 도 7에는 부가의 상부 절연층(36) 및 제 2 금속층(34)이 도시된다.
금속층(32)에 대한 전술한 높은 단은 자기 정렬 구조물 및 나머지 영역을 포함하는 반도체 몸체의 제조시 많은 문제를 야기시킨다. 예컨대, 알루미늄층일 수 있는 금속층의 높은 단은 비교적 깊은 에칭 공정을 야기시킨다. 이러한 깊은 에칭 공정은 많은 비용을 필요로 하고 제조가 복잡하다. 또한, 반도체 몸체의 나머지 영역에서 이러한 높은 단에 의해 집적된 반도체 소자의 높은 패킹 밀도가 얻어지지 않는다.
본 발명의 목적은 전체적으로 높은 패킹 밀도가 얻어지고 반도체 몸체의 간단한 제조가 가능하도록 구성된, 자기 정렬 구조물 영역 및 나머지 영역을 포함하는 반도체 몸체를 제조하는 것이다. 또한, 상기 방법에 의해 적어도 반도체 몸체의 나머지 영역에서 비교적 작은 스트립 도체 간격을 가지는 반도체 몸체가 제조될 수 있어야 한다.
도 1은 이전 단계에서 본 발명의 방법에 따라 제조된 반도체 몸체의 단면도.
도 2는 나중 단계에서 도 1의 반도체 몸체의 단면도.
도 3은 보다 나중 단계에서 도 2의 반도체 몸체의 단면도.
도 4는 보다 나중 단계에서 도 3의 반도체 몸체의 단면도.
도 5 내지 도 7은 상이한 제조 단계에서 선행기술에 따른 반도체 몸체의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 기판 12: 매립층
14: 웰 16: 깊은 확산 구역
18: p-도핑된 웰 20: n+-구역
21: n+-웰 22, 26, 36: 절연층
24: 반도체층 26a: 제 1층
26b: 제 2층 28: 산화물층
30: 스페이서 32: 제 1 금속층
34: 제 2 금속층 37: 게이트 산화물 층
A, B: 영역
상기 목적은
- 사진 기술 및 후속하는 에칭에 의해 절연층을 구조화함으로써, 제 2 영역(B)에서는 상기 절연층을 완전히 제거하고 제 1 영역(A)에서는 상기 절연층을 적어도 부분적으로 반도체층상에 배치하는 단계,
- 사진 기술 및 후속하는 에칭에 의해 반도체층을 구조화하고, 절연층이 반도체층 위에 놓이는 부분에서는 절연층을 반도체층과 함께 구조화하는 단계를 포함하는 방법에 의해 달성된다.
본 발명의 바람직한 실시예는 청구범위 종속항에 제시된다.
본 발명을 도면에 도시된 실시예를 참고로 구체적으로 설명하면 하기와 같다.
도면에서 동일한 부분은 동일한 도면 부호를 갖는다.
도 1에는 자기 정렬 구조물을 가진 영역(A) 및 나머지 영역(B)을 포함하는 반도체 몸체의 단면도가 도시된다. 도 1은 제조 공정 이전의 단계를 나타낸다. 도 1에 도시된 반도체 몸체의 구조물은 예컨대, 독일 특허 공개 제 44 34 108 A1호에 개시된 바와 같은 제조 단계에 의해 얻어진다. 따라서, 상기 간행물을 참고 할 수 있다.
반도체 몸체는 전체 반도체 몸체에 걸쳐 측면으로 연장된 p-도핑된 기판(10)을 포함한다. 영역(A)에서 매립층(12)이 기판(10)내에 매립된다. 반도체 몸체의 상부 메인 표면에 대해 수직으로 연장된 깊은 확산층(16)에 의해 분리된 n-도핑된 에피택셜층이 상기 매립층(12)위에 배치된다. 이로 인해, 영역(A)에 웰(14)이 형성된다. 상기 웰(14)내에는 나중에 p-도핑된 웰(18)이 배치되지만(참고: 도 4) 매립층(12) 까지 이르지 않는다. 전체 반도체 몸체상에는 절연층(22), 여기서는 FOX 층이 제공된다. 상기 절연층(22)은 표준 사진 기술 및 화학적 습식 에칭에 의해 구조화된다. 상기 절연층(22)의 산화 각도는 낮은 도우즈의 예비 주입에 의해 설정되거나 또는 LOCOS-공정에 의해 만들어 질 수 있다. 그리고 나서, 소정의 영역에서 게이트 산화물(37)이 반도체 몸체상에 제공된다.
다음 단계에서 반도체층(24), 예컨대 고 도핑된 폴리실리콘층이 구조화된 절연층(22) 및 게이트 산화물층(37)상에 제공된다. 반도체층(24)은 로(furnace) 코팅에 의해 높은 전도 상태로 도핑된다. 영역(A)에서는 상기 반도체층(24)으로부터 나중에 게이트 전극이 형성되고, 영역(B)에서는 예컨대 저항, 스트립 도체, 자기저항에 의해 제어되는 반도체 저항 셀 또는 부가 게이트 전극이 형성된다. 다음 단계에서 상기 반도체층(24)의 전체 표면에 부가 절연층(26)이 제공된다. 상기 절연층(26)은 단일 또는 다수 층으로 형성될 수 있다. 지금까지 설명된 구조물이 도 1에 제시된다.
절연층(26)은 예컨대 TEOS-층일 수 있다. 바람직하게는 절연층(26)은 도핑된 산화물 및 도핑되지 않은 산화물로 이루어진 2중 층이다.
도 2에 나타나는 바와 같이, 다음 단계에서 사진 기술 및 후속하는 에칭 공정에 의해 절연층(26)은 영역(B)에서 완전히 제거되고, 자기 정렬 콘택이 배치되어야 하는 영역(A)에서는 적어도 부분적으로 남아있도록 구조화된다. 에칭 공정은 예컨대 화학적 습식 에칭에 의해 실시될 수 있다. 도시된 실시예에서, 절연층(26)은 깊은 확산 구역(16)의 좌측에 남아있는 반면, 깊은 확산 구역(16)의 상부측과 우측에서는 에칭된다. 이 단계에서는 절연층(26)은 나중에 형성되는 자기 정렬 콘택의 영역에, 즉 나중에 영역(A)에서 나중에 p+-도핑된 웰(18)(참고: 도 4)이 존재하는 영역에 남는 것이 필수적으로 보장되어야 한다.
다음 단계에서 사진 기술 및 후속하는 에칭 공정에 의해 반도체층(24)이 구조화되며, 절연층(26)이 반도체층(24) 위에 놓인 부분에서는 절연층(26)이 반도체층(24)과 함께 구조화된다. 이 경우 얻어지는 반도체 몸체는 도 3에 도시되어 있다. 전술한 에칭 공정은 영역(A)에서 절연층(26) 및 그 아래 놓인 반도체층(24)을 산화물 층(22)까지 에칭하기 위해 제공된다. 이 경우 얻어지는 에지는 도 3에 K로 표시되며, 나중에 소위 스페이서(30)(참고: 도 4)가 상기 에지에 제공된다. 반도체층(24) 상에 절연층(26)이 놓이지 않은 나머지 영역에서는 반도체층(24)만이 구조화된다. 영역(B)에서 구조화된 반도체층(24)은 예컨대 스트립 도체 및/또는 저항을 구현하기 위해 형성될 수 있다.
다음 단계에서 표준 사진 기술 및 후속하는 에칭을 이용해서 또다른 산화물 층(28)을 제공함으로써 스페이서(30)가 전술한 에지(K)(참고: 도 3)에 형성된다. 먼저 반도체 몸체의 전체 표면에 제공되거나 증착된 전술한 산화물 층(28)은 영역(B)에서 반도체층(24)을 둘러싼다. 반도체층(24)은 영역(B)에서 스트립 도체 또는 저항으로 사용된다. 산화물층(28)은 영역(B)에서 상기 반도체층(24)을 그 위에 놓인 금속층(32)에 대해 절연시킨다.
상세하게는 도 3에 도시된 단계 후에, 도 4에 도시된 반도체 몸체를 형성하기 위해 예컨대 하기 부가 단계가 수행될 수 있다:
- 웰(18)을 형성하기 위해 p-도펀트를 주입하는 단계,
- n+구역(20)을 형성하기 위해 n+-도펀트를 주입하는 단계,
- 부가의 절연층(28)을 반도체 몸체의 전체 표면상에 제공하는 단계,
- 사진 기술 및 반도체 표면 까지의 에칭에 의해 부가의 절연층(28)을 구조화하는 단계,
- 마스크로서 부가의 절연층(28)을 사용해서 반도체 몸체를 에칭하는 단계,
- 마스크로서 부가의 절연층(28)을 사용해서 제 2 도전형의 P+-도펀트를 주입하는 단계,
- 적어도 하나의 금속층(32, 34)을 반도체 몸체상에 증착하는 단계.
도 4 및 도 7의 비교에서 나타나는 바와 같이, 본 발명에 따른 방법에서(참고: 도 4) 금속층(32)은 선행 기술에 따른 방법(참고: 도 7)에서 보다 현저히 더 낮은 단을 둘러싸면 되므로 제조 기술면에서 보다 용이하게 실시될 수 있다. 그 결과, 반도체 몸체내에 집적된 회로의 영역(B)에서 높은 패킹 밀도가 얻어진다.
요약하면, 본 발명에 따른 방법에서는 자기 정렬 기술에 필요한 절연층(26)이 자기 정렬 콘택이 사용되지 않는 반도체 몸체의 모든 부분에서 재차 제거된다. 이것은 부가의 마스크 평면 및 절연층의 에칭을 필요로 하기는 하지만, 이러한 2개의 부가 단계는 반도체 몸체의 제조 비용을 약간만 증가시킨다. 이러한 약간의 추가 제조 비용으로, 전체 집적 회로의 높은 패킹 밀도가 얻어질 수 있다.
본 발명에 따른 방법에 의해 전체적으로 높은 패킹 밀도가 얻어지고 반도체 몸체의 간단한 제조가 가능해진다.

Claims (12)

  1. - 제 1 산화물층(22)을 반도체 몸체의 상부 메인 표면상에 제공하여 구조화하는 단계,
    - 상기 산화물층(22)상에 반도체층(24)을 제공하는 단계, 및
    - 상기 반도체층(24)상에 절연층(26)을 제공하는 단계를 포함하는, 자기 정렬 구조물을 가진 제 1 영역(A) 및 나머지 제 2 영역(B)을 가진 반도체 몸체의 제조 방법에 있어서,
    - 사진 기술 및 후속하는 에칭에 의해 절연층(26)을 구조화함으로써, 제 2 영역(B)에서는 상기 절연층을 완전히 제거하고 제 1 영역(A)에서는 상기 절연층을 적어도 부분적으로 반도체 층(24)상에 배치하는 단계,
    - 사진 기술 및 후속하는 에칭에 의해 반도체층(24)이 구조화되고, 절연층(26)이 반도체층(24) 위에 놓이는 부분에서는 절연층(26)이 반도체층(24)과 함께 구조화되는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서, 반도체 층(24)으로서 폴리실리콘이 사용되는 것을 특징으로 하는 방법.
  3. 제 1항 또는 2항에 있어서, 사진 기술 및 후속하는 에칭 공정에 의해 제 1 영역(A)에서 남아있는 반도체층(24) 위의 절연층(26)이 적어도 부분적으로 제거되는 것을 특징으로 하는 방법.
  4. 제 1항에 있어서, 제 1 영역(A)에 다수의 DMOS-FET가 집적되는 것을 특징으로 하는 방법.
  5. 제 1항 또는 2항에 있어서, 반도체층(24)상에 놓인 절연층(26)이 적어도 2개의 층(26a, 26b)으로 형성되는 것을 특징으로 하는 방법.
  6. 제 1항 또는 2항에 있어서, 반도체층(24)상에 놓인 절연층(26)이 반도체층(24)보다 대략 2배 정도 큰 높이를 갖는 것을 특징으로 하는 방법.
  7. 제 5항에 있어서, 반도체층(24)상에 놓인 절연층(26)이 반도체층(24)보다 대략 2배 정도 큰 높이를 갖는 것을 특징으로 하는 방법.
  8. 제 1항 또는 2항에 있어서, 반도체층(24)상에 놓인 절연층(26)의 제거 후에,
    - 제 1 도전형의 제 1 도펀트를 주입하는 단계,
    - 제 2 도전형의 제 2 도펀트를 주입하는 단계,
    - 부가의 절연층(28)을 반도체 몸체의 전체 표면에 제공하는 단계,
    - 사진 기술 및 반도체 표면까지의 이방성 에칭에 의해 부가의 절연층(28)을 구조화하는 단계,
    - 마스크로서 부가의 절연층(28)을 사용해서 반도체 몸체를 이방성 에칭하는 단계,
    - 마스크로서 부가의 절연층(28)을 사용해서 제 2 도전형의 제 3 도펀트를 주입하는 단계, 및
    - 반도체 몸체상에 적어도 하나의 금속층(32, 34)을 증착하는 단계가 수행되는 것을 특징으로 하는 방법.
  9. 제 3항에 있어서, 반도체층(24)상에 놓인 절연층(26)의 제거 후에,
    - 제 1 도전형의 제 1 도펀트를 주입하는 단계,
    - 제 2 도전형의 제 2 도펀트를 주입하는 단계,
    - 부가의 절연층(28)을 반도체 몸체의 전체 표면에 제공하는 단계,
    - 사진 기술 및 반도체 표면까지의 이방성 에칭에 의해 부가의 절연층(28)을 구조화하는 단계,
    - 마스크로서 부가의 절연층(28)을 사용해서 반도체 몸체를 이방성 에칭하는 단계,
    - 마스크로서 부가의 절연층(28)을 사용해서 제 2 도전형의 제 3 도펀트를 주입하는 단계, 및
    - 반도체 몸체상에 적어도 하나의 금속층(32, 34)을 증착하는 단계가 수행되는 것을 특징으로 하는 방법.
  10. 제 1항 또는 2항에 있어서, 부가의 절연층(28)은 제 1 영역(A)에 놓인 반도체층(24) 및 그 위에 놓인 절연층(26)의 에지에 측면으로 접한 스페이서(30)가 형성되도록 구조화되는 것을 특징으로 하는 방법.
  11. 제 8항에 있어서, 부가의 절연층(28)은 제 1 영역(A)에 놓인 반도체층(24) 및 그 위에 놓인 절연층(26)의 에지에 측면으로 접한 스페이서(30)가 형성되도록 구조화되는 것을 특징으로 하는 방법.
  12. 제 9항에 있어서, 부가의 절연층(28)은 제 1 영역(A)에 놓인 반도체층(24) 및 그 위에 놓인 절연층(26)의 에지에 측면으로 접한 스페이서(30)가 형성되도록 구조화되는 것을 특징으로 하는 방법.
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