CN101427373B - 用于制造包含每单位面积有高电容的电容器的半导体组件的方法 - Google Patents
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Abstract
本发明提供一种制造半导体组件(20)的方法，该半导体组件(20)包含每单位面积具有高电容的电容器(24)。该组件形成于绝缘体上半导体(SOI)衬底(26)中及上，该SOI衬底(26)具有第一半导体层、在该第一半导体层上的绝缘体(30)层(32)、以及覆于该绝缘体层上的第二半导体层(28)。该方法包括于该第一半导体层(32)中形成第一电容器电极(48)，以及沉积包括Ba1-xCaxTi1-yZryO3的电介质层(52)覆于该第一电容器电极(48)上。沉积与图案化导电材料，以形成覆于该电介质层(52)上的第二电容器电极(54)，因此形成具有高介电常数电介质(52)的电容器(24)。接着，MOS晶体管(22)形成于该第二半导体层(28)的一部分中，该MOS晶体管，尤其是该MOS晶体管的栅极电介质(56)，其形成与电容器的形成无关，且与该电容器电性隔离(38)。
Description
技术领域
本发明大体上系关于用于制造半导体组件之方法，且更详言之，系关于用于制造具有高介电常数电介质之电容器之半导体组件。
背景技术
大多数目前的集成电路(IC)系利用复数个互连(interconnected)场效晶体管(FET)来实作，该等场效晶体管亦称为金属氧化物半导体场效晶体管(MOSFET或MOS晶体管)。IC通常利用P-信道及N-信道FET两者而形成，于是将该IC称为互补MOS或CMOS电路。FET IC之效能的某些改善可通过于半导体材料薄层中形成FET而实现(该半导体材料薄层覆于绝缘体层上)。此种绝缘体上半导体(Semiconductor oninsulator；SOI)FET其中之一的好处为展现较低的接面电容，因此可于较高速下操作。
形成于SOI层中与上的MOS晶体管系互连以实作所希望的电路功能。一些电压总线亦连接至适当的装置，以依电路功能的要求而给予这些装置动力。该等电压总线可包含，例如，Vdd总线、Vcc总线、Vss总线等等，而且可包含与外部电源耦合之总线以及与内部产生或内部改变之电源耦合之总线。如于此所使用者，该等术语将用于外部以及内部总线。由于在电路的操作期间电路中各种节点被充电或放电，各种总线必须供应(source)或汲取(sink)电流至这些节点。尤其是当集成电路的开关速度(switching speed)增加时，因为总线的固有电感，经由总线供应或汲取电流的需求可能会造成总线上显著的电压尖波(voltagespike)。为了避免可能由电压尖波所造成的逻辑错误，将去耦合(decoupling)电容器置于总线之间早已司空见惯。例如，此等去耦合电容器可连接于Vdd与Vss总线之间。这些去耦合电容器通常沿着总线的长度分布。电容器通常形成为MOS电容器，使电容器的一个板系由用以形成MOS晶体管的栅极电极的相同材料所形成，电容器的另一个板系以SOI层中的杂质掺杂区域所形成，而分隔电容器的这两个板之电介质系由栅极电介质所形成。
此种以习知方式形成的去耦合电容器的一个问题为电容器的尺寸。因此，为了可于特定尺寸的半导体芯片上制造不断增加数目的组件，有持续努力以减少集成电路组件的尺寸。习知制造之去耦电容器的尺寸为该持续努力的障碍。为了增加习知制造之去耦合电容器之每单位面积的电容(其会使电容器尺寸减小)，电容器电介质的厚度必须减小。电容器电介质的厚度减小导致电容器漏电流(leakage current)增加以及可靠性降低的问题。此外，需要将相同的电介质材料用于MOS晶体管之栅极电介质与电容器电介质两者为不利地，因为此种需求限制了制造过程的弹性。
因此，希望提供一种用于制造包含每单位面积有高电容之电容器之集成电路之方法，而无须依靠非常薄的电介质层。此外，希望提供用于制造包含电容器之集成电路的方法，其中，电容器电介质与IC之MOS晶体管的栅极绝缘体系分开形成。再者，由后续详述与所附之申请专利范围，并结合附图以及前述之技术领域与先前技术，本发明之其它希望的特征与特性将变得明显。
发明内容
本发明提供一种用于制造半导体组件的方法，该半导体组件包含每单位面积具有高电容之电容器。该组件系形成于绝缘体上半导体(SOI)衬底中与上，该SOI衬底具有第一半导体层、在该第一半导体层上的绝缘体层、以及覆于该绝缘体层上之第二半导体层。该方法包括于第一半导体层中形成第一电容器电极，以及沉积覆于该第一电容器电极上之电介质层，该电介质层包括Ba1-xCaxTi1-yZryO3。导电材料被沉积与图案化，以形成覆于该电介质层上之第二电容器电极，因而形成具有高介电常数电介质之电容器。接着，MOS晶体管系形成于第二半导体层的一部分中，该MOS晶体管，尤其是MOS晶体管的栅极电介质，其形成系与电容器之形成无关，且与该电容器电性隔离。
附图说明
本发明于上述结合图式一起叙述，其中相似的组件符号代表相似的组件，而且其中：
图1至图12以剖面图说明根据本发明之实施例之用于制造半导体组件之方法步骤。
具体实施方式
下列详述在本质上仅为例示性，而不意欲限制本发明或本发明的应用或利用。此外，本发明并无意图经由任何前述的技术领域、先前技术、发明内容或以下实施方式中的任何表达的或暗指的理论限制本发明。
用于制造半导体集成电路(IC)的新方法已于美国专利第6,936,514号中揭露，该案系并入于此作为参考。本发明通过提供用于制造IC之方法，克服美国专利第6,936,514号中所揭露之方法的某些缺点，该等IC包含高介电常数(“高-K”)绝缘体材料作为电容器电介质以增加电容效率(增加每单位面积的电容)与减少漏电流，而不会影响实作该IC之晶体管之栅极绝缘体膜。
图1至图12以剖面图说明根据本发明之实施例之用于制造半导体组件(20)之方法步骤。半导体组件20包含MOS晶体管22与去耦合电容器24。熟悉此项技艺者将了解IC可包含大量之与MOS电容器22相似的MOS晶体管，以及大量的去耦合电容器，例如去耦合电容器24。MOS晶体管可包含N-信道与P-信道MOS晶体管二者，而且这些晶体管可被排列(array)与互连以实作所希望的集成电路。去耦合电容器可耦合于适当的位置之间(例如，Vdd与Vss总线)，以帮忙调节供给这些总线的电压。虽然术语“MOS装置”恰当地意指具有金属栅极电极与氧化物栅极绝缘体的装置，但该术语将于整个说明书中用来意指任何包含位于栅极绝缘体(氧化物或其它绝缘体)之上的导电栅极电极(金属或其它导电材料)之半导体晶体管，(该栅极绝缘体遂位于半导体衬底之上)。制造MOS组件的各种步骤为已知的，所以为了简洁，许多习知步骤将于此简单地提及或完全略过，而不提供已知的工艺细节。
如图1所示，根据本发明之一个实施例的方法由形成绝缘体上半导体(SOI)衬底26而开始，该SOI衬底26包含在绝缘体层39之上之薄半导体层28，该绝缘体层30系由另外的半导体层32所支撑。较佳地，半导体层28与半导体层32二者为单晶硅层，但亦可使用其它半导体材料。如于此所使用者，术语“硅层”与“硅衬底”将用以涵盖通常使用于半导体业中的相当纯或以低杂质浓度掺杂之单晶硅材料，以及掺合其它元素(诸如锗、碳等等)的硅，以形成实质上单晶半导体材料。虽然熟悉此项技艺者将了解半导体材料亦可为其它材料，诸如，锗或化合物半导体材料中的一种，但为了容易讨论，此处所叙述之半导体材料将限为正如上定义的术语“硅”。
SOI衬底26可通过一些已知的工艺所形成，诸如已知的层转换(layer transfer)技术。于该技术中，高剂量的氢被注入氧化之单晶硅晶圆的次表面区域中，以形成氢应力次表面层(hydrogen stressedsubsurface layer)。接着，该注入的晶圆系覆晶接合(flip bond)至单晶硅衬底32。接着，进行两阶段的热处理，以沿着注入的区域将注入氢之晶圆体分裂并且强化接合，使薄单晶硅层28接合至该单晶硅衬底，并且由电介质绝缘体层30与该衬底分隔。接着，取决于所实作的电路功能，将该单晶硅层薄化与研磨(例如通过化学机械平坦化(CMP)技术)至约50至100奈米(nm)的厚度。较佳地，单晶硅层与单晶硅载体衬底具有每平方至少约1至35欧姆(Ohm)的电阻。硅层28可经杂质掺杂成N型或P型，但较佳为经掺杂成P型。较佳地，衬底层32为经掺杂成P型。电介质绝缘体层30，通常为二氧化硅，较佳地具有约50至200nm的厚度。较佳地，垫氧化物(pad oxide)层与氮化硅层(于此及后续图式中为单层29)系形成于硅层28的表面上。该垫氧化物可通过热氧化而生长至，例如，5至10nm的厚度，而且可通过，例如，低压化学气相沉积(LPVCD)，沉积氮化硅至10至50nm的厚度。熟悉此项技艺者了解垫氧化物/氮化物层的许多用途，诸如保护硅层28的表面、作为研磨终止等等。
如图2所示，该方法通过电性隔离硅层28之各种区域而继续，例如通过形成浅沟槽隔离(STI)区域34、36及38，该等浅沟槽隔离区域延伸穿过硅层的厚度。如已知者，有许多工艺可用以形成STI，因此不需于此详述该工艺。通常，STI包含被蚀刻至半导体衬底之表面中且接着以绝缘材料填充的浅沟槽。在沟槽以绝缘材料(诸如，氧化硅)填充之后，该表面通常被平坦化，例如通过化学机械平坦化(CMP)。垫氧化物/氮化物层作为CMP工艺的研磨终止，并且保护硅层28的表面的残留部分。该STI用以将MOS晶体管22与去耦合电容器24隔离，且提供所实作的电路所需之晶体管之间的隔离。
如图3所示，光阻层40系施加于STI、垫氧化物/氮化物层29及硅层28的顶部之上，且被图案化以形成暴露一部分之STI36之孔洞(opening)42。如图4所示，利用经图案化之光阻作为蚀刻屏蔽，将STI38之暴露部分蚀刻，例如通过反应性离子蚀刻(RIE)。继续反应性离子蚀刻，蚀刻通过氧化物层30，以暴露硅层32的一部分43。因此，经蚀刻之孔洞44延伸通过STI38与氧化物30两者至下面的硅。
根据本发明之实施例，N型导电性决定离子被注入(如箭头46所示)通过孔洞44，以于硅层32之暴露部分43中形成N型杂质掺杂区域48，如图5所示。经图案化之光阻屏蔽40可作为此步骤的离子注入屏蔽。垫氧化物/氮化物层29保护硅层28的表面免于受到光阻与用于除去该光阻之化学物的破坏。
在除去经图案化之光阻屏蔽与仔细清除该掺杂区域的表面之后，沉积金属层50至该掺杂区域的表面上且覆于硅层28及STI区域上，如图6所示。该金属层可通过物理气相沉积技术(PVD)而沉积，例如通过磁控溅镀(magnetron sputtering)。较佳地，金属层50为具有厚度约100nm的镍层。在沉积金属层之后，沉积包括钡、钙、钛、锆以及氧(BCTZ)之电介质材料层52至金属层50上。较佳地，该BCTZ层具有Ba1-xCaxTi1-yZryO3界定的成分，而且最佳为具有Ba0.96Ca0.04Ti0.84Zr0.16O3界定的成分。该BCZT层可以Cramer等人之“Low temperature depositedBa0.96Ca0.04Ti0.84Zr0.16O3thin films on Pt electrodes by radio frequencymagnetron sputtering”，Applied Physics Letters，第84卷(Vol.84)，第5册(No.5)，2004年2月，第771-773页中叙述的方式通过射频(rf)磁控溅镀来沉积，其中之所有揭露内容系并入本文作为参考。较佳地，沉积该BCTZ层至厚度约20nm。根据本发明之一个实施例，将该BCTZ层在原位(insitu)被杂质掺杂钪(scandium)，以减少通过该BCZT层的漏电流。该BCZT层可从目标被射频磁控溅镀而成，该目标包括钡、钙、钛、锆、氧以及掺质材料(诸如，钪)。在沉积该BCTZ层之后，沉积第二金属层54至该BCZT层上。较佳地，金属层54为通过PVD沉积至大于约150nm的厚度之镍层。于本发明之较佳实施例中，金属层50与金属层54均为镍，而且将金属层50/BCZT层52/金属层54依序通过射频磁控溅镀而沉积，而不会破坏溅镀装置中的封层(seal)。该BCZT层之较佳的成分会产生稳定、低漏电的层，该层具有大于约10的介电常数，与后续之标准MOS处理相符。再者，垫氧化物/氮化物层29避免硅层29的表面与该经沉积之金属层之间不必要的接触。
如图7所示，根据本发明实施例之方法通过将金属/BCZT/金属层平坦化而继续，例如通过化学机械平坦化(CMP)，其利用垫氧化物/氮化物层29为研磨终止，以除去覆于硅层28与该STI区域上之沉积层。金属层50与杂质掺杂区域48一起将形成去耦合电容器24的一个板；BCZT层52形成该电容器之电介质层；以及金属层54形成该电容器的另一个板。在平坦化之前或之后，该BCZT层可被退火以增加该层之介电常数。较佳地，该层系通过在大于450℃的温度下快速热退火(RTA)约5至10秒的时间，最佳在大于1000℃的温度(例如约1100至1150℃的温度)下快速热退火10秒的时间。在如此高的温度下进行退火为可能的，因为退火在MOS晶体管22之制造前发生。高温退火将BCZT层的介电常数增加至高于用低温热退火可达到的数值。
根据本发明进一步的实施例(未图标)，在平坦化步骤后可继续CMP工艺，以造成金属/BCZT/金属层凹陷至硅层28的上表面平面下。根据本发明之此实施例，氧化物或其它电介质材料之层可沉积至该凹陷之材料中，而且可通过额外的CMP工艺平坦化。氧化物或其它电介质材料之层用于包覆金属/BCZT/金属材料，而且从用于制造习知MOS装置之后续处理步骤隔离该材料，用以实作希望的集成电路功能。
为了开始制造MOS晶体管22而准备，在CMP与退火步骤之后，将垫氧化物/氮化物层29移除，且清理硅层28之暴露表面。MOS晶体管22可根据标准MOS处理而制造，该标准MOS处理与用以将电容器24之制造与互连完成为电路功能的步骤整合。如图8所示，薄栅极氧化物层56热生长于硅层28的表面。较佳地，栅极氧化物56具有约1至5nm的厚度。该栅极氧化物亦可通过，例如，化学气相沉积技术(CVD)或低压化学气相沉积技术(LPCVD)，而沉积。如上述，该栅极绝缘体不需要为硅氧化物，而可为，例如，高K电介质材料(诸如，HfSiO等等)。该栅极绝缘体的形成与电容器绝缘体52无关。根据本发明之一个实施例，具有约50nm的厚度的未经掺杂之多晶硅层58系沉积于该栅极绝缘体上。该多晶硅可，例如，通过减少硅烷通过CVD而沉积。光阻层60系敷设于多晶硅层的表面。虽然未图标，但一般熟知亦可将抗反射涂布材料层沉积于层58与60之间，以促进多晶硅层58之后续图案化。
光阻层60被图案化作为用于多晶硅层58之后续图案化的蚀刻屏蔽，以形成MOS晶体管22之栅极电极与该IC之其它MOS晶体管之栅极电极。如图9所示，较佳地，光阻系在规则数组的屏蔽62、64、66及68中图案化。接着，屏蔽62系用于将多晶硅层58图案化，以形成MOS晶体管22之栅极电极70。屏蔽64、66及68系用以形成假栅极(dummy gate)72、74及76。固定的屏蔽图案减少邻近效果，该邻近效果与在形成栅极电极70与假栅极期间所使用的光微影步骤相关联。屏蔽数组系用作为蚀刻屏蔽，而且多晶硅层58通过，例如，RIE而蚀刻，以形成栅极电极70以及假栅极72、74及76。
在除去经图案化之光阻层60之后，侧壁间隔物(sidewall spacer)80可于栅极电极70与假栅极72、74以及76的侧壁上形成。众所周知，侧壁间隔物可通过沉积氧化硅层或其它间隔物形成材料而形成。该间隔物形成材料系被非等向性蚀刻，例如通过RIE，以从水平表面上除去该材料，而保留在垂直表面上的间隔物。如图10所示，MOS晶体管22之源极区域82与汲极区域84系通过利用栅极电极70、侧壁间隔物80及经图案化之光阻层(未图标)作为离子注入屏蔽来将导电性决定离子注入硅层28中而形成。经图案化之光阻层保护电路中不应与源极与汲极区域同时经注入的那些部分。若MOS晶体管22为n信道晶体管，则被注入之离子可为，例如，砷或磷；若MOS晶体管22为p信道晶体管，则被注入之离子可为硼。熟悉此项技艺者将了解多重侧壁间隔物与多重离子注入可用于MOS晶体管22之制造中，而且多重n信道及/或p信道MOS晶体管可被制造以实作希望的电路功能。
将电介质材料层90沉积于MOS晶体管22与去耦合电容器24之上，并且平坦化该层的顶表面，例如通过CMP。将一个或多个接触件孔洞(contact opening)92蚀刻通过电介质材料90、STI38以及氧化物层30，以暴露杂质掺杂区域48的一部分94。较佳地，为了使金属层50的一部分由接触件孔洞暴露出，接触件孔洞92亦形成与金属层50相邻或通过金属层50的一部分。如图11所示，部分94的接触电阻(contactresistance)可通过将n型导电性决定离子注入掺杂区域48的表面中以形成高杂质浓度掺杂区域，或通过在该表面形成金属硅化物，而降低。高浓度掺杂区域或金属硅化区域系由组件符号96表示。高浓度掺杂区域或金属硅化区域可利用电介质材料90之残留部分作为屏蔽而形成通过接触件孔洞92。接着，将一个或多个另外的接触件孔洞98蚀刻通过电介质材料90，以暴露第二金属层54的一部分。虽未说明，熟悉此项技艺者将了解额外的接触件孔洞(例如，至MOS晶体管22之源极、汲极或门极电极)可与接触件孔洞92或98同时被蚀刻。
如图12所示，接触件孔洞92与98分别以导电塞(conductiveplug)100与102填充。导电塞100与102可为，例如，由钛、氮化钛及钨之连续层所形成之钨塞。将过多的导电材料通过CMP从电介质层90的表面除去。当金属层沿着接触件孔洞92的侧边暴露时，导电塞100与杂质掺杂区域48电性接触，并且较佳亦与第一金属层50接触。至电容器24之底板的电阻通过接触金属层与杂质掺杂区域48两者而减少。
虽未说明，集成电路之制造可以熟悉此项技艺者已知的方法而完成，通过步骤，例如，沉积与图案化另外的电介质层、蚀刻孔洞通过该等层、沉积与图案化金属层以接触与互连构成整个集成电路之各种装置等等。此等步骤为已知的，而不须于此详述。
虽然已于前述实施方式中说明至少一个例示性实施例，但应该了解仍有许多的变化存在。也应该要了解，例示性实施例仅为例子，而非意欲限制本发明的范畴、应用性或配置。相反地，前述实施方式是提供熟悉此项技艺者实作例示性实施例便利的蓝图。应该了解可对功能与组件的排列作多种改变，而不会违背如所附申请专利范围及其法律等效物所提出之本发明之范畴。
Claims (10)
1.一种用于制造半导体组件(20)的方法，该半导体组件(20)包含绝缘体上半导体衬底(26)，该绝缘体上半导体衬底(26)具有第一半导体层(32)、在该第一半导体层上的绝缘体层(30)、以及覆于该绝缘体层上的第二半导体层(28)，该方法包括下列步骤：
蚀刻孔洞(44)通过该绝缘体层(30)，以暴露该第一半导体层(32)的一部分(43)；
沉积第一金属层(50)覆于该第二半导体层(28)上且进入该孔洞(44)中，该第一金属层(50)与该第一半导体层的暴露部分(43)接触；
沉积电介质层(52)覆于该第一金属层上，该电介质层(52)包括钡、钙、钛、锆以及氧；
沉积第二金属层(54)覆于该电介质层(52)上；
在超过450℃的温度下退火该电介质层(52)；
除去一部分的该第二金属层(54)、该电介质层(52)以及覆于该第二半导体层(28)上的该第一金属层(50)，以暴露该第二半导体层的表面；
在该第二半导体层(28)的该表面形成栅极绝缘体层(56)；以及
沉积与图案化栅极电极材料层(58)，以形成覆于该栅极绝缘体层上的栅极电极(70)。
2.如权利要求1所述的方法，其中，沉积第一金属层(50)的步骤包括沉积镍层的步骤，以及沉积第二金属层(54)的步骤包括沉积镍层的步骤。
3.如权利要求1所述的方法，其中，沉积电介质层(52)的步骤包括沉积包括Ba0.96Ca0.04Ti0.84Zr0.16O3的电介质层的步骤。
4.如权利要求1所述的方法，进一步包括在沉积第一金属层(50)前注入导电性决定离子(46)通过该孔洞(44)以及进入该第一半导体层(32)中，以形成电容器(24)的第一电极(48)。
5.一种用于制造半导体组件(20)的方法，该半导体组件(20)包含绝缘体上半导体衬底(26)，该绝缘体上半导体衬底(26)具有第一半导体层(32)、在该第一半导体层上的绝缘体层(30)、以及覆于该绝缘体层上的第二半导体层(28)，该方法包括下列步骤：
蚀刻第一孔洞延伸通过该第二半导体层(28)至该绝缘体层(30)；
沉积氧化物(38)覆于该第二半导体层上且填充该第一孔洞；
通过化学机械平坦化工艺将该氧化物(38)平坦化，以暴露该第二半导体层(28)的表面；
蚀刻第二孔洞(44)延伸通过该氧化物(38)与该绝缘体层(30)，以暴露该第一半导体层(32)的一部分(43)；
注入导电性决定离子(46)通过该第二孔洞(44)，以形成该第一半导体层(32)中的杂质掺杂区域(48)；
将该杂质掺杂区域(48)与第一金属层(50)接触；
在该第一金属层之上沉积包括钡、钙、钛、锆以及氧的电介质层(52)；
沉积第二金属层(54)覆于该电介质层上；
通过化学机械平坦化工艺除去一部分的该第二金属层(54)、该电介质层(52)以及覆于该第二半导体层(28)上的该第一金属层(50)；
蚀刻第三孔洞(92)通过该第一金属层(50)，以暴露该杂质掺杂区域(48)的一部分；以及
形成第一电性导电接触件(100)至该杂质掺杂区域(48)，以及形成第二电性导电接触件(102)至该第二金属层(54)。
6.如权利要求5所述的方法，其中，所述电介质层(52)包括
Ba0.96Ca0.04Ti0.84Zr0.16O3。
7.如权利要求6所述的方法，其中，沉积电介质层(52)的步骤进一步包括以掺质材料掺杂包括Ba0.96Ca0.04Ti0.84Zr0.16O3的该层的步骤。
8.一种用于制造半导体组件(20)的方法，该半导体组件(20)包含绝缘体上半导体衬底(26)，该绝缘体上半导体衬底(26)具有第一半导体层(32)、在该第一半导体层上的绝缘体层(30)、以及覆于该绝缘体层上的第二半导体层(28)，该方法包括下列步骤：
在该第一半导体层(32)中形成电容器的第一电极(48)；
沉积包括钡、钙、钛、锆以及氧的电介质层(52)覆于该电容器的该第一电极上方；
沉积与图案化导电材料(54)，以形成覆于该电介质层上的该电容器的第二电极；
在该第二半导体层(28)的一部分中形成MOS晶体管(22)；以及
由浅沟槽隔离区域(38)将该MOS晶体管(22)与该电容器的该第二电极电性隔离。
9.如权利要求8所述的方法，其中，所述电介质层(52)包括Ba0.96Ca0.04Ti0.84Zr0.16O3。
10.如权利要求9所述的方法，其中，沉积电介质层(52)的步骤进一步包括掺杂该电介质层的步骤。
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