KR20080112393A - 단위 면적당 높은 커패시턴스를 갖는 커패시터를 포함하는 반도체 소자를 제조하기 위한 방법 - Google Patents

단위 면적당 높은 커패시턴스를 갖는 커패시터를 포함하는 반도체 소자를 제조하기 위한 방법 Download PDF

Info

Publication number
KR20080112393A
KR20080112393A KR1020087028304A KR20087028304A KR20080112393A KR 20080112393 A KR20080112393 A KR 20080112393A KR 1020087028304 A KR1020087028304 A KR 1020087028304A KR 20087028304 A KR20087028304 A KR 20087028304A KR 20080112393 A KR20080112393 A KR 20080112393A
Authority
KR
South Korea
Prior art keywords
layer
semiconductor
semiconductor layer
dielectric
insulator
Prior art date
Application number
KR1020087028304A
Other languages
English (en)
Other versions
KR101377705B1 (ko
Inventor
마리오 엠. 펠렐라
Original Assignee
어드밴스드 마이크로 디바이시즈, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어드밴스드 마이크로 디바이시즈, 인코포레이티드 filed Critical 어드밴스드 마이크로 디바이시즈, 인코포레이티드
Publication of KR20080112393A publication Critical patent/KR20080112393A/ko
Application granted granted Critical
Publication of KR101377705B1 publication Critical patent/KR101377705B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

단위 면적당 높은 커패시턴스를 가지는 커패시터(24)를 포함하는 반도체 소자(20)를 제조하기 위한 방법이 제시된다. 상기 소자는 제 1 반도체층, 제 1 반도체층 위에 절연체(30) 층(32), 절연체층 위에 놓인 제 2 반도체층(28)을 가진 SOI(semiconductor on insulator) 기판(26)의 내부 및 위에 형성된다. 상기 방법은 상기 제 1 반도체층(32) 내에 제 1 커패시터 전극(48)을 형성하는 단계와 제 1 커패시터 전극위에 놓인 Ba|.x CaxTi)-Y ZrxO로 구성된 유전체층(52)을 적층하는 단계를 포함한다. 상기 유전체층(52) 위에 놓인 제 2 커패시터 전극(54)을 형성하기 위하여 전도성 물질이 적층되고 패턴되며, 따라서 높은 유전율 상수 유전체(52)를 가진 커패시터(24)를 형성한다. 그후 MOS 트랜지스터(22)는 제 2 반도체층(28)의 부분 내에 형성되고, 상기 MOS 트랜지스터, 그리고 특별히 MOS 트랜지스터의 게이크 유전체(56)는 커패시터를 형성하는것과는 독립적으로 형성되며 상기 커패시커로부터 전기적으로 절연(38)된다.

Description

단위 면적당 높은 커패시턴스를 갖는 커패시터를 포함하는 반도체 소자를 제조하기 위한 방법{METHOD FOR FABRICATING A SEMICONDUCTOR COMPONENT INCLUDING A HIGH CAPACITANCE PER UNIT AREA CAPACITOR}
본 발명은 일반적으로 반도체 소자를 제조하기 위한 방법에 관한 것이며, 보다 자세히는 높은 유전율 상수 유전체의 커패시터를 구비한 반도체 소자를 제조하기 위한 방법에 관한 것이다.
최근 집적 회로(ICs)의 대부분은 금속 산화 반도체 전계 효과 트랜지스터(MOSFETs 또는 MOS 트랜지스터)라고도 불리우는 복수의 상호연결된 전계 효과 트랜지스터(FETs)를 사용하여 구현된다. 상기 IC들은 보통 P-채널 FET와 N-채널 FET 모두를 사용하여 형성되며, 그 후 상보형 MOS 회로 또는 CMOS 회로라고 일컬어진다. FET IC들의 성능은 절연층 위에 놓인 반도체 물질의 얇은 층 안에 FET를 형성함으로써 일부 개선될 수 있다. 그러한 SOI(semiconductor on insulator) FET들은, 여러가지 이점들 중에서도 특히, 낮은 접합 커패시턴스를 보여주며 따라서 높은 속도에서 동작 할 수 있는 이점이 있다.
SOI층 내부 및 위에 형성된 MOS 트랜지스터들은 필요한 회로 기능을 구현하기 위하여 서로 연결된다. 상기 회로 기능상 요구되는 바와 같이 디바이스들에 전 력을 공급하기 위하여 다수의 전압 버스들 또한 적합한 디바이스들과 연결된다. 전압 버스들은 예를 들면 Vdd 버스, Vcc 버스, Vss 버스, 그리고 이와 같은 것들을 포함할 수 있으며, 내부적으로 발생되거나 내부적으로 변경된 전력 공급원에 접속된 버스뿐만 아니라 외부의 전력 공급원에 연결된 버스들도 포함할 수 있다. 본 명세서에서 사용되는 용어들은 내부 버스뿐만 아니라 외부 버스에도 적용될 것이다. 회로가 동작하는 동안 회로안의 다수의 노드들이 충전되거나 방전될 때, 상기 다수의 버스들을 통하여 노드들에 전류가 공급되거나 노드들에서 전류가 빠져나갈 것이다. 특히 집적 회로의 스위칭 속도가 높아짐에 따라, 버스를 통해 공급 또는 빠져나가는 전류는 그 버스 상에 현저한 전압 스파이크를 발생시킬 수 있는데, 이는 버스에 내재된 인덕턴스 때문이다. 전압 스파이크에 의해 발생될 수 있는 논리 에러를 피하기 위하여, 상기 버스들 사이에 디커플링(decoupling) 커패시터들을 배치하는 것은 일반적인 일이 되어 왔다. 예를 들어, 그러한 디커플링 커패시터들은 Vdd와 Vss버스 사이에 연결될 수 있다. 이 디커플링 커패시터들은 일반적으로 버스의 길이 방향을 따라 분포한다. 상기 커패시터들은 대부분 MOS 커패시터들로서 형성되며, 이 MOS 커패시터들은 MOS트랜지스터의 게이트 전극을 형성하기 위해 사용된 것과 동일한 물질을 사용하여 형성되는 커패시터의 일 플레이트와, SOI층 안의 불순물 도핑된 영역에 의해 형성되는 커패시터의 다른 플레이트와, 그리고 게이트 유전체로서 형성되며 커패시터의 두 플레이트를 분리하는 유전체를 구비한다.
종래의 방식으로 형성된 이러한 디커플링 커패시터들의 한가지 문제점은 커 패시터의 사이즈이다. 증가하는 숫자의 소자들을 주어진 사이즈의 반도체 칩위에 제조할 수 있도록 하기 위하여, 집적 회로 소자의 사이즈를 줄이기 위한 계속적인 노력이 있어 왔다. 종래의 방식으로 제조된 디커플링 커패시터들의 사이즈는 이 계속적인 노력을 방해한다. 종래의 방식으로 제조된 디커플링 커패시터들의 단위 면적당 커패시턴스를 증가시켜 커패시터 사이즈를 줄일 수 있도록 하기 위해서는, 커패시터의 두께를 줄여야만 한다. 커패시터 유전체의 두께를 줄이는 것은 신뢰성을 저하시킬뿐만 아니라 커패시터 누설 전류를 증가시키는 문제점을 야기한다. 더욱이, MOS 트랜지스터와 커패시터 유전체 모두에 동일한 유전체 물질을 사용하도록 요구하는 것은 불리한 점이 있는데, 이러한 요구사항은 제조 공정의 유연성을 제한하기 때문이다.
따라서, 매우 얇은 유전체 층에 의존하지 않은채 단위 면적당 높은 커패시턴스를 갖는 커패시터를 포함한 집적 회로를 제조하기 위한 방법이 요구된다. 추가적으로, IC의 MOS 트랜지스터의 게이트 절연체로부터 분리되어 형성된 커패시터 유전체의 커패시터들을 포함하는 집적 회로를 제조하기 위한 방법이 요구된다. 더욱이, 본 발명의 다른 요구되는 특징 및 특성들은 앞서 설명된 기술분야와 배경기술, 그리고 첨부의 도면과 관계된 다음의 실시예와 첨부의 청구항들에서 명백해질 것이다.
단위 면적 당 높은 커패시턴스를 갖는 커패시터를 포함하는 반도체 소자를 제조하기 위한 방법이 제시된다. 상기 소자는 제 1 반도체층과, 제 1 반도체층 위의 절연층과, 그리고 절연층 위에 놓인 제 2 반도체층을 구비한 SOI 기판 내부 및 위에 형성된다. 본 제조 방법은 제 1 반도체층 내에 제 1 커패시터 전극을 형성하는 단계 및 제 1 커패시터 전극 위에 놓인 Ba1-xCaxTi1-yZryO3 을 포함하는 유전체층을 적층하는 단계를 포함한다. 상기 유전체층 위에 제 2 커패시터 전극을 형성하기 위하여 전도성 물질이 적층되고 패턴되며, 그러므로써 높은 유전율 상수 유전체를 갖는 커패시터를 형성한다. 그리고 나서 MOS 트랜지스터가 제 2 반도체층의 일부에 형성되며, 상기 MOS 트랜지스터, 특별히 상기 MOS 트랜지스터의 게이트 유전체는 커패시터를 형성하는 것과 독립적으로 형성되고 전기적으로 상기 커패시터로부터 절연된다.
이하에 유사한 도면부호는 유사한 요소를 나타내는 다음의 도면을 참조로 하여 본 발명이 설명될 것이다.
도 1-12는 본 발명의 실시예에 따른 반도체 소자를 제조하기 위한 방법의 단계들의 단면도를 도시한다.
다음의 실시예는 단지 예시의 목적이며 본 발명 또는 그 응용 및 본 발명의 사용을 한정하기 위해 의도된 것이 아니다. 더욱이, 본 발명을 앞서 설명된 기술분야, 배경기술, 발명의 상세한 설명, 또는 다음의 실시예에서 나타난 임의의 표현된 이론 또는 내재된 이론에 한정하려 의도된 것이 아니다.
반도체 집적 회로(ICs)를 제조하기 위한 새로운 방법이 미국 특허 제6,936,514호에 개시되어 있으며, 상기 특허에 개시된 내용 전체는 본 문헌에 참조로서 포함된다. 본 발명은 IC를 이루는 트랜지스터의 게이트 절연 필름에 영향을 주지 않으면서, 커패시턴스 효율성을 높이고(단위 면적 당 증가된 커패시턴스) 누설 전류를 줄이기 위하여, 높은 유전율 상수("high-K") 절연체 물질들을 커패시터 절연체로서 포함하는 IC를 제조하기 위한 방법을 제공함으로써, 미국 특허 제 6,936,514에 개시된 방법의 일부 결점을 극복한다.
도 1-12는 본 발명의 실시예에 따른 반도체 소자(20)을 제조하기 위한 방법 의 단계들의 단면도를 도시한다. 반도체 소자(20)는 MOS 트랜지스터(22)와 디커플링 커패시터(24)를 포함한다. 당업자들은 IC가 MOS 트랜지스터(22)와 유사한 수 많은 MOS 트랜지스터들 및 디커플링 커패시터(24)와 같은 수 많은 디커플링 커패시터들을 포함할 수 있다는 것을 이해할 것이다. MOS 트랜지스터는 N-채널 및 P-채널 MOS 트랜지스터 모두를 포함할 수 있으며 이 트랜지스터들은 필요한 집적 회로를 구현하기 위하여 배치되고 서로 연결될 수 있을 것이다. 상기 디커플링 커패시터들은 버스들에 공급된 전압을 조절하는 것을 돕기 위하여 적합한 위치, 예를 들어 Vdd 버스와 Vss 버스 사이에 연결될 수 있다. 비록 "MOS 디바이스"라는 용어는 금속 게이트 전극과 산화물 게이트 절연체를 구비한 디바이스를 적절하게 나타내지만, 상기 용어는 게이트 절연체(산화물이든 또는 다른 절연체이든 간에) 위에 위치한, 즉 반도체 기판 위에 위치한, 전도성(금속이든 또는 다른 전도성 물질이든 간에) 게이트 전극을 포함하는 임의의 반도체 트랜지스터를 두루 나타내기 위하여 사 용될 수 있을 것이다. MOS 소자 제조의 여러 단계들은 잘 알려져 있으므로, 설명의 간결성을 위해, 본 문헌에는 많은 종래의 단계들을 단지 간단히만 언급하거나, 잘 알려진 공정의 세부적인 사항들은 전체적으로 설명을 생략하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 방법은 반도체층(32)에 의해 지지되는 절연층(30)위에 얇은 반도체층(28)을 포함하는 SOI 기판(26)을 형성함으로써 시작된다. 비록 다른 반도체 물질 또한 사용될 수 있지만, 바람직하게는 반도체층(28,32) 모두는 단결정질 실리콘층(monocrystalline silicon layers)이다. 본 명세서에서 사용하는 용어 "실리콘층" 및 "실리콘 기판"은 비교적으로 순수한 실리콘 물질을 나타낼 수 있으며, 반도체 산업에서 통상적으로 사용되는 불순물이 얇게 도핑된 단결정질 실리콘 물질, 뿐만 아니라, 실질적으로 단결정질 반도체 물질을 형성하기 위한 게르마늄, 탄소등의 다른 원소들과 혼합된 실리콘을 포괄적으로 나타내기 위하여 사용될 수 있다. 당업자들은 반도체 물질이 게르마늄 또는 혼합된 반도체 물질 중 어느 하나와 같은 다른 물질일 수 있음을 알고 있지만, 논의의 편이성을 위하여 본 명세서에서 설명되는 반도체 물질은 위에 정의된 용어에 따라 실리콘으로 한정될 것이다.
SOI 기판(26)은 층 전사(transfer) 기법과 같은 잘 알려진 다수의 공정에 의하여 형성될 수 있다. 그 기법에서는, 수소 응력이 가해진(hydrogen stressed) 기판층을 형성하기 위하여, 산화된 단결정질 실리콘 웨이퍼의 표면 아래 영역에 고 농도의 수소가 주입된다. 그 후 상기 주입된 웨이퍼는 단결정질 실리콘 기판(32)에 플립-본딩(flip-bonding)된다. 그 후 수소 주입된 웨이퍼를 주입된 영역을 따라 가 르기 위하여 및 본딩을 강화하기 위하여 2 단계(two-phase) 열처리가 수행되고, 단결정질 실리콘 기판에 본딩되며 유전체 절연층(30)에 의해 상기 기판으로부터 분리되는 얇은 단결정질 실리콘층(28)이 남는다. 그리고 나서, 단결정질 실리콘층은 구현되고 있는 회로 기능에 따라, 예를 들어 화학적 기계적 평탄화(CMP) 기법에 의하여 약 5-100 나노미터(nm)의 두께까지 얇아지며 연마된다. 바람직하게는 단결정질 실리콘층과 단결정질 실리콘 캐리어 기판은 적어도 스퀘어(square)당 약 1-35 옴의 저항을 가진다. 실리콘층(28)은 N-타입 또는 P-타입의 불순물 도핑층이 될 수 있다. 기판층(32)는 바람직하게는 P-타입으로 도핑된다. 통상적으로 실리콘 이산화물인 유전체 절연층(30)은 바람직하게는 약 50-200nm의 두께를 가진다. 패드 산화물층과 실리콘 질화물층(이 도 및 다음의 도에서 단일층으로 나타낸)은 바람직하게는 실리콘층(28)의 표면 위에 형성된다. 패드 산화물은 열 산화(thermal oxidation)에 의하여, 예를 들어 5-10nm의 두께까지 성장할 수 있으며, 실리콘 질화물은 예를 들어, 저압 화학적 증착(LPCVD) 기법에 의하여 10-50nm의 두께까지 적층될 수 있다. 당업자들은 실리콘층(28)의 표면을 보호하고 연마 정지 동작등을 하는 것과 같은 패드 산화/질화층의 많은 용도에 대해 알고 있다.
도 2에 도시된 바와 같이, 실리콘층의 여러 영역들을, 예를 들어 상기 실리콘층의 두께를 통하여 확장되는 얕은 트렌치 절연(STI) 영역(34, 36, 38)을 형성함으로써, 전기적으로 절연시킴으로써, 상기 방법이 계속된다. 잘 알려진 바와 같이, STI를 형성하기 위하여 사용될 수 있는 많은 공정들이 있으며, 따라서 그 공정들은 본 문헌에 자세히 설명할 필요가 없다. 일반적으로, STI는 반도체 기판의 표면 내 에 식각되고 이후 절연 물질로 채워지는 얕은 트렌치일 수 있다. 상기 트렌치가 실리콘 산화물과 같은 절연 물질로 채워진 후, 상기 표면은 대개, 예를 들어 화학적 기계적 연마(CMP) 기법에 의해 평탄화된다. 패드 산화/질화 층은 CMP 공정을 위한 연마 정지층의 역할을 하며, 실리콘층(28) 표면의 나머지를 보호한다. 상기 STI는 구현되고 있는 회로의 요구사항에 따라, MOS 트랜지스터(22)로부터 디커플링 커패시터(24)를 분리하기 위하여 트랜지스터들사이를 절연시키는 역할을 한다.
도 3에 도시되는 바와 같이, 포토레지스트층(40)은 STI, 패드 산화/질화층(29), 그리고 실리콘층(28)의 상단 위에 적용되고, STI(38)의 일부를 노출하는 개구부(42)를 형성하기 위하여 패터닝된다. 도 4에 도시된 바와 같이, 패터닝된 포토레지스트를 식각 마스크로 사용하여, 예를 들어 반응성 이온 식각(RIE)에 의해 STI(38)의 노출된 부분이 식각된다. 상기 반응성 이온 식각은 산화층(30)을 통과하는 방식으로 실리콘층(32)의 일부(43)가 노출될때까지 계속된다. 식각된 개구부(44)는 그러므로 STI(38)과 산화층(30) 모두를 통과하는 방식으로 아래에 놓인 실리콘으로까지 확장된다.
발명의 일 실시예에 의하면, 도 5에 도시된 바와 같이 실리콘층(32)의 노출된 부분(43) 내에 N-타입 불순물 도핑된 영역(48)을 형성하기 위하여 N-타입 전도성 결정 이온들(conductivity determining ions)이 개구부(44)를 통하여 주입된다(화살표(46)으로 나타냄). 패턴된 포토레지스트 마스크(40)는 이 단계에서 이온 주입 마스크로 사용될 수 있다. 패드 산화/질화층(29)은 포토레지스트로부터 그리고 포토레지스트를 제거하는데 사용된 화학물들로 부터 실리콘층(28)의 표면을 보호한 다.
패턴된 포토레지스트 마스크를 제거하고 도핑된 영역의 표면을 주의 깊게 클리닝한 후에 도 6에 도시된 바와 같이, 도핑된 영역의 표면과 위에 놓인 실리콘층(28)과 STI영역 위에 금속층(50)이 적층된다. 상기 메탈층은 물리적 증기 적층(PVD)기법에 의해, 예를 들어 마그네트론(magnetron) 스퍼터링 기법에 의해 적층될 수 있다. 바람직하게는 금속층(50)은 약 100nm의 두께를 가진 니켈층이다. 금속층의 적층단계 후에, 바륨, 칼슘, 타이타늄 지르코늄, 그리고 산소(BCTZ)로 구성된 유전체 물질의 층(52)이 메탈층(50)위에 적층된다. 바람직하게는 상기 BCTZ층은 Ba1-xCaxTi1-yZryO3에 의해 주어진 합성물로 이루어지고, 가장 바람직하게는 Ba0.96Ca0.04Ti0.84Zr0.16O3에 의해 주어진 합성물로 이루어진다. 상기 BCZT층은 그 전체 개시가 본 문헌에 참조로서 포함된 "Low temperature deposited Ba0.96Ca0.04Ti0.84Zr0.16O3 thin films on Pt electrodes by radio frequency magnetron sputtering"(Cramer et al.) Applied Physics Letters, Vol. 84, No. 5, February 2004, pp 771-773 에 설명된 방식의 rf 마그네트론 스퍼터링에 의해 적층될 수 있다. 상기 BCZT층은 바람직하게는 약 20nm의 두께까지 적층될 수 있다. 발명의 일 실시예에 따르면, 상기 BCZT층은 CZT층을 통한 누설 전류를 줄이기 위하여 본래의 장소에서(insitu) 스칸듐으로 불순물 도핑된다. 상기 BCZT층은 바륨, 칼슘, 타이타늄, 지르코늄, 산소 및 스칸듐과 같은 도판트 물질로 구성되는 타겟으로부터 rf 마그네트론 스퍼터링될 수 있다. BCZT층의 적층단계 이후, 제 2 금속층(54)이 BCZT층 위에 적층된다. 바람직하게는 금속층(54)은 PVD 기법에 의해 약 150nm보다 큰 두께까지 적층된 니켈층이다. 발명의 바람직한 실시예에서 금속층(50, 54)은 모두 니켈이며, 금속층(50)/BCZT층(52)/금속층(54)은 스퍼터링 장치에서 실링을 유지한 채로(without breaking seal in the sputtering aparutus) rf 마그네트론 스퍼터링에 의해 연속적으로 적층된다. 바람직한 BCZT층의 혼합물은 결과적으로 층을 안정적이게 하며, 뒤이은 표준 MOS 공정과 호환되는 약 10보다 큰 유전율 상수를 갖는 누설이 적은 층이 되게 한다. 또, 패드 산화/질화 층(29)은 실리콘층(28)과 적층된 금속층의 표면 사이의 불필요한 접합을 막는다.
도 7에 도시된 바와같이, 발명의 일 실시예에 따른 방법은 예를 들어 패드 산화/질화층(29)을 실리콘층(28)과 STI영역 위에 놓인 적층된 층들을 제거하기 위한 연마 정지 층으로 사용하는 화학적 기계적 평탄화(CMP) 기법에 의해 금속층/BCZT층/금속층들을 평탄화 함으로써 계속된다. 금속층(50)은 불순물 도핑된 층(48)과 함께 디커플링 커패시터(24)의 1 플레이트를 형성할 것이고； BCZT층(52)은 그 커패시터의 유전체층을 형성하며； 금속층(54)은 커패시터의 다른 플레이트를 형성한다. 평탄화 단계 이전 또는 이후에 BCZT층의 유전율 상수를 증가시키기 위하여 상기 BCZT층이 어닐링 될 수 있다. 바람직하게는 상기 BCZT층은 450℃보다 높은 온도에서 약 5-10초의 시간 동안, 그리고 가장 바람직하게는 약 1100-1150℃와 같은 1000℃보다 큰 온도에서 약 10초동안 고속 열 어닐링(RTA) 기법에 의하여 어닐링 된다. 그러한 높은 온도에서의 어닐링은 MOS 트랜지스터(22)를 제조하기 전에 어닐링이 발생하기 때문에 가능하다. 고온 어닐링은 상기 BCZT층의 유전율 상수 를 저온 어닐링에서 얻을 수 있는 값 이상으로 증가시킨다.
(도시되지 않은)발명의 또 다른 실시예에 따르면, 실리콘층(28)의 상부 표면의 면 아래 금속층/BCZT층/금속층의 리세싱이 생기게 하기 위하여 상기 CMP 공정이 평탄화단계 이후 계속될 수 있다. 본 발명의 이 실시예에 따르면, 산화층 또는 다른 유전체 물질층은 리세싱된 물질위에 적층될 수 있으며 추가적인 CMP공정에 의해 평탄화될 수 있다. 산화물층 또는 다른 유전체 물질의 층은 금속/BCZT/금속 물질을 캡슐화하는 역할과, 그리고 필요한 집적 회로 기능을 구현하기 위하여 사용되는 종래의 MOS 디바이스 제조에서 사용되는 후속 공정 단계들로부터 그 물질을 분리하는 역할을 한다.
MOS 트랜지스터(22)의 제조를 시작하기 위한 준비 단계에서, CMP 및 어닐링 단계 이후 패드 산화물/질화물 층(29)이 제거되고 실리콘층(28)의 노출된 표면이 세정된다. MOS 트지스터(22)는 회로 기능 안에 커패시터(24)를 형성 및 상호연결하기 위한 제조 단계들이 통합된 표준 MOS 공정으로 제조될 수 있다. 도 8에 도시된 바와 같이, 게이트 산화물(56)의 얇은 층은 실리콘층(28)의 표면에서 열적으로 성장했다. 게이트 산화물(56)은 바람직하게는 약 1-5nm의 두께를 가진다. 게이트 산화물은 또한 예를 들어, 화학적 증착(CVD) 또는 저압 화학적 증착(LPCVD) 기법에 의해 적층될 수 있다. 상술한 바와 같이, 상기 게이트 절연체가 실리콘 산화물일 필요는 없으며 대신에 예를 들어, HfSiO등과 같은 높은 K의 유전체 물질일 수 있다. 게이트 절연체는 커패시터 절연체(52)와는 독립적으로 형성된다. 발명의 한 실시예에 따르면, 약 50nm의 두께를 가진 도핑되지 않은 다결정(polycrystalline) 실 리콘층(58)이 게이트 절연체에 적층된다. 예를 들어, 시레인(silane)의 감소에 의한 CVD 기법에 의하여 상기 다결정 실리콘이 적층될 수 있다. 포토레지스트층(60)은 다결정 실리콘층의 표면에 적용된다. 도시되지 않았지만, 잘 알려진 바와 같이, 다결정 실리콘층(58)의 후속적인 패터닝을 돕기 위하여 반반사적(antireflective) 코팅 물질의 층이 층(58)과 층(60)사이에 적층될 수 있다.
포토레지스트층(60)은 MOS 트랜지스터(22)의 게이트 전극뿐만 아니라 IC의 다른 MOS 트랜지스터들의 게이트 전극들을 형성하기 위하여 다결정질 실리콘층(58)의 후속적인 패터닝 단계용 식각 마스크로서 패터닝된다. 도 9에 도시된 바와 같이, 포토레지스트층은 바람직하게는 마스크들(62,64,66,68)의 정규 배열로 패턴된다. 마스크(62)는 그 후 MOS 트랜지스터(22)의 게이트 전극(70)을 형성하기 위하여 다결정 실리콘층(58)을 패턴하는 데에 사용된다. 마스크(64,66,68)은 더미 게이트(72,74,76)를 형성하기 위하여 사용된다. 일정한 마스크 패턴은 게이트 전극(70)과 상기 더미 게이트의 형성 도중에 사용된 포토리쏘그래피 단계에 관련된 근접 효과(proximity effects)를 감소시킨다. 마스크의 배열은 식각 마스크로서 사용되며, 게이트 전극(70)과 더미 게이트(72,74,76)를 형성하기 위하여 예를 들어 RIE 기법에 의해 다결정 실리콘층(58)이 식각된다.
패턴된 포토레지스트층(60)을 제거한 후, 측벽 스페이서(80)가 게이트 전극(70)과 더미 게이트(72,74,76)의 측벽위에 형성될 수 있다. 측벽 스페이서는, 잘 알려진 바와 같이, 실리콘 산화물 또는 다른 스페이서 형성 물질을 적층하여 형성할 수 있다. 상기 스페이서 형성 물질은 수직 표면 위에 스페이서를 남긴채 수평 표면에서 물질을 제거하기 위하여, 예를 들어 RIE 기법에 의해 이방성(anisotropically)으로 식각된다. 도 10에 도시된 바와 같이, MOS 트랜지스터(22)의 소스(82)와 드레인(84) 영역은 게이트 전극(70), 측벽 스페이서(80), 그리고 패턴된 포토레지스트층(도시되지 않음)을 이온 주입 마스크로 사용하여 전도성 결정 이온들을 실리콘층(28)에 주입함으로써 형성된다. 상기 패턴된 포토레지스트층은 소스 및 드레인 영역과 동시에 주입되어서는 안되는 회로의 그러한 부분들을 보호한다. 주입된 이온들은, 예를 들어 MOS 트랜지스터(22)가 N-채널 트랜지스터인 경우에는 비소(arsenic) 또는 인산(phosphorus)일 수 있고, 상기 트랜지스터가 P-채널 트랜지스터인 경우에는 보론(boron)일 수 있다. 요구되는 회로 기능을 구현하기 위하여 다양한 측벽 스페이서들과 이온 주입 기법들이 MOS 트랜지스터(22)의 제작에 사용될 수 있으며, 다양한 n-채널 및/또는 P-채널 MOS 트랜지스터들이 제조될 수 있다는 것을 당업자는 이해할 것이다.
유전체 물질층(90)은 MOS트랜지스터(22) 위에 적층되며 디커플링 커패시터(22) 및 상기 층의 상부 표면은 예를 들어 CMP 기법에 의해 평탄화 된다. 하나 이상의 접촉 개구부(92)가 불순물 도핑된 영역(48)의 일부(94)를 노출시키기 위하여 유전체 물질(90), STI(38) 및 산화층(30)을 통하여 식각된다. 바람직하게는 금속층(50)의 일부를 접촉 개구부에 의해 노출시키기 위하여, 접촉 개구부(92)가 금속층(50)의 일부에 근접하여 또는 금속층(50)의 일부를 통하여 형성된다. 도 11에 도시된 바와 같이, 강하게 불순물 도핑된 영역을 형성하기 위하여 불순물 도핑된 영역(48)에 n-타입 전도성 결정 이온들을 주입하거나 표면에 금속 실리사이드를 형 성함으로써 부분(94)의 접촉 저항이 줄어들 수 있다. 도면 숫자 (96)은 강하게 도핑된 영역 또는 금속 실리사이드된 영역을 나타낸다. 강하게 도핑된 영역 또는 금속 실리사이드된 영역은 유전체 물질(90)의 나머지를 마스크로 사용함으로써 접촉 개구부(92)를 통하여 형성될 수 있다. 하나 또는 그이상의 접촉 개구부(98)은 이제 제 2 금속층(54)의 일부를 노출하기 위하여 유전물질(90)을 통하여 식각된다. 도시하지는 않았지만, 당업자는 예를 들어, MOS 트랜지스터(22)의 소스,드레인 또는 게이트 전극에 추가적인 접촉 개구부들이 접촉 개구부(92) 또는 (98)과 동시에 식각될 수 있음을 이해할 것이다.
도 12에 도시된 바와 같이, 접촉 개구부(92, 98)은 전도성 플러그(100, 102) 각각으로 채워진다. 전도성 플러그(100, 102)는 예를 들어, 티타늄, 티타늄 질화물, 그리고 텅스텐의 연속적인 층에 의해 형성되는 텅스텐 플러그일 수 있다. 초과의 전도성 물질은 CMP에 의해 유전체층(90)의 표면으로부터 제거된다. 전도성 플러그(100)은 전기적으로 불순물 도핑된 영역(48)과 접촉하며 제 1 금속층(50)이 접촉 개구부(92)의 측면을 따라 노출되므로 바람직하게는 또한 상기 금속층(50)과 접촉한다. 금속층과 불순물 도핑된 영역(48) 모두를 접촉시킴으로써 커패시터(24)의 하단 플레이트에 대한 저항이 감소된다.
도시되지는 않았지만, 집적 회로의 제조는 당업자에게 잘 알려진 방식으로, 유전체층을 더 적층하고 패터닝하며, 그 층들을 통한 개구부를 식각하고, 전체 집적 회로을 만드는 여러 디바이스들과 접촉하고 상호연결되는 금속층을 적층하고 패터닝하는것과 같은 단계들에 의해 완결될 수 있다. 그러한 단계들은 잘 알려져 있 으며 본 문헌에서 상세히 설명될 필요가 없다.
상술한 실시예에서 적어도 하나의 예시적인 실시예가 제시되었지만, 다양한 변형들이 존재할 수 있음이 이해되어야 한다. 예시적인 실시예들은 단지 예시이며, 발명의 범주, 적용가능성, 구성으로 제한하려 의도하지 않았음을 이해해야 한다. 오히려, 상술한 실시예는 당업자에게 예시적인 실시예들을 구현하기 위한 편리한 로드맵을 제공할 것이다. 첨부의 청구항과 그 법적 등가물에 의해 설명되는 본 발명의 범주로부터 벗어남이 없이 기능과 요소 구성에서 다양한 변형들이 이루어질 수 있음이 이해되어야 한다.

Claims (10)

  1. 제 1 반도체층(32), 상기 제 1 반도체층 위의 절연체층(30), 상기 절연체층 위에 놓인 제 2 반도체층(28)을 구비한 SOI(semiconductor on insulator) 기판(26)을 포함하는 반도체 소자(20)를 제조하기 위한 방법으로서,
    상기 제 1 반도체층(32)의 일부(43)를 노출하기 위하여 절연체층(30)를 통하여 개구부(44)를 식각하는 단계와；
    상기 개구부(44) 안으로 그리고 상기 제 1 반도체층의 노출부(43)와 접촉하도록, 상기 제 2 반도체층(28) 위에 제 1 금속층(50)을 적층하는 단계와；
    상기 제 1 금속층 위에 Ba1-xCaxTi1-yZryO3로 구성된 유전체층(52)를 적층하는 단계와；
    상기 유전체층(52) 위에 제 2 금속층(54)을 적층하는 단계와；
    450℃를 초과한 온도에서 상기 유전체층(52)을 어닐링하는 단계와；
    상기 제 2 반도체 층의 표면을 노출시키기 위하여 상기 제 2 반도체층(28) 위에 놓인 상기 제 1 금속층(50)과 상기 유전체층(52)과 상기 제 2 금속층(54)의 일부를 제거하는 단계와；
    상기 제 2 반도체층(28)의 표면에 게이트 절연체층(56)을 형성하는 단계와； 그리고
    게이트 절연체층 위에 게이트 전극(70)을 형성하기 위하여 게이트 전극 물질 층(58)을 적층하고 패터닝하는 단계를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    제 1 금속층(50)을 적층하는 단계는 니켈층을 적층하는 단계를 포함하며, 제 2 금속층(54)을 적층하는 단계는 니켈층을 적층하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 1 항에 있어서,
    유전체층(52)를 적층하는 단계는 Ba0.96Ca0.04Ti0.84Zr0.16O3로 구성된 유전체층을 적층하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 1 항에 있어서,
    커패시터(24)의 제 1 전극(48)을 형성하기 위하여, 전도성 결정 이온들(46)을 상기 개구부(44)를 통해 상기 제 1 반도체층(32) 안으로 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 1 반도체층(32), 제 1 반도체층 위의 절연체층(30), 절연체층 위에 놓인 제 2 반도체층(28)을 구비한 SOI 기판(26)을 포함하는 반도체 소자(20)을 제조하기 위한 방법으로서,
    상기 제 2 반도체층(28)을 통하여 절연층(30)까지 확장되는 제 1 개구부를 식각하는 단계와；
    상기 제 2 반도체층 위에 산화물(38)을 적층하고 상기 제 1 개구부를 채우는 단계와；
    상기 제 2 반도체 층(28)의 표면을 노출하기 위하여 화학적 기계적 평탄화 방법에 의해 상기 산화물(38)을 평탄화하는 단계와；
    상기 제 1 반도체층(32)의 일부(43)를 노출하기 위하여 상기 산화물(38)과 절연체층(30)을 통하여 확장되는 제 2 개구부(44)를 식각하는 단계와；
    상기 제 1 반도체층(32) 내에 불순물 도핑된 영역(48)을 형성하기 위하여 상기 제 2 개구부(44)를 통하여 전도성 결정 이온들(46)을 주입하는 단계와；
    상기 불순물 도핑된 영역(48)을 제 1 금속층(50)과 접촉시키는 단계와；
    상기 제 1 금속층 위에 Ba1-xCaxTi1-yZryO3로 구성된 유전체층(52)을 적층하는 단계와；
    상기 유전체층 위에 제 2 금속층(54)을 적층하는 단계와；
    화학적 기계적 평탄화 방법에 의하여 상기 제 1 금속층(52), 상기 유전체층(54), 그리고 상기 제 2 반도체층(28) 위에 놓인 상기 제 2 금속층(54)을 제거하는 단계와；
    상기 불순물 도핑된 영역(48)의 일부를 노출하기 위하여 제 1 금속층(50)을 통하여 제 3 개구부(92)를 식각하는 단계와； 그리고
    상기 불순물 도핑된 영역(48)으로 제 1 전기적 전도성 접촉(100)을 형성하고, 상기 제 2 금속층(54)으로 제 2 전기적 전도성 접촉(102)을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  6. 제 5 항에 있어서,
    유전체층(52)를 적층하는 단계는 Ba0.96Ca0.04Ti0.84Zr0.16O3로 구성된 유전체층을 적층하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 6 항에 있어서,
    유전체층(52)를 적층하는 단계는 Ba0.96Ca0.04Ti0.84Zr0.16O3로 구성된 상기 층을 도판트 물질로 도핑하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제 1 반도체층(32), 제 1 반도체층 위의 절연체층(30), 절연체층 위에 놓인 제 2 반도체층(28)을 구비한 절연체 위의 반도체(SOI) 기판(26)을 포함하는 반도체 소자(20)을 제조하기 위한 방법으로서,
    제 1 반도체층(32)에 제 1 커패시터 전극(48)을 형성하는 단계와；
    Ba1-xCaxTi1-yZryO3로 구성된 유전체층(52)을 제 1 커패시터 전극 위에 적층하는 단계와；
    상기 유전체층 위에 제 2 커패시터 전극을 형성하기 위하여 전도성 물질(54)를 적층하고 패터닝하는 단계와；
    제 2 반도체층(28)의 일부에 MOS 트랜지스터(22)를 형성하는 단계와； 그리고
    얕은 트렌치 분리 영역(38)에 의해 제 2 커패시터 전극으로부터 상기 MOS 트랜지스터(22)를 전기적으로 분리하는 단계를 포함하는 반도체 소자 제조 방법.
  9. 제 8 항에 있어서,
    유전체층(54)을 적층하는 단계는 유전체층 Ba0.96Ca0.04Ti0.84Zr0.16O3으로 구성된 유전체층을 적층하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제 9 항에 있어서,
    유전체층(54)을 적층하는 단계는 상기 유전체층을 도핑하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
KR1020087028304A 2006-04-20 2008-11-19 단위 면적당 고 커패시턴스를 갖는 커패시터를 포함하는 반도체 소자를 제조하기 위한 방법 KR101377705B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/409,362 US7439127B2 (en) 2006-04-20 2006-04-20 Method for fabricating a semiconductor component including a high capacitance per unit area capacitor
US11/409,362 2006-04-20
PCT/US2007/004374 WO2007126488A2 (en) 2006-04-20 2007-02-20 Method for fabricating a semiconductor component including a high capacitance per unit area capacitor

Publications (2)

Publication Number Publication Date
KR20080112393A true KR20080112393A (ko) 2008-12-24
KR101377705B1 KR101377705B1 (ko) 2014-03-25

Family

ID=38462378

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087028304A KR101377705B1 (ko) 2006-04-20 2008-11-19 단위 면적당 고 커패시턴스를 갖는 커패시터를 포함하는 반도체 소자를 제조하기 위한 방법

Country Status (8)

Country Link
US (1) US7439127B2 (ko)
JP (1) JP2009534833A (ko)
KR (1) KR101377705B1 (ko)
CN (1) CN101427373B (ko)
DE (1) DE112007000964B4 (ko)
GB (1) GB2450457A (ko)
TW (1) TWI455283B (ko)
WO (1) WO2007126488A2 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007052097B4 (de) * 2007-10-31 2010-10-28 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines SOI-Bauelements mit einer Substratdiode
US9590059B2 (en) * 2014-12-24 2017-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Interdigitated capacitor to integrate with flash memory
US9570539B2 (en) * 2015-01-30 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Integration techniques for MIM or MIP capacitors with flash memory and/or high-κ metal gate CMOS technology
WO2016187022A1 (en) * 2015-05-15 2016-11-24 Skyworks Solutions, Inc. Cavity formation in semiconductor devices
CN105161457B (zh) * 2015-08-13 2017-12-08 江苏时代全芯存储科技有限公司 半导体基板的制备方法
IT201800000947A1 (it) * 2018-01-15 2019-07-15 St Microelectronics Srl Piastrina a semiconduttore con condensatore sepolto, e metodo di fabbricazione della piastrina a semiconduttore
CN114204933A (zh) 2020-11-09 2022-03-18 台湾积体电路制造股份有限公司 集成电路及其操作方法
CN113078159B (zh) * 2021-03-18 2023-08-29 长江先进存储产业创新中心有限责任公司 具有去耦电容的集成电路芯片及其制造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0644601B2 (ja) * 1989-08-30 1994-06-08 日本電気株式会社 薄膜コンデンサおよびその製造方法
EP0415751B1 (en) 1989-08-30 1995-03-15 Nec Corporation Thin film capacitor and manufacturing method thereof
JPH0888332A (ja) 1994-09-19 1996-04-02 Toshiba Corp 半導体記憶装置の製造方法
US6121659A (en) * 1998-03-27 2000-09-19 International Business Machines Corporation Buried patterned conductor planes for semiconductor-on-insulator integrated circuit
US6323078B1 (en) * 1999-10-14 2001-11-27 Agere Systems Guardian Corp. Method of forming metal oxide metal capacitors using multi-step rapid thermal process and a device formed thereby
US6461914B1 (en) * 2001-08-29 2002-10-08 Motorola, Inc. Process for making a MIM capacitor
JP4309608B2 (ja) * 2001-09-12 2009-08-05 株式会社東芝 半導体装置及びその製造方法
US20050063136A1 (en) 2003-09-18 2005-03-24 Philofsky Elliott Malcolm Decoupling capacitor and method
JP2005175003A (ja) * 2003-12-08 2005-06-30 Matsushita Electric Ind Co Ltd デカップリングコンデンサ及び半導体集積回路
US7012027B2 (en) * 2004-01-27 2006-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Zirconium oxide and hafnium oxide etching using halogen containing chemicals
US6936514B1 (en) * 2004-04-05 2005-08-30 Advanced Micro Devices, Inc. Semiconductor component and method
US7102204B2 (en) 2004-06-29 2006-09-05 International Business Machines Corporation Integrated SOI fingered decoupling capacitor
JP2006073939A (ja) 2004-09-06 2006-03-16 Toshiba Corp 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
US7422954B2 (en) * 2006-03-14 2008-09-09 United Microelectronics Corp. Method for fabricating a capacitor structure

Also Published As

Publication number Publication date
US7439127B2 (en) 2008-10-21
DE112007000964T5 (de) 2009-04-09
GB0819255D0 (en) 2008-11-26
WO2007126488A3 (en) 2008-01-31
GB2450457A (en) 2008-12-24
CN101427373A (zh) 2009-05-06
WO2007126488A2 (en) 2007-11-08
DE112007000964B4 (de) 2011-04-14
KR101377705B1 (ko) 2014-03-25
JP2009534833A (ja) 2009-09-24
CN101427373B (zh) 2012-05-30
US20070249166A1 (en) 2007-10-25
TW200802800A (en) 2008-01-01
TWI455283B (zh) 2014-10-01

Similar Documents

Publication Publication Date Title
US6509615B2 (en) Semiconductor device having dynamic threshold transistors and element isolation region and fabrication method thereof
US7132339B2 (en) Transistor structure with thick recessed source/drain structures and fabrication process of same
US7229893B2 (en) Method and apparatus for a semiconductor device with a high-k gate dielectric
TWI433305B (zh) Ｓｏｉ裝置及其製造之方法
US7732839B2 (en) Semiconductor device and method for fabricating the same
KR101377705B1 (ko) 단위 면적당 고 커패시턴스를 갖는 커패시터를 포함하는 반도체 소자를 제조하기 위한 방법
JP5479839B2 (ja) 垂直型トランジスタの回路接続アーキテクチャ
US8790991B2 (en) Method and structure for shallow trench isolation to mitigate active shorts
US8395217B1 (en) Isolation in CMOSFET devices utilizing buried air bags
US7332407B2 (en) Method and apparatus for a semiconductor device with a high-k gate dielectric
JP2005514771A (ja) ボディ結合型絶縁膜上シリコン半導体デバイス及びその方法
US8710549B2 (en) MOS device for eliminating floating body effects and self-heating effects
JP2006148141A (ja) 自己整合ダブルゲートデバイス及びその形成方法
JP4121356B2 (ja) 半導体装置
CN104241135A (zh) 在硅化物形成之前在触点蚀刻之后添加的电介质衬里
US11728348B2 (en) Vertically stacked field effect transistors
US7919379B2 (en) Dielectric spacer removal
JPH11330417A (ja) 組込みｄｒａｍデバイス組立方法およびデュアルゲートｃｍｏｓ構造を有するタイプの組込みｄｒａｍデバイス組立方法
US20050205938A1 (en) Semiconductor device and method of manufacture the same
US7998813B2 (en) Methods of fabricating an access transistor having a polysilicon-comprising plug on individual of opposing sides of gate material
US8134208B2 (en) Semiconductor device having decreased contact resistance
JP2003124338A (ja) 半導体装置及びその製造方法
JPH11150266A (ja) 半導体装置及びその製造方法
JP4545360B2 (ja) 半導体装置

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170220

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee