JP7430658B2

JP7430658B2 - 半導体装置

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Publication number: JP7430658B2
Application number: JP2021027123A
Authority: JP
Inventors: 大久本; 悟秋山; 利之峰; 憲之李; 剛新海; 慎一斎藤; 龍太土屋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2021-02-24
Filing date: 2021-02-24
Publication date: 2024-02-13
Anticipated expiration: 2041-02-24
Also published as: US20220271213A1; JP2022128740A

Description

本発明は、量子ビットに保持された単一乃至数個の電子の電荷量情報を増幅して出力する信号増幅素子およびそれを備える半導体装置に関するものである。

量子コンピュータは、既存のコンピュータに比べ高速な情報処理が可能と考えられているコンピュータである。既存のコンピュータは「0」と「1」の２値を扱うのに対し、量子コンピュータはこれらの重ね合わせ状態を扱うこともできることが特徴である。こうした重ね合わせ状態を扱うために量子コンピュータは量子ビットと呼ばれる素子を必要とする。量子ビットは超電導素子や半導体素子で実現できる。

なかでも、半導体の微細加工技術を用いて形成する量子ビットは、高い集積性から大規模化が容易であり、また、現在の半導体チップによるデジタルコンピュータとの親和性が高いことから、有用な構造と考えられる。半導体量子ビットでは、電気的に分離された微小領域である量子ビットを作り、量子ビットにトラップされた電子の持つスピン状態を情報として用いる。図１は、電子スピン状態とそれと紐づける値を例として示している。図中の丸と矢印からなる記号は、電子スピンのイメージを図案化したものである。このように電子スピンをベクトルとして表現する。ベクトルの基底は、電子スピンが上向きの状態（up状態）と下向きの状態（down状態）であり、それぞれをたとえば、数値の「0」や「1」と紐付ける。このように数値と紐づけされた電子スピンの状態の変更、例えば、up状態からdown状態に変更するような電子スピンの制御は、量子コンピュータにとっての演算となる。量子ビットにおいて特徴的なのは、up状態とdown状態との重ね合わせを作り出すことができることである。０と１の重ね合わせ状態を扱うことは古典的なコンピュータには不可能であり、量子コンピュータの特徴の一つである。

量子コンピュータを実現するには、情報の入力、演算、出力が必要である。量子コンピュータにおける入力および演算は、個別電子の搬送と、電子スピンの制御によって実現される。電子スピンの制御には電子スピン共鳴現象を利用する。静磁場及び振動磁場によって電子スピン共鳴現象を生じさせ、電子スピンの状態を制御することができる。静磁場の大きさは、電子スピンが反応する振動磁場の周波数に関係する。振動磁場の振幅は、電子スピンがup状態とdown状態との間をフリップする速さに関係する。

図２は、電子スピン方式の量子ビットを実現する半導体デバイスの断面構造である。この断面構造は、半導体分野においてよく知られたMOS（Metal Oxide Insulator）構造であり、半導体層101上に、絶縁層901を介してゲート電極201が設けられた構造となっている。なお、図２は模式図であって、実際のゲート寸法や絶縁層の厚みを示すものではない。７つ並列されたゲート電極201に個別に電圧を印加することで静電効果により電子をトラップすることができる。例えば、並列されたゲート電極201のいずれかに適切な電圧を印加することにより、静電的な引力によって絶縁層901を挟んだそのゲート電極の下に電子をトラップできるので、トラップした電子を量子ビットとして利用する。このように量子ビットとして利用する電子をトラップさせるゲート電極をキュービットゲート（Qubit Gate）と呼称する。トラップした電子に対して、振動磁場を発生させ、その発生させた振動磁場の周波数がその電子の共鳴周波数に一致する場合、電子スピンをフリップすることができる。図２では振動磁場を生じさせる構造については省略している。

量子コンピュータを実現するため、このような量子ビットを形成し、動作させる半導体デバイスの構造が知られている（特許文献１、２など）。

国際公開第２００９／０７２５５０号特表２０１８－５３２２５５号公報

A. C. Johnson et al., "Singlet-triplet spin blockade and charge sensing in a few-electron double quantum dot", Physical Review. B 72, 165308 (2005) Katsuhiko Nishiguchi, et al., "Room-temperature-operating data processing circuit based on single-electron transfer and detection with metal-oxide-semiconductor field effect transistor technology", Applied Physics Letters 88, 183101 (2006)

上述のように、電子スピンを用いた量子ビットによる量子コンピュータでは、演算が電子のスピン状態により行われる。そのため演算結果を出力するには、スピン状態をセンスして読み出すことが必要であり、実用上の大きな課題となっている。例えば、スピン状態の読み出し方法として、ODMR（Optical Detected Magnetic Resonance）という光学的な手法が知られている。しかし、光学的な読み出しを行うには、量子ビットに比べ非常に大きな装置が必要であり、半導体を用いて量子ビットを形成する利点を失うことになる。そこで、電気素子を集積できる半導体装置に有効な手法として、スピン－電荷変換（Spin-to-charge conversion）方式を用いて、スピン状態を電気信号に変換して読みだすことが提案されている（非特許文献１）。スピン－電荷変換方式について、図３を用いて説明する。

図３に、図２のように並列に形成された複数の量子ビットの例として、キュービットゲートQG1, QG2により作られた２ビット（Q1，Q2）を示す。キュービットゲートQG1とキュービットゲートQG2との間にはバリアゲートBG（Barrier Gate）が設けられている。Ｗ字型の破線は、夫々のゲート下の半導体表面近傍のポテンシャル230を模式的に表したものである。この構造を極低温状態に保つことで、キュービットゲートQG1，QG2下の半導体層に、夫々１個の電子をトラップし、そのスピン状態を保持することができる。

図４は、量子ビット（Q1，Q2）の電子スピンがともにdown状態である場合を示している。バリアゲートBGにバイアスを印加することで、両ビット間のポテンシャル障壁を下げて、電子がキュービットゲートQG1下からキュービットゲートQG2下へ移るトンネル確率を高くしても、この場合はパウリの排他律が働くため、電子はビット間を遷移することができない。このため、キュービットゲートQG1，QG2はそれぞれ１個の電子をトラップしたままの状態を保持する。

一方、電子ビットQ1の電子スピンがup状態、電子ビットQ2の電子スピンがdown状態であったとすれば、バリアゲートBGにバイアスを印加して両ビット間のポテンシャル障壁を下げると、図５に示すように、電子がキュービットゲートQG1下からキュービットゲートQG2下へ移ることができ、キュービットゲートQG2下に２個の電子がトラップされた状態になる。

このように、電子ビットQ1のスピン状態の違いは、図４、図５に示した操作をすることで、図６、図７に示されるようなキュービットゲートQG2下の電子10の数の違いに変換することができる。そこで、キュービットゲートQG2下の電子数の違いを電気的に読みだすことができれば、スピン状態を読みだすことができる。この方式では、電子一個のもつ電荷量（素電荷）信号をセンスする必要があり、実用化には信号処理できるレベルに信号増幅を行うことが課題となる。

素電荷を増幅する方法として、非特許文献２にはMOSFETの増幅機能を用いることが報告されている。図８には、非特許文献２に示されるデバイス構造を簡略化して示している。素子は、シリコン酸化膜上に薄膜単結晶シリコン領域を持つSOI（Silicon On Insulator）基板を用いて形成されている。図８は素子の平面配置を示している。シリコン酸化膜上には単結晶シリコン領域150，151が形成されている。単結晶シリコン領域150には電子の供給源となる拡散層300が形成されており、また拡散層300から単結晶シリコン領域151に向かって延長された領域（突起部）には、突起部の延長方向と直交するように、電子を個別に搬送するための絶縁ゲート251，252が形成されている。絶縁ゲート251，252に適切なバイアスを印加することにより、電子を絶縁ゲート251で隔離される突起部の先端に搬送し、個別の電子10をトラップさせることができる。一方、単結晶シリコン領域151にはソース、ドレインとなる拡散層電極301，302およびチャネル部120が形成されている。単結晶シリコン領域150の突起部先端がゲート電極として、対向するチャネル部120に電界効果を及ぼすため、その電気特性が変化する。すなわち、単結晶シリコン領域150の突起部先端の素電荷を、単結晶シリコン領域151に形成されたソース、ドレイン間を流れる電流として読み出すことができる。

MOSFETでゲート中にある微小電荷量の変化を、チャネル特性の変化として大きく取り出すには、一般的には電界効果を高める必要がある。このためには、ゲート－チャネル間の距離を大きくし、その容量Ccを小さくすることが有効である。しかし、このような微細構造では、ゲート－チャネル間距離を大きくすると、並列に存在する寄生容量Cpの割合が増大し、却ってチャネルに及ぼす信号量を減少させることになる。そのため、ゲート－チャネル間の距離は短くする必要があり、電界効果による信号量の強化には限界がある。

本発明の一実施態様である半導体装置は、半導体基板に形成された絶縁膜上に形成される半導体層に形成され、第１の方向に延長する第１の延長部と第１の方向と交差する第２の方向に延長する第２の延長部とを有する活性領域と、第１の延長部に設けられる第１導電型の第１の拡散層電極と、第１の延長部と第２の延長部とを接続する第１の接続部を挟むように、第２の延長部に設けられる第２導電型の第２及び第３の拡散層電極と、第１の拡散層電極と接続部との間の第１の延長部上に、半導体層上に形成された絶縁膜を介して形成される第１のゲート電極と、接続部上に、半導体層上に形成された絶縁膜を介して形成される第２のゲート電極とを有する。

信号源である電荷により、直接チャネルのポテンシャルを変化させることができるため、大きな電流変化を得ることができる。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

電子スピン状態と数値の対応関係を示す図である。量子ビットを実現する半導体デバイスの断面構造を示す模式図である。２量子ビット構造を説明する図である。スピン－電荷変換を説明するための図である。スピン－電荷変換を説明するための図である。スピン－電荷変換を説明するための図である。スピン－電荷変換を説明するための図である。 MOSFETの増幅機能を用いる増幅素子の平面配置図である。電荷信号増幅素子の平面配置図である。図９に対応する等価回路図である。電荷信号増幅素子の断面構造およびポテンシャル図である。電荷信号増幅素子の断面構造およびポテンシャル図である。電荷信号増幅素子の動作を説明するためのポテンシャル図である。電荷信号増幅素子の動作を説明するためのポテンシャル図である。電荷信号増幅素子の動作を説明するためのポテンシャル図である。電荷信号増幅素子の平面配置図である。図１６に対応する等価回路図である。電荷信号増幅素子を搭載した量子ビットアレイの平面配置図である。図１８に対応する等価回路図である。量子ビットアレイの断面構造図である。量子ビットアレイの断面構造図である。量子ビットアレイの断面構造図である。量子ビットアレイの製造工程を説明する図である。量子ビットアレイの製造工程を説明する図である。量子ビットアレイの製造工程を説明する図である。量子ビットアレイの製造工程を説明する図である。量子ビットアレイの製造工程を説明する図である。量子ビットアレイの製造工程を説明する図である。読み出し操作のタイムチャートである。量子ビットアレイの平面配置図である。量子ビットアレイの断面構造図である。図３０に対応する等価回路図である。量子ビットアレイの平面配置図である。図３３に対応する等価回路図である。量子ビットアレイの平面配置図である。図３５のレイアウトに対応する基本アレイの等価回路図である。図３５のレイアウトに対応する基本アレイの等価回路図である。基本セル（Ａ－タイプ）の平面配置図である。基本セル（Ｂ－タイプ）の平面配置図である。基本セル（Ｃ－タイプ）の平面配置図である。基本セル（Ｇ－タイプ）の平面配置図である。基本セル（Ｈ－タイプ）の平面配置図である。基本セル（Ｉ－タイプ）の平面配置図である。基本セル（Ｄ－タイプ）の平面配置図である。基本セル（Ｅ－タイプ）の平面配置図である。基本セル（Ｆ－タイプ）の平面配置図である。基本セルにより構成した量子ビットアレイの例である。基本セルにより構成した量子ビットアレイの例である。量子ビットアレイと周辺回路との配置例である。電荷信号増幅素子の平面配置図である。図５０に対応する等価回路図である。電荷信号増幅素子の平面配置図である。図５２に対応する等価回路図である。図５２の電荷信号増幅素子を量子ビットアレイに搭載する場合の平面配置図である。

以下、本発明の実施形態を説明する。実施例は、本発明を説明するための例示であって、説明の明確化のため、適宜、省略および簡略化がなされている。本発明は、他の種々の形態でも実施することが可能である。特に限定しない限り、各構成要素は単数でも複数でも構わない。また、図面において示す各構成要素の位置、大きさ、形状、範囲などは、発明の理解を容易にするため、実際の位置、大きさ、形状、範囲などを表していない場合がある。このため、本発明は、必ずしも、図面に開示された位置、大きさ、形状、範囲などに限定されない。また、同一あるいは同様の機能を有する構成要素が複数ある場合には、同一の符号に異なる添字を付して説明する場合がある。さらに、これらの複数の構成要素を区別する必要がない場合には、添字を省略して説明する場合がある。

以下では、量子コンピュータに用いる量子ビットを念頭に、電荷信号増幅素子について説明するが、ここで述べる方式は、微量電荷信号を増幅して出力させる場合に広く適用することができる。特に、CMOSプロセスと親和性の高い構造であるため、CMOSプロセスを用いて形成する半導体装置にとって好適である。また、本実施例の素子は低温環境で動作させることで、より有効に働かせることができる。例えば、一般に室温300Kに対して、3Kに冷やすことで、温度を1/100にまで減少することができ、3K以下に冷却できる冷凍機内に本発明を用いた半導体装置を搭載し、低温状態で動作させることで、高性能な量子コンピュータを実現できる。

電子スピンを用いた半導体量子ビットのスピン状態を読み出すため、スピン－電荷変換により得られた１個乃至２個程度の電子による電荷信号を、多数のキャリアによる電流信号に増幅する方式について、図９から図１５を用いて説明する。図９の等価回路図を図１０に、図９のＡ－Ａ断面構造（模式図）を図１１に、またＢ－Ｂ断面構造（模式図）を図１２に示す。

本実施例の素子は、シリコン基板101上にシリコン酸化膜910が形成されたSOI基板のシリコン層に形成される。シリコン活性領域110はT字型を有し、T字の縦棒に相当する延長部には、その先端に第１導電型の拡散層電極300が設けられ、先端の拡散層電極300と付け根（T字の縦棒と横棒の接続部）との間には３つのゲートが並列に配置され、MOS構造が形成されている。これらのゲートは、図３で示したキュービットゲートQGとバリアゲートBGであり、バリアゲートBG1, BG2によりキュービットゲートQGを挟むように配置されている。T字の横棒に相当する延長部にはそれぞれ第２導電型の拡散層電極400, 401が設けられ、T字の縦棒と横棒の接続部にはゲート200が配置され、拡散層電極400と拡散層電極401との間を流れる電流を制御する。このゲート200および拡散層電極400, 401が、電荷信号増幅素子を構成する。図９の素子配置は、等価回路図（図１０）に示されるようにスピン－電荷変換操作を行うためのMOS構造60と読み出し操作のための増幅素子50とを含んでいる。

スピン－電荷変換操作された電子（キャリア）の数を読み出す機構について説明する。なお、ここでは信号増幅素子の基本構成を説明するため、図９では量子ビットに電子を供給する拡散層電極300と増幅素子50との間に最低限の構成として１つのキュービットゲートQGのみを設けた例を示しているが、図３に示したように並列に複数のキュービットゲートQGを設けることができる。この場合、増幅素子50は、背景技術で説明した公知のスピン－電荷変換操作を行った後のキュービットゲートQG下の電子数（０乃至複数）に応じた電荷信号を増幅する。

Ａ－Ａ断面図（図１１）において、シリコン活性領域110表面の界面近傍の電子に対するポテンシャルを価電子帯Ｅｖおよび伝導帯Ｅｃを用いたバンド図で示す。以下、キャリアが動く界面近傍のポテンシャルについて、位置を指定する際、ゲート名を用いて、「ゲート名」「下」と表現することにする。一般に、ゲートに正バイアスを印加することで、ポテンシャルは上昇する。ただし、この例ではキャリアが負電荷を有する電子であるため、ゲートに正バイアスを印加した場合、ポテンシャル図では等ポテンシャル線が下方に移動するように表現される。

ゲート200に正バイアスを印加し、キュービットゲートQG、バリアゲートBG1下のポテンシャルに比べ、ゲート200下のポテンシャルを高くすることで、キュービットゲートQG下にトラップされた電子を、ゲート200下に移すことができる。図では、キュービットゲートQG下に１個の電子がトラップされていた場合を示しているが、電子が複数個の場合でも、同様の動作をさせることができる。電子は図に示したように伝導帯Ｅｃを動くことになる。このとき、ゲート200下では、電子が負電荷を持つため、破線で示す電子移動前のポテンシャルに比べて、実線で示す電子移動後のポテンシャルは低下する。すなわち、ゲート200下では、電子がトラップされることにより、等ポテンシャル線は、矢印で示すように上方に移動することになる。このときのゲート200下のポテンシャルを、Ｂ－Ｂ断面図（図１２）についても示している。図１１のポテンシャル図は、シリコン活性領域110のT字の縦棒に沿った方向のポテンシャルを、図１２のポテンシャル図は、シリコン活性領域110のT字の横棒に沿った方向のポテンシャルを示している。図１２のポテンシャル図においても、ゲート200下に電子が移動したことにより、ゲート200下の等ポテンシャル線が上方に変化する。

図１３、１４、１５を用いて、このポテンシャル状態において、拡散層電極400－401間に電位勾配を与えた場合に流れる正孔20による電流を説明する。

図１３は、ゲート200下に電子がない場合を示している。ゲート200の電界効果により、価電子帯Ｅｖを動く正孔20に対して障壁が形成されているため、拡散層電極400－401間の電流は阻止される。

図１４は、ゲート200下に電子１個が導入された場合を示している。ゲート200に図１３と同じバイアスを印加していても、電子10の存在により、正孔20に対するポテンシャル障壁が図１３の場合に比べて低下するため、障壁を越える正孔20が存在し、拡散層電極400－401間に電流が流れる。

図１５は、ゲート200下に電子２個が導入された場合を示している。ゲート200に図１３と同じバイアスを印加していても、２個の電子10のもつ負電荷により、正孔20に対するポテンシャル障壁が図１４に比べさらに小さくなり、拡散層電極400－401間にさらに多くの正孔電流が生じることになる。

この正孔電流を必要な時間流すことで、大きな電荷信号を得ることができる。すなわち、スピン－電荷変換により生じる電子数の違い（０乃至複数）を、この機能により、大きな電流量の差として、出力することができる。あらかじめ、所定のゲートバイアス条件において正孔電流値を調べておくことで、正孔電流値からゲート200下にトラップされた電子数を検出することができる。

なお、正孔電流観測時においては、シリコン活性領域110のT字の縦棒に沿った方向のポテンシャルについて、図１１のポテンシャル図中の一点鎖線で示すように、キュービットゲートQG下のポテンシャル＞バリアゲートBG1下のポテンシャル、となるように、キュービットゲートQGとバリアゲートBG1へのバイアス印加を保持する。これは、以下の理由である。ゲート200下に電子を保持させるため、ゲート200下のポテンシャル＞バリアゲートBG1下のポテンシャル、となるように、ゲート200とバリアゲートBG1へのバイアス印加を保持する必要がある。このことは、正孔電流はバリアゲートBG1の方向に向かっても流れやすくなるということになる。キュービットゲートQG下のポテンシャルをバリアゲートBG1下のポテンシャルよりも高くすることによって、正孔電流がシリコン活性領域110のT字の縦棒に沿った方向に流れるのを阻止できる。

電流観測後は、拡散層電極400（ソース側）に高電位を与えることで、ゲート200下にトラップしていた電子と正孔とを再結合させて消滅させ、初期状態に戻すことができる。または、バリアゲートBG1、キュービットゲートQG、バリアゲートBG2へのバイアス電位を順次操作することによって、ゲート200下にトラップしていた電子を拡散層電極300に吸収させることで、初期状態に戻してもよい。

図９では、増幅素子50のゲート200の両側に拡散層電極を配置しているのに対し、拡散層電極とゲート200との間にゲート電極に介在させてもよい。この場合の素子配置、等価回路図をそれぞれ図１６、図１７に示す。図９の構成の場合、拡散層電極400, 401中には多数の正孔が存在するため、ゲート200が小さくなると、トラップした電子と正孔間との距離が近づき、再結合による消滅確率が増大することにより、十分な電流を得難くなるおそれがある。これに対して、図１６の増幅素子51では、ゲート261、262を介在させることにより、ゲート200下にトラップされた電子と拡散層電極400, 401の間に十分な距離を確保できるので、長時間電子をトラップすることが可能になる。正孔電流観測時には、拡散層電極400－401間に流れる正孔電流がゲート200下の電子数によって有効に制御されるように、ゲート261、262およびバリアゲートBG1、キュービットゲートQGのバイアス条件を設定して測定する。

図９、図１６では、量子ビットの読み出し用途での電荷信号増幅素子の例として、拡散層電極300の極性をＮ型、拡散層電極400, 401の極性をＰ型とすることにより、ゲート200下に電子をトラップさせ、正孔電流として読む出す構成を示したが、一般的な電荷信号増幅素子としては、正孔を価電子帯Ｅｖにトラップし、伝導帯Ｅｃを流れる電子による電流として読みだす構成とすることもできる。この場合には、拡散層電極300、拡散層電極400, 401の極性を入れ替え、また、各ゲートへの印加バイアスの符号を入れ替えることで、同様に動作させることができる。

このように、本実施例の信号増幅素子では、入力信号となる素電荷を、直接MOSFETのチャネルにトラップし、その自己電界によるチャネルポテンシャル変化をチャネルに流れる電流特性の変化として測定する。トラップする素電荷として電子を用いる場合には、読み出す電流の担体として正孔を用いる。一方、トラップする素電荷として正孔を用いる場合には、電流担体に電子を用いる。

トラップする電荷担体と、チャネルに流す電流担体に同じキャリアを用いると、流れる電流により、トラップした電荷情報が破壊される。これに対して、異なる担体を用いることにより、トラップした電荷情報がチャネルに流れる電流担体により破壊されない。例えば、トラップに電子を用い、流す電流に正孔を用いる場合、電子は伝導帯Ｅｃにトラップされるため、価電子帯Ｅｖを流れる正孔により破壊されることはない。

伝導帯Ｅｃにいる電子は、時間を経ることで、再結合反応により消滅するが、極低温の環境においては再結合まで長い時間を確保することができる。このため、低温で動作させる半導体装置において特に有効である。

（量子ビットアレイ１）
本実施例の増幅素子は、アレイ配置した量子ビットのスピン情報の読み出しに有効である。図１６の構造をベースにアレイ配置した量子ビットに対して、増幅素子を配置した例を図１８に示す。ここでは、基本レイアウトである一点鎖線枠で示したセル80を、上下に並列配置した例を示している。シリコン活性領域110は、T字の縦棒が複数平行に配置された櫛形形状となっており、T字の縦棒に相当する延長部は、それぞれ先端に第１導電型の拡散層電極300が設けられ、先端の拡散層電極300と付け根（T字の縦棒と横棒との接続部）との間には５つのゲート、バリアゲートBG3、キュービットゲートQG2、バリアゲートBG2、キュービットゲートQG1、バリアゲートBG1が跨ぐように配置されている。基本セル80aにおける増幅素子領域を30で示している。図１８のレイアウトに対応する等価回路図を図１９に示す。量子ビットとして動作するMOS素子と量子ビット間を制御するゲート動作させるMOS素子とが１つおきに配列されている。図１９には、量子ビットとして動作させるMOS素子に「Q」のマークを付して示している。

図１８のＡ－Ａ断面構造（模式図）を図２０に、図１８のＢ－Ｂ断面構造（模式図）を図２１に、図１８のＣ－Ｃ断面構造（模式図）を図２２に示す。基本セル80が繰り返し配置されることにより、図１６の構造が集積される。

図２３から図２８を用いて、量子ビットアレイの製造工程を説明する。ここでは、図１８のＡ－Ａ断面での素子の形成状況を工程ごとに示している。

デバイスは、シリコン基板101に形成されたシリコン酸化膜910上の単結晶シリコン層110を持つSOI基板に形成される。40 nmの厚さのSOI層にシリコン活性領域110をパターニングし、STI（Shallow Trench Isolation）プロセスと呼ばれるCMP（Chemical Mechanical Polishing）を用いる公知の方法により、シリコン活性領域110および素子分離領域920の平坦化を行う（図２３）。

その後、SOI層表面を熱酸化して、厚さ4 nmのゲート絶縁膜901を形成し、その上に不純物を多量にドーピングし金属化した多結晶シリコン220を60 nm堆積し、更にシリコン酸化膜960を100 nm堆積する。以上の工程で形成された積層膜を100 nmピッチに50 nm幅のゲートパターニングすることで、ゲート（バリアゲートBG）を形成する。また、イオン打ち込み法により、シリコン活性領域110に不純物拡散層300を形成する。図示されないが、不純物拡散層400, 401の形成も同様にして行われる（図２４）。

その後、シリコン酸化膜970を15 nm堆積し（図２５）、高濃度に不純物をドーピングした多結晶シリコン280を堆積し、表面を平坦化する（図２６）。多結晶シリコン280を異方的にエッチバックすることで、バリアゲートBGに対応するゲートパターン上部を露出させることにより、増幅素子のゲート200、キュービットゲートQGを分離する（図２７）。その後、不要な多結晶シリコン280（不純物拡散層300上の多結晶シリコン280）を除去する（図２８）。

以上の工程により、拡散層電極およびゲート電極が形成されるので、層間絶縁膜を堆積し、それぞれの電極に対してコンタクト孔を開口して金属配線を行う。これらの工程は、通常のLSIにおける配線工程と変わらないので、説明を省略する。以上、製造プロセスにより、量子ビットを搭載した量子コンピュータチップを製造することができる。

図２４に示したバリアゲートBGおよび拡散層電極300の形成法は、従来のCMOSデバイスと同一のものである。そのため、これらのゲート形成と同時に、量子ビットの周辺で必要となる周辺回路デバイスを作ることで、量子ビットと、周辺回路を混載した実用的なチップを作ることができる。一般的に、MOSFETではチャネル電流をオン、オフするときの閾値を、チャネルにドーピングする不純物濃度により設定することが行われている。しかし、ドーピングされたチャネル不純物の活性化は温度に依存するため、量子コンピュータチップのように低温で使用される場合、チャネル不純物が十分に機能せず、閾値の設定が困難になる。このように極低温で用いるMOSFETでは、チャネルは不純物濃度の低い、いわゆる真性チャネルにして、閾値はゲート材料の仕事関数により制御することが有用である。チャネル不純物が少ない、いわゆる真性チャネルの場合、界面トラップ等の影響のない理想的な状態では、閾値は、ゲート材料の仕事関数により一意に決めることができる。

具体的には、本実施例で示す量子コンピュータに用いる量子ビットの周辺回路において、例えば、高濃度にＰ型不純物をドーピングした多結晶シリコンゲートをNMOSに用い、Ｎ型不純物をドーピングした多結晶シリコンゲートをPMOSに用いる。これにより、極低温においても安定した閾値を得ることができるため、CMOS回路を設計する上で有用である。このように、既に確立した加工技術を用いて、量子ビットおよびその周辺回路を実現できる。ここでは、ゲート材料として多結晶シリコンを用いた例を示したが、必要な閾値となる仕事関数をもつ材料、例えば金属材料をゲートに用いることができる。また、固定電荷やダイポール構造も持つ材料（シリコン窒化膜、酸化ハフニウム膜、酸化ジルコニウム膜など）を、ゲート絶縁膜として用いることも有用である。

図１８に示したアレイ配置した量子ビットの読み出し操作について説明する。例として、量子ビットアレイにおける演算操作及びスピン－電荷変換操作が終了し、拡散層電極300aのある活性領域上段（基本セル80a）においては、量子ビットQ1（キュービットゲートラインQG1下）に読み出したい電子がトラップされているとする。バリアゲートラインBG1、ゲート200aのバイアスを制御することにより、量子ビットQ1にトラップされた電子を増幅素子領域30（ゲート200a下）に移動させる。電荷転送後、ゲート200bおよび262bに、強いゲートバイアスを印加することでチャネルを誘起し、拡散層電極400－401間に正孔電流を流すことで、ゲート200a下にトラップした電子数を読み出すことができる。読み出し後に、ゲート200a下にトラップした電子を消滅させる（リセット）。続いて、拡散層電極300bのある活性領域下段（基本セル80b）に対する読み出しを行う。アレイ配置した量子ビットの読み出し動作を連続的に行うため、量子ビットアレイにおける演算操作及びスピン－電荷変換操作が終了したときに、基本セル80ごとに読み出す量子ビットの列がずれているようにする。具体的には、量子ビットアレイにおける読み出し操作に先立つ演算操作及びスピン電荷変換操作において、その結果が、先に読み出される基本セル80の量子ビットの列が、後に読み出される基本セル80の量子ビットの列よりも増幅素子領域の列に近くにあるようにすればよい。図１８（図１９）の例では、上段では量子ビットQ1に、下段では量子ビットQ4に、列をずらして読み出すべき電子をトラップさせておくことで、基本セルを跨ったゲートラインを用いて、それぞれの段で、同一方向（右方向）にトラップした電子を転送し、拡散層電極400－401間の電流として、連続的に読み出しを繰り返すことができる。

上述した図１８の量子ビットアレイの読み出しのタイムチャートを図２９に示す。本タイムチャートでは、読み出し操作のための各電極へのバイアス印加例を時系列にまとめて示している。各波形は印加電圧を示しており、量子ビット系ゲートライン（ゲートラインBG, QG）については、N型拡散層電極300の接地電位Vgnを基準とし、読み出し系ゲートライン（ゲートライン200, 261, 262）ではP型拡散層電極400（401）の接地電位Vgpを基準として表している。上述したようにゲート電極材によってMOSFETの閾値が決定されるので、適切な接地電位Vgnおよび接地電位Vgpを設定することが有効である。ここでは電子ポテンシャルではなく、印加バイアスを示しているので、正の電位を上方向にとり、基準接地電位（VgnまたはVgp）との差として表現している。

タイムチャートの前半においては、基本セル80aの量子ビットQ1の電荷をゲート200a下に転送して読み出しを行い、タイムチャートの後半においては、基本セル80aの量子ビットQ4の電荷をゲート200b下に転送して読み出しを行う。各基本セル80の読み出しは、それぞれ電荷転送、読み出し、リセットの工程を含んでいる。電荷転送工程では、電子の転送元と転送先をQ1→BG1(80a)のように表記している。BG1(80a)という表記は、図１８における基本セル80aにおけるゲートラインBG1とシリコン活性領域110の交点下という意味である。タイムチャートの前半において、量子ビットQ1に隣接するバリアゲートBG2により形成されるMOSFETをオフとするようなバイアス印加を行うことにより、量子ビットQ1が配置された列よりも拡散層電極300a側の列に配置された各段の量子ビットに対して影響が及ばないようにされている。

また、この例では、ゲートごとに転送するシーケンスを用いているが、読み出す電荷量が多い場合には、橋渡しするゲートを、通常のパスゲートのように働かせて、その両側にあるビット間の電荷を転送することもできる。

読み出し工程のピリオドt_Rにおいて、読み出し電流を得ることができる。直接、電流値を読み取る、あるいは、この期間の電流値を積算することで、電荷量として読みだすことができる。これらの読み出し方法は、公知の技術のため、ここでは詳細な説明は省略する。

（量子ビットアレイ２）
図１８に示した量子ビットアレイは、実施例１の信号増幅素子をアレイ端に配置し、演算処理した結果を順次アレイ中を転送し、アレイ端にて電荷信号を読み出す。図３０～図３２に、実施例１の信号増幅素子をアレイの中に配置する量子ビットアレイの例を示す。図３０は平面配置図、図３１は図３０のＣ－Ｃ断面構造図（模式図）、図３２は図３０のレイアウトに対応する等価回路図を示す。レイアウト図には明示されていないが、等価回路図に表示されるように、シリコン活性領域110の横方向に延びる部分の端部にはN型拡散層電極が形成され、縦方向に延びる部分の両端部にはP型拡散層電極が形成されている。以下の量子ビットアレイにおいても同様である。

図３０では、上下２列の量子ビット列の中に２個の信号増幅素子が配置された例を示している。ここでは、上下２列を示したが、基本セル81を折り返し配置することで、必要な大きさの量子ビットアレイに展開することができる。縦方向、横方向の双方に基本セル81を折り返し配置した場合、シリコン活性領域110は格子状となり、シリコン活性領域110の縦方向に延びる部分と横方向に延びる部分との交差部が、それぞれ増幅素子領域となる。図３０では基本セル81aの増幅素子領域を増幅素子領域30として示している。図３０のデバイス構造の特徴として、図３１の断面図に示すように、信号増幅素子に用いるゲートライン200, 261, 262は、量子ビットを制御するゲートラインBG, QGの上方に、ゲートライン200, 261, 262の延長方向とゲートラインBG, QGの延長方向とが直交するように形成されている。

量子ビットの読み出し動作も図１８に示した量子ビットアレイの場合と同様である。ただし、図３０のレイアウトでは、増幅素子領域の両側に量子ビットが存在するため、読み出しを行う量子ビットに対して増幅素子領域を挟んで反対側に位置する量子ビットとの相互作用を遮断する必要がある。このため、例えば、図３２の量子ビットQ1Lを読み出す場合には、ゲートラインBG1R, QG1Rにバイアス印加してキャリアに対するポテンシャル障壁を作る。これにより、図１８に示した量子ビットアレイと同様な読み出し動作を行うことができる。

（量子ビットアレイ３）
実施例１の信号増幅素子は基本的にはMOS構造であり、量子ビットの構造と同一である。そのため、量子ビットアレイ中で量子ビットとして利用してもよい。図３３～図３４に、信号増幅領域のMOS構造を量子ビットとして兼用するアレイの例を示す。図３３は平面配置図、図３４は図３３のレイアウトに対応する等価回路図を示す。格子状のシリコン活性領域110の交差部のMOS構造は、信号増幅素子および量子ビットとして働くことから、記号「A/Q」と表示している。このアレイ構造においても、信号増幅素子に用いるゲートライン200, 261, 262は、量子ビットを制御するゲートラインBG, QGの上方に、ゲートライン200, 261, 262の延長方向とゲートラインBG, QGの延長方向とが直交するように形成されている。また、図３３の例では、図の縦方向に延びるシリコン活性領域110上にも量子ビットを設けている。これらの量子ビットは、信号増幅素子に用いるゲートライン200, 261, 262と同層、かつ平行に設けられたゲートラインQGhにより互いに接続されている。このため、ゲートライン261, 262により構成されるMOS構造は、量子ビットアレイの読み出し操作では信号増幅素子に用いられるが、演算操作及びスピン－電荷変換操作においては、バリアゲートとして用いられる。

図３３に示した基本セル82（一点鎖線で囲って示している）を用いて、４つの基本セル82を縦横に配置することにより構成した量子ビットアレイを図３５に示す。図３５の量子ビットアレイは、１つおきに量子ビットを縦横につないで配置した基本アレイ（図３６）の繰り返しとみることもできるし、５つの量子ビットをつないだ基本アレイ（図３７）の繰り返しとみることもできる。量子ビット動作に用いるアルゴリズムにより使い分けることができる。

（量子ビットアレイ４）
本実施例の信号増幅素子を用いる量子ビットアレイにより、スケーラブルな量子ビットアレイが構成できることを説明する。図３８から図４６に、量子ビットアレイを構成する際に必要となる基本セルを示す。これらの基本セル（Ａ～Ｉタイプ）を配置して構成される量子ビットアレイの例を図４７、図４８に示す。ここで示した基本セルには、シリコン活性領域110、図中横方向に延在する信号増幅に用いられるゲートライン200, 260、図中縦方向に延在し、量子ビット制御に用いられるゲートライン250を含んでいる。加えて、量子ビットのスピン操作に有効な高周波信号を印加するための高周波配線600の平面配置も示した。高周波配線600は、ゲートライン200, 260と同じ方向に延伸されている。高周波配線600は金属配線により形成され、これまで説明してきた素子構造の上部に形成するため、素子構造に影響することなく配置することができる。なお、図３８～図４６の基本セルに含まれるゲートラインの数は一例であって、図示の本数に限定されない。

図４７は３２個の量子ビットを配置するアレイの構成例、図４８は、１２８個の量子ビットを配置する量子ビットアレイの構成例である。この例からわかるように、４隅のＡ－タイプ、Ｃ－タイプ、Ｇ－タイプ、Ｉ－タイプ以外のセルを増やすことで、所望の数の量子ビットをもつアレイを構成することができる。

図４７に示した３２量子ビットアレイに周辺回路を配置したものを図４９に示す。量子ビットアレイ500に対して周辺回路が設けられている。周辺回路には、ＲＦドライバ501、行ドライバ・デコーダ502、列ドライバ・デコーダ503、読み出し回路504を含む。ＲＦドライバ501には高周波配線600、行ドライバ・デコーダ502には信号増幅に用いられるゲートライン200, 260、列ドライバ・デコーダ503には量子ビット制御に用いられるゲートライン250、読み出し回路504には信号増幅素子が接続されている。

以上、本発明の実施の形態について説明した。以下では、本実施例に対して適用可能な変形例を説明する。

（変形例１）
変形例１として、図１６に示した信号増幅素子を、上下反転して並列配置して形成される信号増幅素子を示す。図５０に平面配置図、図５１は図５０のレイアウトに対応する等価回路図を示す。並列配置された拡散層電極400－401間に流れる電流と、拡散層電極400－4010間に流れる電流とを比較する差動動作を行わせることで、より高い検出精度を得ることができる。あるいは、上段の信号増幅素子を検出用素子、下段の信号増幅素子を参照用素子として、参照用素子のキュービットゲートQGb下に既知の電子数をトラップしておくことにより、上段の信号増幅素子と下段の信号増幅素子との差動出力から直接的に電子数を把握することができる。

（変形例２）
変形例２として、信号増幅素子のリセットのためのパスを別途設けた構成例を示す。本実施例の信号増幅素子は、異なる極性をもつキャリアを用い、一方のキャリアはトラップされて信号情報を担い、他方のキャリアは増幅電流を担う。そのため、図１６の信号増幅素子では、電子をゲート200下に導入するパス（シリコン活性領域110のT字の縦棒に相当する延長部）と、増幅した電流を流す入口および出口となるパス（シリコン活性領域110のT字の横棒に相当する延長部）とを設けていた。

これに対して、図５２の平面配置図、およびその等価回路記号を用いた等価回路図（図５３）のように構成することにより、正孔電流の流出口と同じパスを使って電子を消失させることもできる。拡散層電極400－401間の流路を分けて、第１導電型の拡散層電極310を配置している。電流測定（読み出し）をしたのち、ゲート200下にトラップした電子をゲート電極261, 270を介して拡散層電極310に流すことで、ゲート200下を無電子状態に初期化（リセット）することができる。図５２のレイアウトでは、１つのゲート270でキャリアを振り分けているが、バンド間トンネル現象によりリーク電流を生じる場合には、拡散層電極410用と拡散層電極310用に、それぞれ独立したゲートを置くことで電界を緩和し、リーク電流を回避することができる。

図５４に量子ビットアレイに適用する場合のレイアウト例を示す。この場合の基本セル83を一点鎖線で囲って示している。シリコン活性領域110が垂直（縦）方向の延長部、水平（横）方向の延長部を有するため、水平（横）方向のパスを制御するためのゲートライン271と、垂直（縦）方向のパスを制御するためのゲートライン272とが設けられている。シリコン活性領域110は電子および正孔の移動パスに用いることができるので、読み出しのための信号増幅素子を、アレイ内に自由に配置することができる。

10：電子、20：正孔、30：増幅素子領域、50, 51：増幅素子（等価記号）、60：MOS構造素子（等価記号）、80, 81, 82, 83：基本セル、101：半導体層、110：シリコン活性領域、120：チャネル部、150, 151：単結晶シリコン領域、200：ゲート電極、201：ゲート電極、220：多結晶シリコン、230, 231：ポテンシャル、250, 260：ゲートライン、251, 252：絶縁ゲート、261, 262：ゲート電極、270：ゲート電極、271, 272：ゲートライン、280：多結晶シリコン、300：N型拡散層電極、301, 302, 310, 3000：N型拡散層電極、400, 401, 4010：P型拡散層電極、500：量子ビットアレイ、501：ＲＦドライバ、502：行ドライバ・デコーダ、503：列ドライバ・デコーダ、504：読み出し回路、600：高周波配線、901：ゲート絶縁膜、910：シリコン酸化膜、920：素子分離領域、960, 970：シリコン酸化膜。

Claims

半導体基板に形成された絶縁膜上に形成される半導体層に形成され、第１の方向に延長する第１の延長部と前記第１の方向と交差する第２の方向に延長する第２の延長部とを有する第１の活性領域と、
前記第１の延長部に設けられる第１導電型の第１の拡散層電極と、
前記第１の延長部と前記第２の延長部とを接続する第１の接続部を挟むように、前記第２の延長部に設けられる第２導電型の第２及び第３の拡散層電極と、
前記第１の拡散層電極と前記第１の接続部との間の前記第１の延長部上に、前記半導体層上に形成された絶縁膜を介して形成される第１のゲート電極と、
前記第１の接続部上に、前記半導体層上に形成された絶縁膜を介して形成される第２のゲート電極とを有する半導体装置。
請求項１において、
前記第１のゲート電極下の第１導電型のキャリアが前記第２のゲート電極下に転送された後に、前記第２の拡散層電極と前記第３の拡散層電極との間に電位勾配が与えられ、
前記電位勾配により前記第２の拡散層電極と前記第３の拡散層電極との間に流れる第２導電型のキャリアによる電流に基づき、前記第１のゲート電極下から前記第２のゲート電極下に転送された第１導電型のキャリアの数を検出する半導体装置。
請求項１において、
前記第２の拡散層電極と前記第１の接続部との間の前記第２の延長部上に、前記半導体層上に形成された絶縁膜を介して形成される第３のゲート電極と、
前記第３の拡散層電極と前記第１の接続部との間の前記第２の延長部上に、前記半導体層上に形成された絶縁膜を介して形成される第４のゲート電極とを有する半導体装置。
請求項３において、
前記半導体層に形成され、前記第１の方向に延長する第３の延長部と前記第２の方向に延長する第４の延長部とを有する第２の活性領域と、
前記第３の延長部に設けられる第１導電型の第４の拡散層電極と、
前記第３の延長部と前記第４の延長部とを接続する第２の接続部を挟むように、前記第４の延長部に設けられる第２導電型の第５及び第６の拡散層電極と、
前記第４の拡散層電極と前記第２の接続部との間の前記第３の延長部上に、前記半導体層上に形成された絶縁膜を介して形成される第５のゲート電極とを有し、
前記第２の接続部上に、前記半導体層上に形成された絶縁膜を介して前記第２のゲート電極が配置され、
前記第５の拡散層電極と前記第２の接続部との間の前記第４の延長部上に、前記半導体層上に形成された絶縁膜を介して前記第３のゲート電極が配置され、
前記第６の拡散層電極と前記第２の接続部との間の前記第４の延長部上に、前記半導体層上に形成された絶縁膜を介して前記第４のゲート電極が配置され、
前記第２の拡散層電極と前記第５の拡散層電極とは電気的に接続される半導体装置。
請求項４において、
前記第２の拡散層電極と前記第３の拡散層電極との間及び前記第５の拡散層電極と前記第６の拡散層電極との間に電位勾配が与えられ、
前記電位勾配により前記第２の拡散層電極と前記第３の拡散層電極との間に流れる第２導電型のキャリアによる電流と、前記電位勾配により前記第５の拡散層電極と前記第６の拡散層電極との間に流れる第２導電型のキャリアによる電流とを比較する半導体装置。
請求項１において、
前記第１の活性領域は、前記第２の延長部から分岐する分岐部を有し、前記分岐部に第１導電型の第７の拡散層電極が設けられ、
前記第３の拡散層電極及び前記第７の拡散層電極のいずれかを選択的に前記第１の接続部と導通させるため、前記第３の拡散層電極及び前記第７の拡散層電極と前記第１の接続部との間の前記第２の延長部上に、前記半導体層上に形成された絶縁膜を介してゲート電極が設けられる半導体装置。
請求項１において、
前記半導体層の不純物濃度は、前記半導体層、前記半導体層上に形成された絶縁膜、前記絶縁膜上に形成されたゲート電極を備える電界効果トランジスタが真性チャネルとなる不純物濃度とされ、前記電界効果トランジスタの閾値は、前記ゲート電極の材料の仕事関数により設定される半導体装置。
半導体基板に形成された絶縁膜上に形成される半導体層に形成され、第１の方向に延長する複数の第１の延長部と前記第１の方向と交差する第２の方向に延長する複数の第２の延長部とを有する活性領域と、
前記第１の延長部の端部に設けられる第１導電型の第１の拡散層電極と、
前記第２の延長部の両端部に設けられる第２導電型の第２及び第３の拡散層電極と、
前記第１の方向に隣接する、前記第１の拡散層電極と、前記第１の延長部と前記第２の延長部との交差部との間の前記第１の延長部上に、前記半導体層上に形成された絶縁膜を介して形成される第１～第３のゲート電極と、
前記第２の方向に延長し、前記第１のゲート電極を互いに接続する第１のゲートラインと、
前記第２の方向に延長し、前記第２のゲート電極を互いに接続する第２のゲートラインと、
前記第２の方向に延長し、前記第３のゲート電極を互いに接続する第３のゲートラインと、
前記第１の延長部と前記第２の延長部との交差部上に、前記半導体層上に形成された絶縁膜を介して形成される第４のゲート電極と、
前記第４のゲート電極が設けられた交差部から見て前記第２の拡散層電極が設けられた側の前記第２の延長部上に、前記半導体層上に形成された絶縁膜を介して形成される第５のゲート電極と、
前記第４のゲート電極が設けられた交差部から見て前記第３の拡散層電極が設けられた側の前記第２の延長部上に、前記半導体層上に形成された絶縁膜を介して形成される第６のゲート電極と、
前記第１の方向に延長し、前記第４のゲート電極を互いに接続する第４のゲートラインと、
前記第１の方向に延長し、前記第５のゲート電極を互いに接続する第５のゲートラインと、
前記第１の方向に延長し、前記第６のゲート電極を互いに接続する第６のゲートラインとを有し、
前記第１～第３のゲートラインは同層に形成され、前記第１のゲートラインの両側にそれぞれ前記第２のゲートライン及び前記第３のゲートラインが配置され、
前記第４～第６のゲートラインは前記第１～第３のゲートラインが形成された層よりも上層に形成される半導体装置。
請求項８において、
前記第１のゲート電極下の第１導電型のキャリアが前記第４のゲート電極下に転送された後に、前記第２の拡散層電極と前記第３の拡散層電極との間に電位勾配が与えられ、
前記電位勾配により前記第２の拡散層電極と前記第３の拡散層電極との間に流れる第２導電型のキャリアによる電流に基づき、前記第１のゲート電極下から前記第４のゲート電極下に転送された第１導電型のキャリアの数を検出する半導体装置。
請求項８において、
前記第１のゲート電極は、前記第１のゲート電極下に第１導電型のキャリアをトラップするキュービットゲートであり、
前記第２及び前記第３のゲート電極は、キュービットゲートにトラップされた第１導電型のキャリアの転送を制御するバリアゲートであり、
前記第４のゲート電極は、演算操作及びスピン－電荷変換操作時にはキュービットゲートとして動作し、読み出し操作時には電荷信号増幅素子として動作する半導体装置。
請求項８において、
前記第４のゲート電極が設けられた交差部と、前記第４のゲート電極が設けられた交差部から見て前記第３の拡散層電極が設けられた側に隣接する、前記第１の延長部と前記第２の延長部との交差部との間の前記第２の延長部上に、前記半導体層上に形成された絶縁膜を介して形成される第７及び第８のゲート電極と、
前記第１の方向に延長し、前記第７のゲート電極を互いに接続する第７のゲートラインと、
前記第１の方向に延長し、前記第８のゲート電極を互いに接続する第８のゲートラインとを有し、
前記第７及び前記第８のゲートラインは前記第４～第６のゲートラインと同層に形成され、前記第７のゲートラインの両側にそれぞれ前記第６のゲートライン及び前記第８のゲートラインが配置される半導体装置。
請求項１１において、
前記第７のゲート電極は、前記第７のゲート電極下に第１導電型のキャリアをトラップするキュービットゲートであり、
演算操作及びスピン－電荷変換操作時には、前記第６及び前記第８のゲート電極は、キュービットゲートにトラップされた第１導電型のキャリアの転送を制御するバリアゲートとして動作する半導体装置。
請求項８において、
前記半導体層の不純物濃度は、前記半導体層、前記半導体層上に形成された絶縁膜、前記絶縁膜上に形成されたゲート電極を備える電界効果トランジスタが真性チャネルとなる不純物濃度とされ、前記電界効果トランジスタの閾値は、前記ゲート電極の材料の仕事関数により設定される半導体装置。
請求項８において、
３Ｋ以下の低温状態に冷却できる冷凍機内に搭載し、低温状態で動作させる半導体装置。