JPS59200465A - Ｍｉｓ型トランジスタおよびその製造方法 - Google Patents
Ｍｉｓ型トランジスタおよびその製造方法Info
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- JPS59200465A JPS59200465A JP7294783A JP7294783A JPS59200465A JP S59200465 A JPS59200465 A JP S59200465A JP 7294783 A JP7294783 A JP 7294783A JP 7294783 A JP7294783 A JP 7294783A JP S59200465 A JPS59200465 A JP S59200465A
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- 230000005684 electric field Effects 0.000 claims abstract description 39
- 238000000034 method Methods 0.000 claims description 8
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は微細化されたＭＯＳ ｝ ９ンジスタの改良に
関するものである。
関するものである。
ＭＯＳ集積回路における素子数の著しい増加は、その構
成単位であるＭＯＳ ｝ランジメタの加速度的微細化を
促進しているが、一方ではトランジスタの耐圧低下と駆
動能力の飽和という問題を引き起こした。周知の如く、
耐圧低下の原因はドレイン近傍に発生する高電界領域に
おいていわゆるｈＯｔｃａｒｒｉｅｒがインパクトアイ
オニゼーションｅ［こすことにお力、一方駆動能力の飽
和の原因はドレイン近傍でキャリア速度が飽和し、ドレ
イン磁圧を上げてもその殆んどはドレイン近傍のキャリ
ア速度を極くわずか増加させるのに消費式れ、電流を制
御しているソース近傍の電界が一向に増加しないことに
ある。
成単位であるＭＯＳ ｝ランジメタの加速度的微細化を
促進しているが、一方ではトランジスタの耐圧低下と駆
動能力の飽和という問題を引き起こした。周知の如く、
耐圧低下の原因はドレイン近傍に発生する高電界領域に
おいていわゆるｈＯｔｃａｒｒｉｅｒがインパクトアイ
オニゼーションｅ［こすことにお力、一方駆動能力の飽
和の原因はドレイン近傍でキャリア速度が飽和し、ドレ
イン磁圧を上げてもその殆んどはドレイン近傍のキャリ
ア速度を極くわずか増加させるのに消費式れ、電流を制
御しているソース近傍の電界が一向に増加しないことに
ある。
本発明は、上述した従来法の欠点に＠みなされたもので
、その目的は従来の微細ＭＯ８のもつ耐圧の低下と駆動
能力の飽和を同時に解決し、高耐圧。
、その目的は従来の微細ＭＯ８のもつ耐圧の低下と駆動
能力の飽和を同時に解決し、高耐圧。
高駆動能力を有する高性能微細ＭＯ８を実現する方法を
提供することにある。
提供することにある。
本発明の第１の特徴は、上記目的を達成するため、三重
構造のゲートを用いることによシ５極管領域におけるド
レイン近傍の電位勾配を緩和し、ソース近傍の電界を強
めたことにある。第１図によυ本発明を概説すると、ゲ
ートはコントロール用ゲ〜ト１および該コントロールゲ
ートの両側面に形成されるドレイン電界制御ゲート２、
ソース電界制御ゲート３よシ構成され、ソース４、ドレ
イン５は周知の構造からなる。ドレイン電界制御ゲート
２は、ドレイン近傍に新たな電界を生じせしめ、その結
果ドレイン近傍の電位勾配を緩やかにする。一方、ソー
ス電界制御ゲートは、ソース近傍にチャネルと画直方向
に新たな電界を発生し、シャルバリアを下げ、その結果
ドレイン電流を増加せしめる。また本発明の第２の特徴
ば、上記三重ゲートを微細素子で実現させるためにＲＩ
Ｅ （反応性イオンエツチング）による側壁残し技術を
用いる点にある。即ち、上述のドレイン電界制御ゲート
およびソース電界制御ゲートは第２図に示す如く、周知
の技術によ）フィールド酸化＠６、ゲート酸化膜７．コ
ントロールゲート電極８を形成したのち、該電極８の表
面を薄く酸化したあと、全面に多結晶シリコンなどの導
電性膜９を堆積させ、しかる後にＲＩＥを施すとエツチ
ング残りによシ前記コントロールゲート電極８の側面に
上記ドレイン電界制御ゲート１０およびソース電界制御
グー）１１を自己整合的に形成することができる。
構造のゲートを用いることによシ５極管領域におけるド
レイン近傍の電位勾配を緩和し、ソース近傍の電界を強
めたことにある。第１図によυ本発明を概説すると、ゲ
ートはコントロール用ゲ〜ト１および該コントロールゲ
ートの両側面に形成されるドレイン電界制御ゲート２、
ソース電界制御ゲート３よシ構成され、ソース４、ドレ
イン５は周知の構造からなる。ドレイン電界制御ゲート
２は、ドレイン近傍に新たな電界を生じせしめ、その結
果ドレイン近傍の電位勾配を緩やかにする。一方、ソー
ス電界制御ゲートは、ソース近傍にチャネルと画直方向
に新たな電界を発生し、シャルバリアを下げ、その結果
ドレイン電流を増加せしめる。また本発明の第２の特徴
ば、上記三重ゲートを微細素子で実現させるためにＲＩ
Ｅ （反応性イオンエツチング）による側壁残し技術を
用いる点にある。即ち、上述のドレイン電界制御ゲート
およびソース電界制御ゲートは第２図に示す如く、周知
の技術によ）フィールド酸化＠６、ゲート酸化膜７．コ
ントロールゲート電極８を形成したのち、該電極８の表
面を薄く酸化したあと、全面に多結晶シリコンなどの導
電性膜９を堆積させ、しかる後にＲＩＥを施すとエツチ
ング残りによシ前記コントロールゲート電極８の側面に
上記ドレイン電界制御ゲート１０およびソース電界制御
グー）１１を自己整合的に形成することができる。
ドレインおよびソース電界制御電極への配線は、前記几
ＩＥの後に更に多結晶シリコンなどの導″這性膜を堆積
させ、前記ゲート１０．１１と電気的接触をもたせた後
に、該導電性膜をパターニングすることによシ形成する
ことができる。
ＩＥの後に更に多結晶シリコンなどの導″這性膜を堆積
させ、前記ゲート１０．１１と電気的接触をもたせた後
に、該導電性膜をパターニングすることによシ形成する
ことができる。
本発明を用いることにより、従来ドレイン近傍の高電界
によシ発生していた耐圧低下と低いドレイン電圧での電
流飽和を改善することができる。
によシ発生していた耐圧低下と低いドレイン電圧での電
流飽和を改善することができる。
例えば、第３図に示す如く、コントロールゲート電極８
に２■、ドレインに５■の５極管領域を考えると、ドレ
イン近傍にはドレインからゲ゛−１に向かう強い電界１
２が存在する。耐圧の低下をおこすインパクトアイオニ
ゼーションは５極管領域におけるこの強電界によって起
こされる。そこでドレイン制御′鑞極１１にコントロー
ルゲート電極８より高い例えば６■の電位でバイアスし
ておけばゲートからドレインに向かう電界１３が生じ前
記ドレイン近傍の強電界１２を緩和する。
に２■、ドレインに５■の５極管領域を考えると、ドレ
イン近傍にはドレインからゲ゛−１に向かう強い電界１
２が存在する。耐圧の低下をおこすインパクトアイオニ
ゼーションは５極管領域におけるこの強電界によって起
こされる。そこでドレイン制御′鑞極１１にコントロー
ルゲート電極８より高い例えば６■の電位でバイアスし
ておけばゲートからドレインに向かう電界１３が生じ前
記ドレイン近傍の強電界１２を緩和する。
第４図は本発明の構造を実現する工程の例である。ます
周知の方法にて、フィールド酸化膜１４、ゲート酸化膜
１５および多結晶シリコンからなるコントロールゲート
′礒極１６を形成した。次に、前記コントロールゲート
電極１６の表面に薄い酸化Ｊ［１７を形成したのち、全
面に多結晶シリコン膜１８を形成し、ＣＦ、ガスを用い
た反応性イオンエツチング（ＲＩＥ）を施こし、前記コ
ントロールゲート電極１６の側面にドレイン電界制御電
極］９とソース電界制御電極２０を形成した。次にＡｓ
のイオン注入によ多ソース２１訃よびドレイン２２を形
成し、更にＡ／にて各電極への配線を施した。
周知の方法にて、フィールド酸化膜１４、ゲート酸化膜
１５および多結晶シリコンからなるコントロールゲート
′礒極１６を形成した。次に、前記コントロールゲート
電極１６の表面に薄い酸化Ｊ［１７を形成したのち、全
面に多結晶シリコン膜１８を形成し、ＣＦ、ガスを用い
た反応性イオンエツチング（ＲＩＥ）を施こし、前記コ
ントロールゲート電極１６の側面にドレイン電界制御電
極］９とソース電界制御電極２０を形成した。次にＡｓ
のイオン注入によ多ソース２１訃よびドレイン２２を形
成し、更にＡ／にて各電極への配線を施した。
次に、 ＣＶＤ ８ｉ０．膜を堆積しコンタクトホール
を開孔し、ＡＩ！配線を形成した。第５図は、第４図の
方法で形成した本発明のＴｒの平面図である。
を開孔し、ＡＩ！配線を形成した。第５図は、第４図の
方法で形成した本発明のＴｒの平面図である。
図中ｘ印はＡ／配線と電極のためのコンタクト孔を示す
。
。
本実施例で作成したＭＯＳ トランジスタの電流・電圧
特性の改善を第６．７図に示す。２３は従来のトランジ
スタの特性であり、２４はコントロールゲート電極１６
、ドレイン′礪界制呻４［ｉｉｑは従来のトランジスタ
特性２３と同じバイアス条件であり、ソース電界制御電
極２０のみ高い電位にしたときの本実施例のトランジス
タ特性である。
特性の改善を第６．７図に示す。２３は従来のトランジ
スタの特性であり、２４はコントロールゲート電極１６
、ドレイン′礪界制呻４［ｉｉｑは従来のトランジスタ
特性２３と同じバイアス条件であり、ソース電界制御電
極２０のみ高い電位にしたときの本実施例のトランジス
タ特性である。
ドレイン電流の増加が与られる。第７図は耐圧の向上を
調べたものである。２５は従来型であり、２６は本実施
例のトランジスタにおいてドレイン電界制御電極を高電
位にしたものである。
調べたものである。２５は従来型であり、２６は本実施
例のトランジスタにおいてドレイン電界制御電極を高電
位にしたものである。
前記実施例ではＲＩＢを用いてコントロールゲート電極
の側面に電極を形成したが自己整合的に電極を形成する
方法であれば全く同様忙使用することができる。一方、
上記実施例ではソース電界制御電極、あるいはドレイン
電界制御電極のみ高電位の場合の例を示したが、本発明
の要点は、従来の１コのゲートで生じていた不都合な電
界分布を三つのゲートで制御する点にあり、目的に応じ
てバイアスのかけ方を変えることができる。
の側面に電極を形成したが自己整合的に電極を形成する
方法であれば全く同様忙使用することができる。一方、
上記実施例ではソース電界制御電極、あるいはドレイン
電界制御電極のみ高電位の場合の例を示したが、本発明
の要点は、従来の１コのゲートで生じていた不都合な電
界分布を三つのゲートで制御する点にあり、目的に応じ
てバイアスのかけ方を変えることができる。
本発明の使用により、微細化されたトランジスタの性能
を一段と高めることができる。
を一段と高めることができる。
第１図は本発明のトランジスタ構造の断面図、第２図（
ａ） （ｂ）は本発明の概要を示す断面図、第３図は本
発明の詳細な説明を行なう断面図、第４図（ａ）（ｂ）
は本発明の詳細な説明する断面図、第５図は実施例のト
ランジスタの平面図、第６図はドレイン電流の改善を示
す特性図、第７図はドレイン耐圧の向上を示す特性図で
ある。図において、１・・コントロール用ゲート ２ ドレイン電界制御ゲート ３ ソース電界制御ゲート ４ ソース ５・・ドレイン６ フィールド
酸化膜 ７・ゲート酸化膜８・・コントロールゲート′
覗極 ９−導電性膜 １０・・ドレイン電界制御ゲート １１・・・ソース電界制御ゲート １２、１３・電界の向き １４ フィールド酸化膜
１５・・ゲート酸化膜 １６ コントロールゲート電極 １７ 酸化膜 １８ 多結晶シリコン膜１９
・ドレイン電界制御電極 ２０・ソース電界制御成極 ２１９．ソース ２２ ドレイン２３・
・・従来例 ２４・一本発明２５従来例
２６ 本発明 ３０５ 第１図 １（ 第６図 ドメン寛Ｂ二 第 ４ 図 第５図 第 ７ 図
ａ） （ｂ）は本発明の概要を示す断面図、第３図は本
発明の詳細な説明を行なう断面図、第４図（ａ）（ｂ）
は本発明の詳細な説明する断面図、第５図は実施例のト
ランジスタの平面図、第６図はドレイン電流の改善を示
す特性図、第７図はドレイン耐圧の向上を示す特性図で
ある。図において、１・・コントロール用ゲート ２ ドレイン電界制御ゲート ３ ソース電界制御ゲート ４ ソース ５・・ドレイン６ フィールド
酸化膜 ７・ゲート酸化膜８・・コントロールゲート′
覗極 ９−導電性膜 １０・・ドレイン電界制御ゲート １１・・・ソース電界制御ゲート １２、１３・電界の向き １４ フィールド酸化膜
１５・・ゲート酸化膜 １６ コントロールゲート電極 １７ 酸化膜 １８ 多結晶シリコン膜１９
・ドレイン電界制御電極 ２０・ソース電界制御成極 ２１９．ソース ２２ ドレイン２３・
・・従来例 ２４・一本発明２５従来例
２６ 本発明 ３０５ 第１図 １（ 第６図 ドメン寛Ｂ二 第 ４ 図 第５図 第 ７ 図
Claims (3)
- （１） ゲート電極が、ソース近傍のチャネル電界を
制御する第１の電極と、チャネル中央部の電界を制御す
る第２の電極と、ドレイン近傍のチャネル電界を制御す
る第３の電極とを具備することを特徴とするＭＩＳ型ト
ランジスタ。 - （２）第１および第３の電極の電位は、チャネルの伝導
型がｎ型のときは第２の電極より高電位Ｋ、チャネルの
伝導型がｐ型のときは第２の電極よシ低電位にバイアス
されて動作することを特徴とする特許 ジスタ。 - （３） ソース及びドレイン近傍のチャネル電界を制
御する第１および第３の電極を、ゲート中央の第２の電
極を形成し該電極表面を酸化して絶縁層を形成したのち
、導電膜を堆積し、次に反応性イオンエツチングによシ
前記第２の電極側部に残存させることによシ形成するこ
とを特徴とするＭＩＳ型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7294783A JPS59200465A (ja) | 1983-04-27 | 1983-04-27 | Ｍｉｓ型トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7294783A JPS59200465A (ja) | 1983-04-27 | 1983-04-27 | Ｍｉｓ型トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59200465A true JPS59200465A (ja) | 1984-11-13 |
Family
ID=13504080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7294783A Pending JPS59200465A (ja) | 1983-04-27 | 1983-04-27 | Ｍｉｓ型トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59200465A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6136973A (ja) * | 1984-07-30 | 1986-02-21 | Matsushita Electronics Corp | 半導体装置 |
| JPH02276251A (ja) * | 1989-04-18 | 1990-11-13 | Oki Electric Ind Co Ltd | 半導体装置 |
| US5012315A (en) * | 1989-01-09 | 1991-04-30 | Regents Of University Of Minnesota | Split-gate field effect transistor |
| US5079620A (en) * | 1989-01-09 | 1992-01-07 | Regents Of The University Of Minnesota | Split-gate field effect transistor |
-
1983
- 1983-04-27 JP JP7294783A patent/JPS59200465A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6136973A (ja) * | 1984-07-30 | 1986-02-21 | Matsushita Electronics Corp | 半導体装置 |
| US5012315A (en) * | 1989-01-09 | 1991-04-30 | Regents Of University Of Minnesota | Split-gate field effect transistor |
| US5079620A (en) * | 1989-01-09 | 1992-01-07 | Regents Of The University Of Minnesota | Split-gate field effect transistor |
| JPH02276251A (ja) * | 1989-04-18 | 1990-11-13 | Oki Electric Ind Co Ltd | 半導体装置 |
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