JPH08111529A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
- Publication number
- JPH08111529A JPH08111529A JP27170894A JP27170894A JPH08111529A JP H08111529 A JPH08111529 A JP H08111529A JP 27170894 A JP27170894 A JP 27170894A JP 27170894 A JP27170894 A JP 27170894A JP H08111529 A JPH08111529 A JP H08111529A
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- JP
- Japan
- Prior art keywords
- channel region
- diffusion layer
- film
- region
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 閾値電圧の変動や寄生バイポーラトランジス
タの動作を防止して信頼性を高め、また、ドレイン電流
を多くして電流駆動能力を高める。 【構成】 トランジスタの活性層であるＳｉ層２２がＳ
ｉＯ2 膜３３、３６中に島状に形成されているが、ソー
ス領域である拡散層１４とチャネル領域１６とが高融点
金属３５を介して電気的に接続されている。このため、
ドレイン領域である拡散層１５の近傍における衝突電離
で生じたキャリア対のうちの一方は拡散層１５へ流れ、
他方は高融点金属３５を介して拡散層１４へ流れる。従
って、チャネル領域１６内にキャリアが蓄積されず、拡
散層１４のシート抵抗も低い。
タの動作を防止して信頼性を高め、また、ドレイン電流
を多くして電流駆動能力を高める。 【構成】 トランジスタの活性層であるＳｉ層２２がＳ
ｉＯ2 膜３３、３６中に島状に形成されているが、ソー
ス領域である拡散層１４とチャネル領域１６とが高融点
金属３５を介して電気的に接続されている。このため、
ドレイン領域である拡散層１５の近傍における衝突電離
で生じたキャリア対のうちの一方は拡散層１５へ流れ、
他方は高融点金属３５を介して拡散層１４へ流れる。従
って、チャネル領域１６内にキャリアが蓄積されず、拡
散層１４のシート抵抗も低い。
Description
【０００１】
【産業上の利用分野】本発明は、ソース領域、チャネル
領域及びドレイン領域を有する電界効果型半導体装置に
関するものである。
領域及びドレイン領域を有する電界効果型半導体装置に
関するものである。
【０００２】
【従来の技術】図４（ｂ）は、バルク構造のＮＭＯＳト
ランジスタを示している。このトランジスタでは、Ｓｉ
基板１１の表面にゲート酸化膜としてのＳｉＯ2 膜１２
が形成されており、このＳｉＯ2 膜１２上に多結晶Ｓｉ
膜１３等でゲート電極が形成されている。そして、多結
晶Ｓｉ膜１３の両側のＳｉ基板１１中にソース領域及び
ドレイン領域としてのＮ型の拡散層１４、１５が形成さ
れており、これらの拡散層１４、１５の間がチャネル領
域１６になっている。
ランジスタを示している。このトランジスタでは、Ｓｉ
基板１１の表面にゲート酸化膜としてのＳｉＯ2 膜１２
が形成されており、このＳｉＯ2 膜１２上に多結晶Ｓｉ
膜１３等でゲート電極が形成されている。そして、多結
晶Ｓｉ膜１３の両側のＳｉ基板１１中にソース領域及び
ドレイン領域としてのＮ型の拡散層１４、１５が形成さ
れており、これらの拡散層１４、１５の間がチャネル領
域１６になっている。
【０００３】一方、図４（ａ）は、ＳＯＩ構造のＮＭＯ
Ｓトランジスタを示している。このトランジスタでは、
絶縁体２１上に活性層としてのＳｉ層２２が形成されて
おり、このＳｉ層２２の表面にゲート酸化膜としてのＳ
ｉＯ2 膜１２が形成されており、更にこのＳｉＯ2 膜１
２上に多結晶Ｓｉ膜１３等でゲート電極が形成されてい
る。そして、多結晶Ｓｉ膜１３の両側のＳｉ層２２中に
ソース領域及びドレイン領域としてのＮ型の拡散層１
４、１５が形成されており、これらの拡散層１４、１５
の間がチャネル領域１６になっている。
Ｓトランジスタを示している。このトランジスタでは、
絶縁体２１上に活性層としてのＳｉ層２２が形成されて
おり、このＳｉ層２２の表面にゲート酸化膜としてのＳ
ｉＯ2 膜１２が形成されており、更にこのＳｉＯ2 膜１
２上に多結晶Ｓｉ膜１３等でゲート電極が形成されてい
る。そして、多結晶Ｓｉ膜１３の両側のＳｉ層２２中に
ソース領域及びドレイン領域としてのＮ型の拡散層１
４、１５が形成されており、これらの拡散層１４、１５
の間がチャネル領域１６になっている。
【０００４】
【発明が解決しようとする課題】ところで、上述の何れ
のＮＭＯＳトランジスタにおいても、図４（ａ）（ｂ）
に示す様に、ドレイン領域である拡散層１５とチャネル
領域１６との接合近傍における衝突電離によって電子・
正孔対が生じ、このうちの電子２３はドレイン領域であ
る拡散層１５へ流れる。また、図４（ｂ）に示したバル
ク構造のＮＭＯＳトランジスタでは、正孔２４も基板電
流２５としてＳｉ基板１１へ放出される。
のＮＭＯＳトランジスタにおいても、図４（ａ）（ｂ）
に示す様に、ドレイン領域である拡散層１５とチャネル
領域１６との接合近傍における衝突電離によって電子・
正孔対が生じ、このうちの電子２３はドレイン領域であ
る拡散層１５へ流れる。また、図４（ｂ）に示したバル
ク構造のＮＭＯＳトランジスタでは、正孔２４も基板電
流２５としてＳｉ基板１１へ放出される。
【０００５】しかし、図４（ａ）に示したＳＯＩ構造の
ＮＭＯＳトランジスタでは、チャネル領域１６が絶縁体
２１に接していてＳｉ基板１１には接していないので、
正孔２４がチャネル領域１６内に蓄積される。このた
め、チャネル領域１６の電位が変動することによって閾
値電圧が変動したり、寄生バイポーラトランジスタが動
作したりして、信頼性が高いとは言えなかった。
ＮＭＯＳトランジスタでは、チャネル領域１６が絶縁体
２１に接していてＳｉ基板１１には接していないので、
正孔２４がチャネル領域１６内に蓄積される。このた
め、チャネル領域１６の電位が変動することによって閾
値電圧が変動したり、寄生バイポーラトランジスタが動
作したりして、信頼性が高いとは言えなかった。
【０００６】
【課題を解決するための手段】請求項１の電界効果型半
導体装置は、ソース領域１４とチャネル領域１６とが導
電体３５を介して電気的に接続されていることを特徴と
している。
導体装置は、ソース領域１４とチャネル領域１６とが導
電体３５を介して電気的に接続されていることを特徴と
している。
【０００７】請求項２の電界効果型半導体装置は、請求
項１の電界効果型半導体装置において、前記導電体３５
は前記ソース領域１４及び前記チャネル領域１６に跨が
って広がっていることを特徴としている。
項１の電界効果型半導体装置において、前記導電体３５
は前記ソース領域１４及び前記チャネル領域１６に跨が
って広がっていることを特徴としている。
【０００８】請求項３の電界効果型半導体装置は、請求
項２の電界効果型半導体装置において、前記導電体３５
は前記チャネル領域１６のうちで前記ソース領域１４側
の部分に接していることを特徴としている。
項２の電界効果型半導体装置において、前記導電体３５
は前記チャネル領域１６のうちで前記ソース領域１４側
の部分に接していることを特徴としている。
【０００９】請求項４の電界効果型半導体装置は、請求
項３の電界効果型半導体装置において、前記ソース領域
１４、前記チャネル領域１６及びドレイン領域１５と前
記導電体３５とが絶縁体３３、３６中に配置されている
ことを特徴としている。
項３の電界効果型半導体装置において、前記ソース領域
１４、前記チャネル領域１６及びドレイン領域１５と前
記導電体３５とが絶縁体３３、３６中に配置されている
ことを特徴としている。
【００１０】
【作用】本発明による電界効果型半導体装置では、ソー
ス領域１４、チャネル領域１６及びドレイン領域１５が
絶縁体３３、３６中に配置されていても、ソース領域１
４とチャネル領域１６とが導電体３５を介して電気的に
接続されているので、ドレイン領域１５とチャネル領域
１６との接合近傍における衝突電離によって生じたキャ
リア２３、２４対のうちの一方２３はドレイン領域１５
へ流れ、他方２４は導電体３５を介してソース領域１４
へ流れる。このため、チャネル領域１６内にキャリア２
４が蓄積されず、ソース領域１４のシート抵抗も低い。
ス領域１４、チャネル領域１６及びドレイン領域１５が
絶縁体３３、３６中に配置されていても、ソース領域１
４とチャネル領域１６とが導電体３５を介して電気的に
接続されているので、ドレイン領域１５とチャネル領域
１６との接合近傍における衝突電離によって生じたキャ
リア２３、２４対のうちの一方２３はドレイン領域１５
へ流れ、他方２４は導電体３５を介してソース領域１４
へ流れる。このため、チャネル領域１６内にキャリア２
４が蓄積されず、ソース領域１４のシート抵抗も低い。
【００１１】
【実施例】以下、張り合わせによるＳＯＩ構造のトラン
ジスタに適用した本発明の一実施例を、図１〜３を参照
しながら説明する。なお、図１〜３に示す一実施例のう
ちで、図４（ａ）に示した一従来例と対応する構成部分
には、図４（ａ）と同一の符号を付してある。
ジスタに適用した本発明の一実施例を、図１〜３を参照
しながら説明する。なお、図１〜３に示す一実施例のう
ちで、図４（ａ）に示した一従来例と対応する構成部分
には、図４（ａ）と同一の符号を付してある。
【００１２】本実施例を製造するためには、図２（ａ）
に示す様に、Ｓｉ基板３１の主面上でトランジスタの活
性層のパターンにレジスト３２を加工し、このレジスト
３２をマスクにしたエッチングでＳｉ基板３１に凹凸を
設ける。そして、図２（ｂ）に示す様に、レジスト３２
を除去した後、ＳｉＯ2 膜３３等の絶縁膜をＣＶＤ法で
全面に堆積させる。
に示す様に、Ｓｉ基板３１の主面上でトランジスタの活
性層のパターンにレジスト３２を加工し、このレジスト
３２をマスクにしたエッチングでＳｉ基板３１に凹凸を
設ける。そして、図２（ｂ）に示す様に、レジスト３２
を除去した後、ＳｉＯ2 膜３３等の絶縁膜をＣＶＤ法で
全面に堆積させる。
【００１３】次に、図２（ｃ）に示す様に、後に形成す
るソース領域とチャネル領域のうちでソース領域近傍の
部分とに跨がる開孔部３４ａを有するパターンにＳｉＯ
2 膜３３上でレジスト３４を加工し、このレジスト３４
をマスクにしたエッチングでＳｉＯ2 膜３３に開孔部３
３ａを形成する。
るソース領域とチャネル領域のうちでソース領域近傍の
部分とに跨がる開孔部３４ａを有するパターンにＳｉＯ
2 膜３３上でレジスト３４を加工し、このレジスト３４
をマスクにしたエッチングでＳｉＯ2 膜３３に開孔部３
３ａを形成する。
【００１４】次に、図３（ａ）に示す様に、レジスト３
４を除去した後、選択ＣＶＤ法またはブランケットＣＶ
Ｄ法によって、タングステン等の高融点金属３５、その
シリサイド、または多結晶Ｓｉ等で開孔部３３ａを埋め
る。そして、ＳｉＯ2 膜３６及び多結晶Ｓｉ膜３７を順
次に全面に堆積させる。
４を除去した後、選択ＣＶＤ法またはブランケットＣＶ
Ｄ法によって、タングステン等の高融点金属３５、その
シリサイド、または多結晶Ｓｉ等で開孔部３３ａを埋め
る。そして、ＳｉＯ2 膜３６及び多結晶Ｓｉ膜３７を順
次に全面に堆積させる。
【００１５】次に、図３（ｂ）に示す様に、研磨等で多
結晶Ｓｉ膜３７を平坦にした後、Ｓｉ基板等の支持基板
３８を多結晶Ｓｉ膜３７に張り合わせる。そして、図３
（ｃ）に示す様に、Ｓｉ基板３１を裏面側から研磨し
て、このＳｉ基板３１の凸部のみをＳｉ層２２として残
す。
結晶Ｓｉ膜３７を平坦にした後、Ｓｉ基板等の支持基板
３８を多結晶Ｓｉ膜３７に張り合わせる。そして、図３
（ｃ）に示す様に、Ｓｉ基板３１を裏面側から研磨し
て、このＳｉ基板３１の凸部のみをＳｉ層２２として残
す。
【００１６】次に、図１に示す様に、Ｓｉ層２２の表面
にゲート酸化膜としてのＳｉＯ2 膜１２を形成した後、
閾値電圧を調整するための不純物（図示せず）をイオン
注入等でＳｉ層２２に導入する。そして、ＳｉＯ2 膜１
２上に多結晶Ｓｉ膜１３等でゲート電極を形成し、多結
晶Ｓｉ膜１３の両側のＳｉ層２２中にソース領域及びド
レイン領域としてのＮ型の拡散層１４、１５を形成し
て、これらの拡散層１４、１５の間をチャネル領域１６
にする。
にゲート酸化膜としてのＳｉＯ2 膜１２を形成した後、
閾値電圧を調整するための不純物（図示せず）をイオン
注入等でＳｉ層２２に導入する。そして、ＳｉＯ2 膜１
２上に多結晶Ｓｉ膜１３等でゲート電極を形成し、多結
晶Ｓｉ膜１３の両側のＳｉ層２２中にソース領域及びド
レイン領域としてのＮ型の拡散層１４、１５を形成し
て、これらの拡散層１４、１５の間をチャネル領域１６
にする。
【００１７】以上の様にして製造した本実施例では、ト
ランジスタの活性層であるＳｉ層２２がＳｉＯ2 膜３
３、３６中に島状に配置されているが、ソース領域であ
る拡散層１４とチャネル領域１６のうちで拡散層１４の
近傍部分とに高融点金属３５が接しているので、拡散層
１４とチャネル領域１６とが高融点金属３５を介して電
気的に接続されている。なお、多結晶Ｓｉ膜３７は、ゲ
ート電極に対する基準電位を与えるバックゲートとして
の機能を有している。
ランジスタの活性層であるＳｉ層２２がＳｉＯ2 膜３
３、３６中に島状に配置されているが、ソース領域であ
る拡散層１４とチャネル領域１６のうちで拡散層１４の
近傍部分とに高融点金属３５が接しているので、拡散層
１４とチャネル領域１６とが高融点金属３５を介して電
気的に接続されている。なお、多結晶Ｓｉ膜３７は、ゲ
ート電極に対する基準電位を与えるバックゲートとして
の機能を有している。
【００１８】
【発明の効果】本発明による電界効果型半導体装置で
は、チャネル領域内にキャリアが蓄積されないので、チ
ャネル領域の電位が変動することによる閾値電圧の変動
や寄生バイポーラトランジスタの動作がなく、信頼性が
高い。また、ソース領域のシート抵抗が低いので、ドレ
イン電流が多くて電流駆動能力が高い。
は、チャネル領域内にキャリアが蓄積されないので、チ
ャネル領域の電位が変動することによる閾値電圧の変動
や寄生バイポーラトランジスタの動作がなく、信頼性が
高い。また、ソース領域のシート抵抗が低いので、ドレ
イン電流が多くて電流駆動能力が高い。
【図１】本発明の一実施例の側断面図である。
【図２】一実施例の製造工程の前半を示す側断面図であ
る。
る。
【図３】一実施例の製造工程の後半を示す側断面図であ
る。
る。
【図４】（ａ）は本発明の一従来例の側断面図、（ｂ）
はバルク構造のトランジスタの側断面図である。
はバルク構造のトランジスタの側断面図である。
１４ 拡散層 １５ 拡散層 １６ チャネル領域 ３３ ＳｉＯ2 膜 ３５ 高融点金属 ３６ ＳｉＯ2 膜
Claims (4)
- 【請求項１】 ソース領域とチャネル領域とが導電体を
介して電気的に接続されていることを特徴とする電界効
果型半導体装置。 - 【請求項２】 前記導電体は前記ソース領域及び前記チ
ャネル領域に跨がって広がっていることを特徴とする請
求項１記載の電界効果型半導体装置。 - 【請求項３】 前記導電体は前記チャネル領域のうちで
前記ソース領域側の部分に接していることを特徴とする
請求項２記載の電界効果型半導体装置。 - 【請求項４】 前記ソース領域、前記チャネル領域及び
ドレイン領域と前記導電体とが絶縁体中に配置されてい
ることを特徴とする請求項３記載の電界効果型半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27170894A JPH08111529A (ja) | 1994-10-11 | 1994-10-11 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27170894A JPH08111529A (ja) | 1994-10-11 | 1994-10-11 | 電界効果型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08111529A true JPH08111529A (ja) | 1996-04-30 |
Family
ID=17503743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27170894A Pending JPH08111529A (ja) | 1994-10-11 | 1994-10-11 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08111529A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008131038A (ja) * | 2006-11-16 | 2008-06-05 | Internatl Business Mach Corp <Ibm> | Ｍｏｓｆｅｔデバイスにおける浮遊体効果を減少させる方法及び構造体 |
| JP2012186493A (ja) * | 2012-05-14 | 2012-09-27 | Sony Corp | 半導体装置 |
-
1994
- 1994-10-11 JP JP27170894A patent/JPH08111529A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008131038A (ja) * | 2006-11-16 | 2008-06-05 | Internatl Business Mach Corp <Ibm> | Ｍｏｓｆｅｔデバイスにおける浮遊体効果を減少させる方法及び構造体 |
| JP2012186493A (ja) * | 2012-05-14 | 2012-09-27 | Sony Corp | 半導体装置 |
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