JP4648061B2

JP4648061B2 - 電界変調型単電子トランジスタ

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Publication number: JP4648061B2
Application number: JP2005119782A
Authority: JP
Inventors: 克彦西口; 洋猪川; 行徳小野; 聡藤原
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Priority date: 2005-04-18
Filing date: 2005-04-18
Publication date: 2011-03-09
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Also published as: JP2006303018A

Description

本発明は、ゲート電極に印加されるゲート電圧の電界効果により動作の制御を行う単電子トランジスタに関するものである。

単電子トランジスタは、２つのトンネル接合に挟まれた単電子島と呼ばれる微小な導電性の島の電位を、ゲート電圧で制御することにより、クーロンブロッケード状態（島の帯電エネルギーが大きいため、電子のトンネリングが禁止された状態）の発現・非発現を制御し、ソース・ドレイン間の電流を制御するトランジスタである。

図５は、一般的な単電子トランジスタの等価回路を示す回路図である。図５に示すように、単電子トランジスタは、ソースＳと単電子島５０１との間にトンネル接合５０２が設けられ、ドレインＤと単電子島５０１との間にもトンネル接合５０３が設けられ、ゲート電極Ｇが単電子島５０１に容量接合した構造となっている。単電子島５０１は、トンネル接合５０２，トンネル接合５０３に挟まれているため、電子１個が単電子島５０１に入ることによるエネルギー増加分に相当する間隔（ギャップ）で、２つのエネルギー準位ができる。なお、以下の説明では、エネルギー準位は全て電子に対するものとする。

上記構成の単電子トランジスタにおいては、ゲート・ソース間電圧Ｖ_gsを変化させると、ゲート電極Ｇと単電子島との容量的な結合により、単電子島５０１におけるエネルギー準位が変化する、ただし、上記ギャップは、一定のまま変化する。ソース・ドレイン間電圧Ｖ_dsがこのギャップよりも小さい場合、ギャップ内にソースとドレインの両方の伝導可能な準位がないと、ソース・ドレイン間に電流Ｉ_dが流れないクーロンブロッケード状態となる。一方、ソースとドレインの準位の間に単電子島の準位のいずれかが入ると、単電子島の準位を介してソース・ドレイン間に電流Ｉ_dが流れる状態になる。

よって、あるゲート・ソース間電圧Ｖ_gsでは、ブロッケードの効果で単電子島５０１内の電子個数がｎ個（ｎは整数）で安定となり、電流Ｉ_dは流れないが、ゲート・ソース間電圧Ｖ_gsが増加すると、ブロッケードが破れてもう１個電子が増えることが可能となる。後者の領域にゲート・ソース間電圧Ｖ_gsが入ると、単電子島５０１の電子数がｎ個とｎ＋１個の両方の値を取れるので、１個の電子が単電子島５０１内に入り、次に出て行くことで電流Ｉ_dが流れるようになる。なお、このとき、単電子島５０１内の電子数は、ｎ個とｎ＋１個との間を往復する。従って、図６に示すように、ゲート・ソース間電圧Ｖ_gsを変化させると、ソース・ドレイン間の電流Ｉ_dが振動することになる。その振動の周期はｅ／Ｃ_SET-gとなる。ここに、ｅは電気素量であり、Ｃ_SET-gはゲートキャパシタの容量である。

上述した特徴を備える単電子トランジスタは、低電圧・微小電流で動作するので消費電力が極めて小さく、また素子面積を極めて小さくできることなどの理由により、論理回路・記憶回路応用の観点からも注目を集めている。

この単電子トランジスタを実現するためには、電子１個が単電子島に入ることによるエネルギー増加分ｅ²／２Ｃ_totalが、熱エネルギーｋ_BＴよりも大きい必要がある。ここに、Ｃ_totalは単電子島の全静電容量、ｋ_Bはボルツマン定数、Ｔは絶対温度である。よって、Ｃ_totalが数ａＦと小さいとき、つまり素子寸法が小さいときに、室温で単電子トランジスタは動作させることが可能となる。このため、より微細な素子の製造方法の開発が試みられている。

従来の単電子トランジスタでは、一般に、単電子島に金属や半導体が用いられ、トンネル接合には絶縁膜を用いられている。金属を用いた例は、非特許文献１などに見られる。非特許文献１に示されている製造方法について説明すると、まず、図７（ａ）に示すように、絶縁膜７０１の情報にマスク７０２を配置し、斜めからアルミニウムを蒸着することで、金属パターン７０３が形成された状態とする。ついで、形成された金属パターン７０３の表面を酸化することで、図７（ｂ）に示すように、金属パターン７０３の上に、絶縁層７０４が形成された状態とする。

この後、図７（ｃ）に示すように、マスク７０２を用いて異なる斜めの方向からアルミニウムを蒸着することで、一部が金属パターン７０３の上に重なる状態に金属パターン７０５が形成された状態とする。これらのことにより、金属パターン７０３と金属パターン７０５とが、絶縁層７０４を介して重なった状態に形成される。この絶縁層７０４を介して重なっている箇所にトンネル接合が形成され、単電子トランジスタが構成できる。しかし、上述した非特許文献１の製造方法では、ｎｍオーダの寸法の素子を形成することが容易ではないため、形成可能な素子の寸法が大きくなり、動作可能な温度が数Ｋと非常に低い温度範囲に限られている。

一方、非特許文献２に示されているように、ｎｍオーダの微細な素子を形成する技術も提案されている。非特許文献２に示されている技術では、図８に示すように、シリコン基板８０１の上に、酸化シリコンからなる埋め込み絶縁層８０２を備えたＳＯＩ基板を用い、埋め込み絶縁層８０２の上のシリコン層を加工することで、くびれ部８０３ａを備えたシリコンパターン８０３を形成するようにしたものである。この技術では、形成されたシリコンパターン８０３を表面より酸化してくびれ部８０３ａにおけるシリコンの部分を小さくすることで、くびれ部８０３ａに単電子島が形成された状態としている。

この技術によれば、くびれ部８０３ａにおける量子サイズ効果によって、シリコンのエネルギーバンド禁制帯幅が広がる一方で、くびれ部８０３ａの長さ方向の中心では酸化に伴う応力によって禁制帯幅が狭くなり、中心付近に単電子島が形成されていると思われる。この技術によれば、現在の半導体装置材料であるシリコンを用いているので、半導体装置の製造に用いられている微細加工技術を利用すれば、容易に素子の微細化が可能であり、より高い温度で単電子トランジスタとして動作をさせることが可能となる。また、金属と比較して材料的な安定性も得られる。

T.A.Fulton, et al.,"Observation of Single-Electron Charging Effect in Small Tunnel Junctions",Phys. Rev. Lett., Vo1.59, pp.109-112, 1987. Yasuo Takahashi, et al., "Size Dependence of the Characterristics of Si Single-Electron Transistor on SIMOX Substrates", IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 43, NO. 8, AUGUST, 1996.

しかしながら、非特許文献２の技術においては、シリコンを酸化させることにより微細な単電子島の構造を形成するようにしているため、形成される単電子トランジスタをより高い温度で動作させるためには、酸化後のシリコン細線（単電子島）の寸法や、酸化によって発生する応力などを制御する必要がある。しかしながら、酸化による最終的な寸法を設計通りに得ることは、容易ではない。また、微細化とともに酸化時における応力を任意に制御することも難しく、さらにこの応力は酸化メカニズム自体も複雑にする。これらのように、従来では、単電子トランジスタを作製する様々な方法が報告されているが、室温に近い高温状態で動作が可能な、非常に微細な単電子島や高品質な微小トンネル接合を形成することが困難であった。

本発明は、以上のような問題点を解消するためになされたものであり、単電子トランジスタが、より安定した状態でより高温で動作できるようにすることを目的とする。

本発明に係る電界変調型単電子トランジスタは、基板の上に形成されて互いに離間して配置された半導体からなるソース及びドレインと、ソース及びドレインの間に配置されてソース及びドレインに接続する半導体からなる細線部と、基板の上に形成されたゲート電極とを少なくとも備え、ソース，細線部，及びドレインが配列された第１方向に対して垂直な第２方向の細線部の寸法は、ソース及びドレインの第２方向の寸法より小さく、ゲート電極は、細線部の第２方向の側に配置され、ゲート電極側において、細線部はソース及びドレインより凹んで配置されているようにしたものである。従って、ゲート電極にゲート電圧を印加したときに作用する電界は、他の部分に比較してソースと細線部との境界部分及びドレインと細線部との境界部分では弱まる。この結果、ソース（ドレイン）と細線部分との接合部において、エネルギーポテンシャルの山が生じる。このポテンシャルの山は、障壁として働き、各接合部にはトンネル接合が形成された状態と等しくなり、細線部には、単電子島が形成された状態となる。

上記電界変調型単電子トランジスタにおいて、細線部の、第１方向に対して垂直な第３方向の側に配置された制御電極を備え、ソースとドレインとの間に印加されるソース・ドレイン電圧が、制御電極に印加される制御電圧とゲート電極に印加されるゲート電圧との間の値であるようにしてもよい。従って、ソース（ドレイン）における電子の波動関数と細線部における電子の波動関数との間の重なりが、小さくなり、ソース（ドレイン）と細線部との間に電気的なバリアが形成された状態に等しくなる。また、波動関数の重なりが小さくなることは、障壁の厚さが厚くなることと等価である。

上記電界変調型単電子トランジスタにおいて、ソースと細線部との間及びドレインと細線部との間に形成されたトンネル接合を備えるようにしてもよい。また、前述したように、細線部に単電子島が形成される。

以上説明したように、本発明では、ソース，細線部，及びドレインが配列された第１方向に対して垂直な第２方向の細線部の寸法は、ソース及びドレインの第２方向の寸法より小さく、ゲート電極は、細線部の第２方向の側に配置され、ゲート電極側において、細線部はソース及びドレインより凹んで配置されているようにした。このため、ソース（ドレイン）と細線部分との接合部において、エネルギーポテンシャルの山が生じるようになり、これが、障壁として働き、各接合部にはトンネル接合が形成された状態と等しくなる。これらの結果、本発明によれば、細線部には、細線部の寸法よりも小さい単電子島が形成された状態となるので、単電子トランジスタが、より安定した状態でより高温で動作できるようになるという優れた効果が得られる。

以下、本発明の実施の形態について図を参照して説明する。図１は、本発明の実施の形態における電界変調型単電子トランジスタの構成例を示す断面図（ａ），（ｂ），（ｃ），及び平面図（ｄ）である。なお、図１（ｄ）のａａ線の断面が図１（ａ）であり、図１（ｄ）のｂｂ線の断面が図１（ｂ）であり、図１（ｄ）のｃｃ線の断面が図１（ｓ）である。図１に示す単電子トランジスタは、例えばシリコンからなる基板（制御電極）１０１の上に、絶縁層１０２を介してソース１０３，ドレイン１０４，及び細線部１０５とを備える。例えば、ソース１０３，ドレイン１０４，及び細線部１０５は、一体に形成されている。また、図１に示す単電子トランジスタは、ソース１０３，ドレイン１０４，及び細線部１０５の上に、絶縁層１０６を介してゲート電極１０７を備える。

ソース１０３とドレイン１０４とは、例えば、３０ｎｍ程度離間して配置されている。また、ソース１０３とドレイン１０４との間に断面の寸法（幅及び高さ）が３０ｎｍ程度とされた細線部１０５が、ソース１０３及びドレイン１０４に接触（接続）して配置されている。ここで、ゲート電極１０７側からみた場合、細線部１０５は、ソース１０３及びドレイン１０４に比較して離れた状態に形成され、ソース１０３とドレイン１０４との間の細線部１０５により溝が形成された状態となっている。

言い換えると、まず、ゲート電極１０７から細線部１０５の方向に延在する平面に平行な断面（図１（ａ）に示す断面）において、ソース１０３及びドレイン１０４に比較して、細線部１０５の寸法が小さく形成されている。加えて、ソース１０３及びドレイン１０４よりゲート電極１０７の方が、ゲート電極１０７より離れて配置されている。この結果、図１（ａ）の断面に示すように、ゲート電極１０７の側からみると、細線部１０５の部分がくぼんだ状態（トレンチ構造）となっている。また、言い換えると、ソース１０３，細線部１０５，及びドレイン１０４が配列された第１方向に対して垂直な第２方向の細線部１０５の寸法は、ソース１０３及びドレイン１０４の第２方向の寸法より小さくされ、ゲート電極１０７は、細線部１０５の第２方向の側に配置され、ゲート電極１０７の側において、細線部１０５はソース１０３及びドレイン１０４より凹んで配置されているようにする。なお、基板１０１は、細線部１０５に対し、第１方向に対して垂直な第３方向の側に配置されていることになる。

なお、図１に示す構成例では、図１（ａ）に示す断面方向だけではなく、図１（ｄ）に示すように、上記断面に直交する方向においても、細線部１０５に比較して、ソース１０３及びドレイン１０４の寸法が大きく形成されている。例えば、図１（ｂ）及び図１（ｃ）に示す断面における各寸法は、ソース１０３及びドレイン１０４が、幅２００ｎｍ，高さ４０ｎｍに形成され、細線部１０５が、幅３０ｎｍ，高さ３０ｎｍに形成されている。また、ソース１０３とドレイン１０４との間隔、言い換えると細線部１０５の長さは、３０ｎｍ程度に形成されている。なお、細線部１０５の各寸法は、数〜数十ｎｍの範囲であればよい。また、ソース１０３とドレイン１０４とは、各寸法が同じである必要はない。

なお、これらの構成は、例えば、絶縁層１０２を埋め込み絶縁層としたＳＯＩ基板を用いることで形成できる。まず、ＳＯＩ基板の埋め込み絶縁層上のＳＯＩ層を、公知のリソグラフィー技術とエッチング技術とにより微細加工することで、ソース１０３，ドレイン１０４，及び細線部１０５の部分が形成可能である。また、これらのパターンが形成された後、例えば、よく知られたＣＶＤ法もしくはスパッタ法などにより酸化シリコンを堆積することで、絶縁層１０６が形成可能である。このようにして絶縁層１０６が形成された後、絶縁層１０６の上に所定の金属材料の膜が形成された状態とし、この金属膜を公知のリソグラフィー技術とエッチング技術とにより加工することで、ゲート電極１０７の形成が可能である。

図１に示すように構成された単電子トランジスタの動作原理について、図２を用いて説明する。まず、図２（ａ）の断面に示すＡＡ’線方向のエネルギーポテンシャルの分布を考える。ゲート電極１０７からみると、ソース１０３と細線部１０５との境界部分２０１は、凹状にへこんでいる。従って、ゲート電極１０７にゲート電圧を印加したときに作用する電界は、他の部分に比較して境界部分２０１では弱まる。よく知られているように、と角部分には電界が集中するが、上述したことはこの逆である。この電界が弱くなる現象は、ドレイン１０４と細線部１０５との境界部分２０２においても同様に発生する。

この結果、ＡＡ’線方向のエネルギーポテンシャルは、図２（ｂ）に示すように、ソース１０３と細線部１０５との接合部及びドレイン１０４と細線部１０５との接合部において、山が生じる。このポテンシャルの山は、障壁として働き、各接合部にはトンネル接合が形成された状態と等しくなり、細線部１０５の２つのポテンシャルの山の間には、単電子島が形成された状態となる。このように、図１に示す単電子トランジスタによれば、ゲート電圧を印加することで、細線部１０５に単電子島が形成された状態が得られる。また、上述したポテンシャルの山は、ＡＡ’線方向に幅を有しているため、細線部１０５に形成される単電子島は、細線部１０５の長さ（ソース１０３とドレイン１０４との間隔）より小さいものとなる。

次に、ＢＢ’線方向のエネルギーポテンシャルの分布について考える。ゲート電極１０７にゲート電圧が印加されると、図２（ｃ）に示すように、ソース１０３及び細線部１０５のゲート電極１０７側のポテンシャルが下がり、電子の波動関数（太い曲線で示す：電子密度）は、ゲート電極１０７の側に偏る。このとき、基板（制御電極）１０１に電圧が印加されていない状態、あるいは、基板１０１に正の電圧が印加されていると、図２（ｃ）に示すように、ソース１０３及び細線部１０５のポテンシャルの傾きは小さく、電子の波動関数はある程度広がる。このため、ソース１０３における電子の波動関数と細線部１０５における電子の波動関数との間には、ある程度大きな重なりが生じる。

これに対し、基板１０１に負の電圧（基板電圧）を印加する（ゲート電極１０７と基板１０１との間に印加する電圧を大きくする）と、図２（ｄ）に示すように、ソース１０３及び細線部１０５のポテンシャルの傾きが大きくなり、電子の波動関数の広がりが小さくなる。ここで、ゲート電極１０７からみると、細線部１０５の方が距離が離れているため、ソース１０３における電子の波動関数と細線部１０５における電子の波動関数との間の重なりが、小さくなる。

負の基板電圧をより大きくするに従ってい、この波動関数の重なりはより小さくなり、ソース１０３と細線部１０５との間に電気的なバリアが形成された状態に等しくなる。波動関数の重なりが小さくなることは、障壁の厚さが厚くなることと等価であり、また、接合容量が小さくなることを意味する。接合容量は、障壁の厚さに反比例する。さらに、細線部１０５における電子の波動関数の広がりが小さくなることは、細線部１０５における電子の存在可能な領域が小さくなることを意味しており、細線部１０５に形成される単電子島がより小さくなることを意味している。一方、接合容量が小さくなるということは、単電子島の全容量が小さくなることを意味しており、また、単電子島の全容量が小さくなるということは、単電子島が小さくなることに等しい。この観点からも、ゲート電圧に加えて基板電圧を用いて上記波動関数の重なりを小さくすることで、細線部１０４に形成される単電子島を小さくできることがわかる。

このように、図１に示す単電子トランジスタによれば、ゲート電圧に加えて基板電圧を用いることで、細線部１０５に形成される単電子島を、より小さくすることが可能となる。この効果は、ソース１０３及びドレイン１０４の間に印加する電圧に対し、ゲート電圧及び基板電圧を異なる電圧とし、また、ゲート電圧と基板電圧とを異なる状態とすることで得られる。言い換えると、ソース・ドレイン電圧が、基板電圧とゲート電圧との間の値となっていればよい。例えば、ソース・ドレイン間に２Ｖの電圧が印加されている状態では、基板電圧を１Ｖとしゲート電圧を３Ｖとすればよい。図２（ｃ），図２（ｄ）を用いた説明では、ソース・ドレイン間に０Ｖの電圧が印加されている状態を示している。また、電子ではなく正孔を素電荷としても散る場合は、ゲート電圧より基板電圧の方が高い状態となっていればよい。

上述した各効果により、細線部１０５に形成される単電子島を、細線部１０５の加工寸法より小さくできるので、図１に示す単電子トランジスタによれば、より高い温度における動作が可能となる。また、図１に示す単電子トランジスタでは、単電子島やトンネル接合を個別に形成する必要がないので、素子特性の安定性をより向上させることが可能となり、再現性の向上が得られる。

次に、上述したゲート電圧及び基板電圧による細線部１０５に形成される単電子島の縮小の効果について測定した結果を示す。まず、測定に用いた単電子トランジスタの各寸法について説明する。まず、図３（ａ）の平面図に示すように、ソース１０３及びドレイン１０４は、幅４００ｎｍとし、ソース１０３とドレイン１０４との間隔は６０ｎｍとする。また、細線部１０５は、幅２７．５ｎｍとし、長さ６０ｎｍとする。次に、図３（ｂ）の断面図に示すように、絶縁層１０２は膜厚４００ｎｍ、ソース１０３及びドレイン１０４は膜厚４０ｎｍ、細線部１０５は膜厚１８ｎｍ、絶縁層１０６はソース１０３及びドレイン１０４の上の部分が膜厚５０ｎｍとする。従って、細線部１０５は、ゲート電極１０７より７２ｎｍ離間し、ソース１０３及びドレイン１０４は、ゲート電極１０７より５０ｎｍ離間している。

上記寸法に形成された単電子トランジスタの電流特性を図３（ｃ）に示す。図３（ｃ）に示すように、基板１０１に印加され低電圧を負の方向に大きくしていくと、クーロンブロッケードを示す周期的な電流振動のピークが鋭くなっている。これは帯電エネルギーが大きくなっていることを示している。この特性から導出できるトンネル接合容量の基板電圧に対する変化を図３（ｄ）に示す。図３（ｄ）に示すように、基板１０１に印加する電圧を１０Ｖとした場合に比較し、基板１０１に印加する電圧を−１０Ｖとすると、接合容量が５分の１程度にまで小さくなる。これは、前述したように、単電子島の全容量が５分の１程度にまで小さくなることと等価であり、単電子島が小さくなっていることを示している。また、図３（ｄ）に示す結果は、図１に示す単電子トランジスタによれば、加工寸法で決まる動作温度の５倍の温度で動作をさせることが可能であることを示している。

次に、本発明の実施の形態における他の電界変調型単電子トランジスタの構成例について、図４を用いて説明する。なお、図４（ａ）は平面図、図４（ｂ），図４（ｃ）は断面図である。図４に示す単電子トランジスタは、絶縁性材料かなる基板４０１の上に、シリコンからなるソース４０２，ドレイン４０３，及び細線部４０４とを備える。例えば、ソース４０２，ドレイン４０３，及び細線部４０４は、一体に形成されている。また、図４に示す単電子トランジスタは、基板４０１の上の細線部４０４の側方にゲート電極４０５及び制御電極４０６を備え、これらを覆うように絶縁層４０７を備えている。

ソース４０２とドレイン４０３とは、例えば、３０ｎｍ程度離間して配置されている。また、ソース４０２とドレイン４０３との間に断面の寸法（幅及び高さ）が３０ｎｍ程度とされた細線部４０４が、ソース４０２及びドレイン４０３に接触（接続）して配置されている。ここで、ゲート電極４０５の側からみた場合、細線部４０４は、ソース４０２及びドレイン４０３より離れて配置され、ソース４０２とドレイン４０３との間の細線部４０４により溝が形成された状態となっている。

言い換えると、まず、ゲート電極４０５から細線部４０４の方向に延在する平面（図４（ａ）に示す平面）に平行な断面において、ソース４０２及びドレイン４０３に比較して、細線部４０４の寸法が小さく形成されている。加えて、ソース４０２及びドレイン４０３よりゲート電極４０５の方が、ゲート電極４０５より離れて配置されている。この結果、図１（ａ）の平面に示すように、ゲート電極４０５の側からみると、細線部４０４の部分がくぼんだ状態（トレンチ構造）となっている。また、言い換えると、ソース４０２，細線部４０４，及びドレイン４０３が配列された第１方向に対して垂直な第２方向の細線部４０４の寸法は、ソース４０２及びドレイン４０３の第２方向の寸法より小さくされ、ゲート電極４０５は、細線部４０４の第２方向の側に配置され、ゲート電極４０５の側において、細線部４０４はソース４０２及びドレイン４０３より凹んで配置されているようにする。なお、制御電極４０６は、細線部４０４に対し、第１方向に対して垂直な第３方向の側に配置されていることになる。

このように構成された図４に示す単電子トランジスタにおいても、図１に示す単電子トランジスタと同様に、ゲート電極４０５からみると、ソース４０２と細線部４０４との境界部分が凹状にへこんでいるので、ゲート電極４０５にゲート電圧を印加したときに作用する電界は、他の部分に比較して弱まる。これは、ドレイン４０３と細線部４０４との境界部分においても同様に発生する。

この結果、ソース４０２と細線部４０４との接合部及びドレイン４０３と細線部４０４との接合部において、ポテンシャルの山が生じ、これが障壁として働き、各接合部にはトンネル接合が形成された状態と等しくなる。従って、細線部４０４には、単電子島が形成された状態となる。このように、図４に示す単電子トランジスタにおいても、ゲート電極４０５にゲート電圧を印加することで、細線部４０４に単電子島が形成された状態が得られる。また、上述したポテンシャルの山は、幅を有しているため、細線部４０４に形成される単電子島は、細線部４０４の長さ（ソース４０２とドレイン４０３との間隔）より小さいものとなる。

加えて、図４に示す単電子トランジスタでは、制御電極４０６を備えているので、ゲート電極４０５に加えて制御電極４０６を用いて２つの電界を作用させることで、図２（ｃ），図２（ｄ）を用いて説明した状態と同様に、細線部４０４に形成される単電子島を、より小さくすることが可能となる。なお、図４に示す単電子トランジスタにおける制御電極４０６が、図１に示す単電子トランジスタの基板１０１に対応している。ただし、図４に示す単電子トランジスタによれば、同一の基板上に複数の単電子トランジスタを配置した場合、各々の単電子トランジスタ毎に制御電極４０６が配置された状態にできるので、制御電極４０６による制御を、各々の単電子トランジスタ毎に行うことが可能となる。

なお、制御電極は、図４（ａ）に示すように、基板４０１の上の細線部４０４などが形成されている面と同一平面上に配置されている必要はなく、例えば、絶縁層４０７の上に配置されていてもよく、また、基板側に配置されていてもよい。また、図４（ａ）では、細線部４０４が、基板４０１の平面上でソース４０２及びドレイン４０３の幅方向の中央部に配置されているようにしたが、これに限るものではなく、ゲート電極４０５の側からより離れて配置されているようにしてもよい。

なお、上述では、ソース，細線部，及びドレインが一体に形成されている場合について例示したが、これに限るものではなく、各々個別に形成されていてもよい。また、ソースと細線部との界面及びドレインと細線部との界面に、トンネル障壁として機能する絶縁層が形成されていてもよい。このように構成することで、ゲート電圧などが印加されていなくてもトンネル障壁（トンネル接合）が形成され、細線部に単電子島が形成された状態となり、前述したゲート電圧等の制御による効果がより顕著となる。

また、上記では、伝導する素電荷が電子の場合について説明したが、これに限るものではなく、ゲート電圧に印加する電圧の極性を逆にすることで、正孔を素電荷として動作させることができる。また、上述では、ソース，ドレイン，及び細線部が、シリコンから構成されている場合について説明したが、これに限るものではなく、これらは、他の半導体材料から構成されていてもよい。また、ソース，ドレイン，及び細線部が、各々異なる半導体材料から構成されていてもよい。

本発明の実施の形態における電界変調型単電子トランジスタの構成例を示す断面図（ａ），（ｂ），（ｃ），及び平面図（ｄ）である。図１の単電子トランジスタの動作原理について説明する説明図である。細線部４０４に形成される単電子島の縮小の効果について測定した結果を示す説明図である。本発明の実施の形態における他の電界変調型単電子トランジスタの構成例示す平面図（ａ），及び断面図（ｂ），（ｃ）である。一般的な単電子トランジスタの等価回路を示す回路図である。単電子トランジスタのゲート・ソース間電圧Ｖ_gsを変化させたときの、ソース・ドレイン間の電流Ｉ_dの振動の状態を示す特性図である。従来よりある単電子トランジスタの製造方法例を示す工程図である。従来よりある単電子トランジスタの構成例を示す構成図である。

符号の説明

１０１…基板、１０２…絶縁層、１０３…ソース、１０４…ドレイン、１０５…細線部、１０６…絶縁層、１０７…ゲート電極。

Claims

基板の上に形成されて互いに離間して配置された半導体からなるソース及びドレインと、
前記ソース及びドレインの間に配置されて前記ソース及び前記ドレインに接続する半導体からなる細線部と、
前記基板の上に形成されたゲート電極と
を少なくとも備え、
前記ソース，前記細線部，及び前記ドレインが配列された第１方向に対して垂直な第２方向の前記細線部の寸法は、前記ソース及びドレインの前記第２方向の寸法より小さく、
前記ゲート電極は、前記細線部の前記第２方向の側に配置され、
前記ゲート電極側において、前記細線部は前記ソース及び前記ドレインより凹んで配置され、
前記細線部に単電子島が形成される
ことを特徴とする電界変調型単電子トランジスタ。
請求項１記載の電界変調型単電子トランジスタにおいて、
前記細線部の、前記第１方向に対して垂直な第３方向の側に配置された制御電極を備え、
前記ソースと前記ドレインとの間に印加されるソース・ドレイン電圧は、前記制御電極に印加される制御電圧と前記ゲート電極に印加されるゲート電圧との間の値である
ことを特徴とする電界変調型単電子トランジスタ。
請求項１又は２記載の電界変調型単電子トランジスタにおいて、
前記ソースと細線部との間及び前記ドレインと細線部との間に形成されたトンネル接合を備える
ことを特徴とする電界変調型単電子トランジスタ。