KR101009139B1 - 상온동작 실리콘 단전자 소자의 제작방법 - Google Patents
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Abstract
본 발명은 상온동작 실리콘 단전자 소자의 제작방법에 관한 것으로서, 더욱 상세하게는 전자빔 리소그래피법(e-beam lithography)과 열산화 공정(thermal oxidation)을 통하여 다수개의 트랜치를 형성함으로써 다중 양자점과 터널접합을 형성하는 것을 특징으로 하는 상온동작 단전자 소자의 제작방법에 관한 것이다. 본 발명에 따른 상온동작 실리콘 단전자 소자의 제작방법에 따르면, 이중 게이트를 형성할 필요가 없어 이를 위한 별도의 금속막 증착과 패터닝 공정이 생략되어 제작비용이 감소되고, 공정이 단순화된다. 또한, 게이트 산화막을 형성함에 있어서 열산화 공정의 온도와 시간을 조절하여 양자점과 터널접합의 크기를 용이하게 변경하여 가할 수 있다.
단전자소자, 쿨롱블락케이드, PADOX, 실리콘
Description
본 명세서에서 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 발명의 상세한 설명과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니된다.
도 1a는 본 발명에 따른 상온동작 실리콘 단전자 소자의 제작방법중 액티브 영역이 형성된 상태를 나타내는 사시도,
도 1b는 도 1a의 A-A선에 따른 단면도,
도 1b는 도 1a의 A-A선에 따른 단면도,
도 2는 본 발명에 따른 상온동작 실리콘 단전자 소자의 제작방법중 세선의 채널층이 형성된 상태를 나타내는 사시도,
도 3a는 본 발명에 따른 상온동작 실리콘 단전자 소자의 제작방법중 게이트 산화막이 성막된 상태를 나타내는 사시도,
도 3b는 도 3a의 B-B선에 따른 단면도,
도 3b는 도 3a의 B-B선에 따른 단면도,
도 4a는 본 발명에 따른 상온동작 실리콘 단전자 소자의 제작방법중 다수개의 트랜치가 형성된 상태를 나타내는 사시도,
도 4b는 도 4a의 C-C선에 따른 단면도,
도 4b는 도 4a의 C-C선에 따른 단면도,
도 5a는 본 발명에 따른 상온동작 실리콘 단전자 소자의 제작방법중 중간 산화막이 성막된 상태를 나타내는 사시도,
도 5b는 도 5a의 D-D선에 따른 단면도,
도 5c는 도 5b의 Z부분의 확대도,
도 5b는 도 5a의 D-D선에 따른 단면도,
도 5c는 도 5b의 Z부분의 확대도,
도 6a는 본 발명에 따른 상온동작 실리콘 단전자 소자의 제작방법중 상부 게이트가 형성된 상태를 나타내는 사시도,
도 6b는 도 6a의E-E선에 따른 단면도,
도 6b는 도 6a의E-E선에 따른 단면도,
도 7은 본 발명에 따른 상온동작 실리콘 단전자 소자의 제작방법중 제1콘택홀 내지 제3콘택홀이 형성된 상태를 나타내는 사시도,
도 8a는 본 발명에 따른 상온동작 실리콘 단전자 소자의 제작방법중 소오스 패드, 드레인 패드, 게이트 패드가 형성된 상태를 나타내는 사시도,
도 8b는 도 8a의 F-F선에 따른 단면도이다.
도 8b는 도 8a의 F-F선에 따른 단면도이다.
※ 도면의 주요 부분에 대한 부호의 설명
10 : SOI 기판
11 : 반도체 기판
12 : 산화막
20 : 액티브 영역
20a : 채널층
30 : 게이트 산화막
30' : 중간 산화막
30' : 중간 산화막
30a : 트랜치
40 : 상부 게이트
50a: 제1콘택홀
50b: 제2콘택홀
50c: 제3콘택홀
50b: 제2콘택홀
50c: 제3콘택홀
60: 소오스 패드
70: 드레인 패드
70: 드레인 패드
80: 게이트 패드
TJ : 터널링 접합
QD : 양자점
본 발명은 상온동작 실리콘 단전자 소자의 제작방법에 관한 것으로서, 더욱 상세하게는 전자빔 리소그래피법(e-beam lithography)과 열산화 공정(thermal oxidation)을 통하여 다수개의 트랜치를 형성함으로써 다중 양자점과 터널접합을 형성하는 것을 특징으로 하는 상온동작 단전자 소자의 제작방법에 관한 것이다.
단전자 소자는 쿨롱 블락케이트(Coulomb blockade) 효과에 의해 하나의 전자를 전극으로 더하거나 전극으로부터 감하는 것이 가능한 소자로서, 전력소모가 적고, 직접도에 있어 기존의 상보형 금속 산화막 반도체(Complementary metal-oxide-semiconductor: CMOS)를 대체할 차세대 소자로 대두되고 있다.
현재, 단전자 소자의 양자점의 크기를 줄이는 방식으로 소자의 동작온도를 높이고 있다. 그리고 양자점의 개수를 늘리면 양자점 자체의 전기용량이 상대적으로 감소하여 양자점 전체의 전기용량이 감소하고, 이로써 양자점의 동작온도를 상온으로 높일 수 있다.
단전자 소자는 쿨롱 블락케이트(Coulomb blockade) 효과에 의해 하나의 전자를 전극으로 더하거나 전극으로부터 감하는 것이 가능한 소자로서, 전력소모가 적고, 직접도에 있어 기존의 상보형 금속 산화막 반도체(Complementary metal-oxide-semiconductor: CMOS)를 대체할 차세대 소자로 대두되고 있다.
현재, 단전자 소자의 양자점의 크기를 줄이는 방식으로 소자의 동작온도를 높이고 있다. 그리고 양자점의 개수를 늘리면 양자점 자체의 전기용량이 상대적으로 감소하여 양자점 전체의 전기용량이 감소하고, 이로써 양자점의 동작온도를 상온으로 높일 수 있다.
이러한 단전자 소자의 양자점은 크게 두가지 방식으로 형성할 수 있다. 그 중 하나는 채널을 형성한 후 채널의 모양에 따라 열산화 공정을 사용하여 양자점을 형성하는 방식이다. 이 방식으로 제작할 수 있는 양자점의 개수는 한계가 있고 상온에서 동작하는 소자를 만들기 위하여는 아주 작은 양자점이 요구되나 실제로 제작이 용이하지 않다. 다른 방식으로는 기존의 금속 산화막 반도체 전계효과 트랜지스터(MOSFET) 위에 절연 산화막을 적층하고 채널층에 양자점을 형성하기 위하여, 채널과 직교한 세선 형태의 게이트를 제작하는 이중게이트(Dual gate)형태를 형성한다. 이 상태에서 세선 형태의 게이트에 전압을 인가하면 채널층에 터널링 장벽(tunneling barrier)과 양자점(Quantum Dot)이 형성되어 전자의 터널링을 게이트에 인가되는 전압으로 제어하는 방식이다.
그러나 이러한 방법은 적층 공정이 매우 복잡하고 불안정하므로 제조비용이 증가되며, 많은 수의 양자점을 형성하기 위해서는 세선형태의 게이트 제작이 용이하지 않다는 문제가 있었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 채널층에 직교하는 다수개의 트랜치를 형성함으로써 다중 양자점과 터널접합을 용이하게 형성할 수 있는 상온동작 실리콘 단전자 소자의 제작방법을 제공하는데 있다.
본 발명의 또다른 목적은 공정이 단순하고, 소비전력이 낮으며 많은 수의 양자점을 용이하게 형성할 수 있어 소자의 동작온도가 상온이 되게 하는 상온동작 실리콘 단전자 소자의 제작방법을 제공하는데 있다.
본 발명의 또다른 목적은 공정이 단순하고, 소비전력이 낮으며 많은 수의 양자점을 용이하게 형성할 수 있어 소자의 동작온도가 상온이 되게 하는 상온동작 실리콘 단전자 소자의 제작방법을 제공하는데 있다.
이하, 첨부된 도면을 참고하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명을 설명하기에 앞서 관련된 공지기능 및 구성에 대한 구체적 설명이 본발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 설명은 생략하기로 한다.
먼저, 반도체 기판(11)과 반도체 기판(11)위에 산화막(12)이 적층된 SOI기판상에 반도체 층을 형성한다(S100). 본 명세서에서는 반도체 기판(11)과 반도체 기판(11)위에 산화막(12)이 적층된 구조를 SOI기판이라 한다.
그 다음, 반도체층(20)을 식각하여 액티브 영역을 정의한다(S200). 반도체층(20)이 형성된 SOI기판(10)상에 제1포토레지스트 패턴(미도시)을 형성하고(S210), 제2포토레지스트를 마스크로 하여 반도체층(20)을 식각함으로써(S220),도 1a 및 도 1b에 도시된 바와 같이, 소오스 영역, 드레인 영역과 이들을 연결해 주는 채널영역인 액티브 영역을 정의한다. 이때, 식각은 건식식각 또는 습식식각에 의할 수 있다. 식각이 끝난 후, 제1포토레지스트는 제거한다(S230).
그 후, 액티브 영역중 채널 영역을 식각하여 채널층을 형성한다(S300). 액티브 영역중 채널영역 상에 전자빔을 이용하여 0.1~10nm의 선폭을 갖는 제1전자빔 레지스트 패턴(미도시)을 형성한다(S310). 이때, 제1전자빔 레지스트 패턴은 폴리메틸메타크릴레이트(PMMA)를 이용한다. 제1전자빔 레지스트 패턴을 마스크로 하여 액티브 영역을 식각하여 도 2에 도시된 바와 같이, 세선의 채널층을 형성한다(S320). 채널층의 선폭은 0.1~10nm이 된다. 식각은 건식식각을 사용함이 바람직하다. 식각이 끝난 후, 전자빔 레지스트패턴을 제거한다(S330). 제1전자빔 레지스트 패턴인 미세패턴의 현상시 초음파 세척기를 이용하여 비등방성의 미세패턴을 형성함이 바람직하다.
그 다음으로, SOI기판(10) 상에 게이트 산화막(30)을 성막한다(S400). 도 3a 및 도 3b에 도시된 바와 같이, SOI기판(10)의 상부 전면에 성막되며, 게이트 산화막(30)은 실리콘 산화막으로 이루어진다. 게이트 산화막(30)은 열산화 공정을 이용하여 약 5~10nm의 두께로 형성됨이 바람직하며, 더욱 바람직하게는 10nm의 두께로 형성된다.
그 후, 게이트 산화막(30)을 식각하여 다수개의 트랜치를 형성한다(S500). 앞서, 게이트 산화막 성막단계(S400)를 거친 SOI기판(10)의 상부 전면에 제2전자빔 레지스트를 도포한 후, 원하는 소정의 크기와 개수의 제2전자빔 레지스트 패턴을 형성한다(S510). 제2전자빔 레지스트도 제1전자빔 레지스트와 마찬가지로 폴리메틸메타크릴레이트(PMMA)를 이용한다. 제2전자빔 레지스트 패턴을 마스크로 하여 채널층과 직교하도록 게이트 산화막을 식각하여, 도 4a 및 도 4b에 도시된 바와 같이, 트랜치를 형성한다(S520). 식각은 습식식각이나 건식식각을 사용한다. 건식식각은 CHF3 가스를 이용하여 실리콘 산화막을 식각하거나, CF4와 같은, 실리콘과 선택비를 갖는 가스를 사용하여 식각할 수 있다. 습식식각은 초음파 세척기(Ultra-sonic)에 BOE(Buffered Oxide Etchant)를 이용하여 식각한다. 식각한 후, 제2전자빔 레지스트 패턴을 제거한다(S530).
그 다음으로, 중간 산화막(30')을 성막한다(S600). 중간 산화막(30')은 도 5a 및 도 5b에 도시된 바와 같이, SOI기판(10)의 상부 전면에 형성되고, 실리콘 산화막으로 되어 있으며, 열산화 공정을 이용하여 형성함이 바람직하다. 중간 산화막(30')의 형성으로 트랜치와 채널층의 접합부분에는 스트레스의 누적이 발생한다. 따라서 열산화가 다른 부분에 비하여 강하게 일어나 도 5c에 도시된 바와 같이, 다수의 터널접합(TJ)과 양자점(QD)이 동시에 형성된다. 열산화 공정시 적용되는 온도와 시간에 따라 양자점(QD)과 터널접합(TJ)의 크기가 결정되는바, 온도와 시간을 조절함으로써 변경가능하다.
그 후, SOI기판의 전면에 폴리실리콘막을 성막한다(S700). 폴리실리콘막(미도시)은 게이트를 형성하기 위한 것이며, 바람직하게는 저압화학기상증착법(Low Pressure Chemical Vapor Deposition: LPCVD)을 사용하여, 50~150nm의 두께로 형성한다.
그 다음으로, 폴리실리콘막을 식각하여 상부 게이트(40)를 형성한다(S800). 폴리실리콘막 상에 제2포토 레지스트 패턴(미도시)을 형성하고(S810), 제2포토 레지스트 패턴을 마스크로 하여 폴리실리콘막을 식각하여 도 6a 및 도 6b에 나타난 바와 같이, 중간 산화막(30')의 상부에 상부게이트(40)를 형성한다(S820). 식각은 건식식각 또는 습식식각을 사용한다. 식각한 후, 제2포토 레지스트 패턴을 제거한다(S830).
그 후, 상부 게이트(40)와 액티브 영역(20)에 불순물 이온을 주입한다(S900). 상부 게이트(940)에 불순물 이온을 주입함으로써 게이트를 도핑시킴과 동시에, 액티브 영역(20)에 불순물 이온을 주입함으로써 소오스와 드레인을 형성한다. 상부 게이트(40)와 액티브 영역(20)에 동시에 불순물 이온을 주입하여, 노광 마스크를 사용하는 경우에 비하여 채널층의 미스 얼라인(mis-align)을 최대한 없앨 수 있다.
그 다음으로, 상부 게이트(40)와 액티브 영역(20)의 일부를 식각하여 도 7에 도시된 바와 같이, 콘택홀(50a, 50b, 50c)을 형성한다(S1000). 중간 산화막(30')의 상부에 제3포토 레지스트 패턴(미도시)을 형성한다(S1010). 제3포토 레지스트 패턴을 마스크로 하여 소오스 영역, 드레인 영역, 게이트 영역의 일부가 노출되도록 식각함으로써, 제1콘택홀 내지 제3콘택홀(50a, 50b, 50c)을 형성한다(S1020). 식각은 습식식각에 의함이 바람직하다. 이때 상부 게이트(40)의 상부에는 실리콘 산화막이 존재하지 않으나 하기될 금속막을 증착시키기 위하여 임의로 제3콘택홀(50c)을 형성한 것이다.
그 후, 제1콘택홀 내지 제3콘택홀(50a, 50b, 50c)이 매립되도록 금속막을 증착하여 게이트패드(80), 소오스패드(60) 및 드레인패드(70)를 형성한다(S1100). 제1콘택홀 내지 제3콘택홀(50a, 50b, 50c)이 매립되도록 금속막을 증착한 후, 제3포토레지스트 패턴과 제3포토레지스트 패턴의 상부에 증착된 금속막을 제거함으로써, 도 8a 및 도 8b에 도시된 바와 같이, 게이트패드(80), 소오스패드(60) 및 드레인패드(70)를 형성한다.
앞서 설명한 바와 같은 제작방법에 의하여 제작된 상온동작 실리콘 단전자 소자는 상부 게이트에 인가되는 전압에 따라 양자점(QD)의 전위가 변화되어 소오스에서 전자가 양자점을 통과하여 터널링 현상에 의하여 드레인으로 이동한다.
비록 본 발명이 상기 언급된 바람직한 실시예와 관련되어 설명되어 졌지만, 발명의 요지와 범위로부터 벗어남이 없이 다양한 수정이나 변형을 하는 것이 가능하다. 따라서, 첨부된 특허청구범위는 본 발명의 요지에 속하는 한 이러한 수정이나 변형을 포함할 것이다.
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상기와 같은 본 발명에 따르면, 종래 단전자 소자를 제작함에 있어 게이트를 이중 게이트로 형성하거나 고가의 저온장치를 이용하지 않고, 전자빔 리소그래피법과 열산화 공정을 이용하여 원하는 개수와 크기를 갖는 양자점과 터널접합을 용이하게 형성할 수 있다.
또한, 전자빔 레지스트의 미세패턴 현상시 현상액에 담가두는 기존과 달리 초음파 세척기를 이용하여 비등방성의 미세패턴을 형성할 수 있다.
그리고, 다수개의 양자점을 직렬로 형성함으로써 매우 작은 자체전기용량을 갖도록 하여 상온에서도 동작이 가능한 단전자 소자를 제작할 수 있다.
본 발명에 따른 제작방법은, 이중 게이트를 형성할 필요가 없어 이를 위한 별도의 금속막 증착과 패터닝 공정이 생략되어 제작비용이 감소되고, 공정이 단순화된다.
또한, 게이트 산화막을 형성함에 있어서 열산화 공정의 온도와 시간을 조절하여 양자점과 터널접합의 크기를 용이하게 변경하여 가할 수 있다.
아울러, 본 발명에 따른 제작방법에 의하여 제작된 단전자 소자는 단전자 로직회로 및 단전자 메모리 등에 폭넓게 응용가능하다.
Claims (9)
- 반도체 기판과 상기 반도체 기판상에 산화막이 적층된 구조의 SOI기판상에 반도체층을 형성하는 단계;상기 반도체층을 식각하여 액티브 영역을 정의하는 단계;상기 액티브 영역중 채널영역을 식각하여 채널층을 형성하는 단계;상기 SOI기판 상에 실리콘산화막인 게이트 산화막을 성막하는 단계;상기 게이트 산화막을 식각하여 상기 채널층과 직교하는 다수개의 트랜치를 형성하는 단계;상기 SOI기판의 상면에 실리콘 산화막인 중간 산화막을 성막하는 단계;상기 채널층 상에 폴리실리콘막을 성막하는 단계;상기 폴리실리콘 막을 식각하여 상부게이트를 형성하는 단계;상기 상부 게이트와 액티브 영역에 불순물 이온을 주입하는 단계;상기 상부게이트와 상기 액티브 영역의 일부를 식각하여 콘택홀을 형성하는 단계; 및상기 콘택홀에 금속막을 증착하여 게이트패드, 소오스패드 및 드레인 패드를 형성하는 단계;를 포함하고,상기 다수개의 트랜치에 의하여 다수개의 양자점과 터널접합이 형성되는 것을 특징으로 하는 상온동작 실리콘 단전자 소자의 제작방법.
- 제 1 항에 있어서,상기 채널층은 0.01~10nm의 선폭으로 형성되는 것을 특징으로 하는 상온동작 실리콘 단전자 소자의 제작방법.
- 제 1 항에 있어서,상기 게이트 산화막 형성단계 또는 상기 중간 산화막 형성단계는,열산화 공정에 의하는 것을 특징으로 하는 단전자 소자의 제작방법.
- 제 3 항에 있어서,상기 게이트 산화막은 5~10nm의 두께로 형성되는 것을 특징으로 하는 상온동작 실리콘 단전자 소자의 제작방법.
- 제 3항에 있어서,상기 중간 산화막은 10~20nm의 두께로 형성하는 것을 특징으로 하는 상온동작 실리콘 단전자 소자의 제작방법.
- 제 1 항에 있어서,상기 다수개의 트랜치 형성단계는제2전자빔 레지스트를 형성하는 단계; 및상기 제2전자빔 레지스트를 이용하여 상기 다수개의 트랜치를 식각하는 단계;를 포함하는 것을 특징으로 하는 상온동작 실리콘 단전자 소자의 제작방법.
- 제 6 항에 있어서,제1전자빔 레지스트 패턴은 초음파 세척기에 의하여 형성되어 비등방성을 갖는 것을 특징으로 하는 상온동작 실리콘 단전자 소자의 제작방법.
- 제 1 항에 있어서,상기 폴리실리콘막의 형성단계에서,상기 폴리실리콘막은 저압화학기상증착법에 의하여 형성되고, 그리고,상기 폴리실리콘막의 두께는 50~150nm인 것을 특징으로 하는 상온동작 실리콘 단전자 소자의 제작방법.
- 제 1 항에 있어서,상기 금속막 형성단계에서,상기 금속막은 200~300nm의 두께로 형성되는 것을 특징으로 하는 상온동작 실리콘 단전자 소자의 제작방법.
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