KR100968032B1 - 상온 동작 단전자 나노소자 제조방법 - Google Patents
상온 동작 단전자 나노소자 제조방법 Download PDFInfo
- Publication number
- KR100968032B1 KR100968032B1 KR1020070093458A KR20070093458A KR100968032B1 KR 100968032 B1 KR100968032 B1 KR 100968032B1 KR 1020070093458 A KR1020070093458 A KR 1020070093458A KR 20070093458 A KR20070093458 A KR 20070093458A KR 100968032 B1 KR100968032 B1 KR 100968032B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- oxide film
- layer
- fine pattern
- polysilicon layer
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 28
- 229920005591 polysilicon Polymers 0.000 claims abstract description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 22
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 22
- 239000010703 silicon Substances 0.000 claims abstract description 22
- 239000002184 metal Substances 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 230000008569 process Effects 0.000 claims description 7
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 238000000609 electron-beam lithography Methods 0.000 claims description 2
- 238000000206 photolithography Methods 0.000 claims description 2
- 238000003475 lamination Methods 0.000 claims 1
- 230000005641 tunneling Effects 0.000 abstract description 15
- 239000002096 quantum dot Substances 0.000 abstract description 14
- 230000004888 barrier function Effects 0.000 abstract description 13
- 238000000151 deposition Methods 0.000 abstract 1
- 238000001465 metallisation Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000002207 thermal evaporation Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/7613—Single electron transistors; Coulomb blockade devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 상온 동작을 위한 단전자 나노소자 및 그 제조방법에 관한 것으로, 특히 하층 게이트에 의하여 양자점의 터널링 장벽을 임의로 제어 가능하게 하고, 상층 게이트에 의하여 양자점의 에너지 준위를 변화시켜 상온에서도 동작가능한 단전자 나노소자 및 그 제조방법을 제공한다. 이를 실현하기 위한 수단으로 본 발명에 따르는 상온 동작을 위한 단전자 나노소자의 제조방법은, 제1실리콘층(12),산화막층(11) 및 제2실리콘층(10)으로 이루어진 기판의 제1실리콘층(12)을 식각하여 소오스(S) 영역과 드레인(D) 영역 및 수 나노미터 스케일의 전도채널(CH)을 형성하는 전도채널 형성단계(S10); 산화막층(11)과 제1실리콘층(12)의 상면에 제1산화막(13)을 성막하는 제1산화막 성막단계(S20); 제1산화막(13) 위에 제1폴리실리콘층(14)을 적층하는 제1폴리실리콘층 적층단계(S30); 전도채널에 직교하도록 수 나노미터 선폭의 미세패턴의 레지스트(15a,15b)를 형성하는 미세패턴 레지스트 형성단계(S40); 미세패턴 레지스트(15a,15b)를 마스크로 하여 제1폴리실리콘층(14)을 식각하여 하층게이트(14a, 14b)를 형성하는 하층게이트 형성단계(S50); 제1산화막(13)과 미세패턴 레지스트(15a,15b)의 상면에 제2산화막(16)을 형성하는 제2산화막 형성단계(S60); 제2산화막(16)에 제2폴리실리콘층(17)을 적층하는 제2폴리실리콘층 적층단계(S70); 제2폴리실리콘층(17)을 식각하여 상층게이트(17a)를 형성하는 상층게이트 형성단계(S80); 미세패턴 레지스트(15a, 15b)와 상층게이트(17a)를 마스크로 하여, 전도채널을 제외한 영역을 도핑하는 도핑단계(S90); 제1실리콘층(12)의 소오스 영역 및 드레인 영역에 트렌치(13a)를 형성하는 트렌치 형성단계(S100); 트렌치(13a)가 형성된 소오스 영역과 드레인 영역에 금속패드(18, 19)를 형성하는 금속패드 형성단계(S110);로 이루어지는 것을 특징으로 한다. 또한, 이러한 방법에 의하여 제조된 상온동작 단전자 나노소자를 제공한다.
단전자, 나노소자, 상온동작, 양자점, 터널링 장벽, 에너지 준위, 상층게이트, 하층게이트
Description
본 발명은 상온에서 동작하는 단전자 나노소자 및 그 제조방법에 대한 것으로서, 특히 양자점의 터널링 장벽을 하층게이트에 의해서 임의적 제어가 가능하도록 하고, 상층 게이트에 의하여 양자점의 에너지 준위를 변화시켜 상온에서 동작하는 단전자 나노소자 제조방법에 관한 것이다.
반도체 기술의 소형화(scale-down)현상의 한계에 따라, 단전자 터널링 현상을 이용한 단전자 나노소자는 현재 CMOS소자의 대체소자로 각광받으면서 차세대 테라급 집적회로 소자로 응용하고자 그 연구가 활발히 진행되고 있다.
단전자 나노소자는 전자의 터널링 현상을 이용하므로 반드시 소오스와 드레인 사이에 터널링 장벽이 존재하여야 한다. 종래에 터널링 장벽의 형성방법은 PADOX(Pattern Dependent Oxidation)기법을 이용한 자연발생적인 것으로, 장벽의 높이와 넓이를 임의로 제어하기 어렵다, 또한, PADOX기법에 의하여 형성된 터널링 장벽의 역할을 하는 포텐셜 장벽이 낮아져서 저온에서만 동작하는 문제점이 있었다.
반도체 기술의 소형화(scale-down)현상의 한계에 따라, 단전자 터널링 현상을 이용한 단전자 나노소자는 현재 CMOS소자의 대체소자로 각광받으면서 차세대 테라급 집적회로 소자로 응용하고자 그 연구가 활발히 진행되고 있다.
단전자 나노소자는 전자의 터널링 현상을 이용하므로 반드시 소오스와 드레인 사이에 터널링 장벽이 존재하여야 한다. 종래에 터널링 장벽의 형성방법은 PADOX(Pattern Dependent Oxidation)기법을 이용한 자연발생적인 것으로, 장벽의 높이와 넓이를 임의로 제어하기 어렵다, 또한, PADOX기법에 의하여 형성된 터널링 장벽의 역할을 하는 포텐셜 장벽이 낮아져서 저온에서만 동작하는 문제점이 있었다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 창출된 것으로서, 하층 게이트에 의하여 양자점의 터널링 장벽을 임의로 제어 가능하게 하고, 상층 게이트에 의하여 양자점의 에너지 준위를 변화시켜 상온에서도 동작가능한 단전자 나노소자 제조방법을 제공한다.
본 발명인 상온동작 단전자 나노소자의 제조방법에 의하여 제조된 단전자 나노소자는, 양자점 상단에 위치하는 상층 게이트에 인가되는 전압이 양자점에만 영향을 주어 양자점의 에너지 준위를 임의적으로 변화시킬 수 있는 장점이 있다.
또한, 하층 게이트에 의하여 양자점 터널링 장벽을 제어하여 터널링 장벽을 높게 형성할 수 있는바 상온에서도 동작가능한 단전자 나노소자를 제공할 수 있다.
따라서, 본 발명에 의한 상온동작 단전자 나노소자는 테라급 집적회로의 로직게이트 및 메모리 소자로도 활용 가능하다.
또한, 하층 게이트에 의하여 양자점 터널링 장벽을 제어하여 터널링 장벽을 높게 형성할 수 있는바 상온에서도 동작가능한 단전자 나노소자를 제공할 수 있다.
따라서, 본 발명에 의한 상온동작 단전자 나노소자는 테라급 집적회로의 로직게이트 및 메모리 소자로도 활용 가능하다.
이하, 첨부된 도면을 참조하여 바람직한 실시예로 본 발명의 구성 및 작용에 대하여 설명한다.
도 1 내지 도 11b는 본 발명의 일실시예인 상온동작 단전자 나노소자의 제조방법에 관한 각 단계별 상태를 도시한 것이다. 각 도면에 대하여는 각각의 제조공정에 따라 상세하게 살펴본다.
본 발명에서 사용하는 기판은 도 1에 도시된 바와 같이, 제1,2실리콘층(10,12) 사이에 산화막층(11)이 위치한 것으로서, SOI(Silicon on insulator)웨이퍼를 사용함이 바람직하다. SOI웨이퍼에 대한 특성에 대하여는 당업자의 범위에서 자명한 것이므로 이에 대한 자세한 설명은 생략한다.
우선, 전도채널(CH)을 형성하는 단계(S10)를 살펴본다. SOI기판의 제1실리콘층(12)을 일부 식각하여 소오스(S) 영역과 드레인(D) 영역 및 소오스(S) 영역과 드레인(D) 영역 사이에 위치하는 수 나노미터의 전도채널(CH)을 형성한다. 이때 전자빔 리소그래피, 포토 리소그래피 또는 FIB(Focused Ion Beam)기법을 이용하여 전도채널(CH)을 형성할 수 있다. 제1실리콘층(12)은 p형 실리콘이다. 이후 도핑단계(S90)에서 전도채널(CH)을 제외하고 도핑하므로 전도채널(CH)은 p형 실리콘을 유지할 수 있게 된다. 또한, 이러한 전도채널(CH)은 수 나노미터 지름의 양자점에 해당한다.
그 다음 단계는 제1산화막(13)을 성막하는 단계(S20)이다. 도 3a에 도시된 바와 같이, 제1산화막(13)은 절연막으로서, 열산화 공정 또는 화학기상증착(CVD)방식으로 성장되며, 이러한 방식은 당업자의 범위에서 자명한 것이므로 자세한 설명은 생략한다.
다음은, 제1폴리실리콘층(14)을 적층하는 단계(S30)이다. 제1폴리실리콘층(14)은 하층게이트가 되는 곳이다.
이후, 미세패턴 레지스트(15a,15b) 형성단계(S40)를 살펴본다. 미세패턴 레지스트(15a,15b)는 도 5a에 도시된 바와 같이, 제1실리콘층(12)에 형성된 전도채널(CH)에 직교하도록 형성되며, 선폭은 수 나노미터의 스케일을 갖는다. 미세패턴 레지스트(15a,15b)는 빈공간(A)이 생기도록 서로 이격되어야 한다. 이렇게 생긴 빈공간(A)은 상층 게이트가 형성되는 위치이다.
다음은, 하층게이트 형성단계(S50)이다. 도 6b에 도시된 바와 같이, 미세패턴 레지스트(15a,15b)를 마스크로 하여 제1산화막(13)의 상면이 드러날 때까지 제1폴리실리콘층(14)을 식각한다.
이후, 제2산화막(16)을 성막한다(S60). 제2산화막(16) 역시 제1산화막(13)과 마찬가지로 열산화 공정 또는 화학기상증착(CVD)방식으로 성장되며, 이러한 방식은 당업자의 범위에서 자명한 것으로 자세한 설명은 생략한다. 제2산화막(16)은 절연막의 역할을 하고, 도 7b에 도시된 바와 같이, 일정한 두께로 형성되며, 미세패턴 레지스트(15a,15b)의 형상에 의하여 전체적으로 보았을 때, 기판은 도 7a에 도시된 바와 같이 요철이 있는 형상이 된다.
다음은, 제2폴리실리콘층(17)을 적층하는 단계(S70)이다. 제2폴리실리콘층(17)은 상층 게이트가 되는 곳이다. 도 8b에 도시된 바와 같이, 제 1미세패턴 레지스트(15a)와 제2미세패턴 레지스트(15b) 사이의 빈공간(A)을 메우는 방식으로 성장된다.
이후, 상층게이트 형성단계(S80)를 설명한다. 제2폴리실리콘층(17)을 제2산화막(16)의 상면이 노출될 때까지 식각하되, 제1미세패턴 레지스트(15a)와 제2미세패턴 레지스트(15b) 사이의 빈공간(A)에 형성된 제2폴리실리콘층(17)은 남겨둔다. 남겨진 제2폴리실리콘층(17)이 상층게이트(17a)가 된다. 즉, 상층게이트(17a)는 이방성 식각에 의하고, 전도채널(CH)의 상단에 존재하여야 한다. 또한, 도 9b에 도시된 바와 같이, 식각된 상층게이트(17a)는 제2산화막(16)으로 둘러싸인 제1미세패턴 레지스트(15a)와 제2미세패턴 레지스트(15b)의 높이 보다 낮게 식각된다.
다음은 도핑단계(S90)를 설명한다. 전도채널(CH)을 제외한 영역에 불순물을 도핑한다. 도핑으로 인하여 소오스(S) 영역과 드레인(D) 영역은 N형 실리콘이 된다. 도핑방법으로는 제 1,2미세패턴 레지스트(15a,15b)와 상층게이트(17a)를 마스크로 하여 도핑한다.
또한, 상기 도핑단계(S90)뿐만 아니라, 하층게이트 형성단계(S50) 이후에 제1,2미세패턴 레지스트(15a,15b)를 마스크로 하여 미리 보조도핑(S55)이 이루어질 수 있다.
다음은, 트렌치(13a) 형성단계(S100)이다. 도 10b에 도시된 바와 같이, 제1실리콘층(12)의 소오스(S) 영역과 드레인(D) 영역의 일부를 식각하여 트렌치(13a)를 형성한다. 제1산화막(13)과 제2산화막(16)은 절연층 역할을 하므로, 이하의 단계인 금속패드(18,19)를 형성하여 전자가 통과가능하게 하기 위함이다.
이후, 금속패드(18,19) 형성단계(S110)를 살펴본다. 소오스(S) 영역과 드레인(D) 영역 상면에 금속화 공정을 통하여 전압이 인가될 수 있도록 도 11b에 도시된 바와 같이, 금속패드(18,19)를 형성한다. 소오스(S) 영역 위의 금속패드(18)는 소오스 단자가 되고, 드레인(D) 영역 위의 금속패드(19)는 드레인 단자가 된다. 금속화 공정으로 단자를 형성하는 방법으로는 화상기상증착, 열증착 또는 스퍼터링이 있으며, 이들은 일반적인 금속화 공정의 방법으로 당업자에게 자명한바, 여기에서 자세한 설명은 생략한다.
<단전자 나노소자의 특성>
상기의 방법에 의하여 제조된 단전자 나노소자는 상온에서 전자의 터널링 현상과 쿨롱봉쇄(coulomb-blockade)현상이 모두 관측가능하다.
하층게이트에 인가되는 전압에 따라 전도채널(CH), 즉 수 나노미터 스케일의 양저점의 터널링 장벽이 제어된다. 즉 소오스(S)와 전도채널(CH,양자점), 전도채널(CH,양자점)과 드레인(D) 사이에는 터널링 장벽이 존재하여야 하는데, 이러 한 터널링 장벽의 높이와 넓이는 하층게이트에 인가되는 전압에 따라 결정된다. 양자점의 에너지 준위는 상층게이트에 인가되는 전압에 의하여 제어된다.
비록 본 발명이 상기 언급된 바람직한 실시예와 관련하여 설명되어졌지만, 발명의 요지와 범위로부터 벗어남이 없이 다양한 수정이나 변형을 하는 것이 가능하다. 따라서, 첨부된 특허청구 범위는 본 발명의 요지에 속하는 한 이러한 수정이나 변형을 포함할 것이다.
도 1 내지 도 11b는 본 발명의 일실시예인 상온동작 단전자 나노소자의 제조방법에 관한 각 단계별 상태를 도시한 것이다. 각 도면에 대하여는 각각의 제조공정에 따라 상세하게 살펴본다.
본 발명에서 사용하는 기판은 도 1에 도시된 바와 같이, 제1,2실리콘층(10,12) 사이에 산화막층(11)이 위치한 것으로서, SOI(Silicon on insulator)웨이퍼를 사용함이 바람직하다. SOI웨이퍼에 대한 특성에 대하여는 당업자의 범위에서 자명한 것이므로 이에 대한 자세한 설명은 생략한다.
우선, 전도채널(CH)을 형성하는 단계(S10)를 살펴본다. SOI기판의 제1실리콘층(12)을 일부 식각하여 소오스(S) 영역과 드레인(D) 영역 및 소오스(S) 영역과 드레인(D) 영역 사이에 위치하는 수 나노미터의 전도채널(CH)을 형성한다. 이때 전자빔 리소그래피, 포토 리소그래피 또는 FIB(Focused Ion Beam)기법을 이용하여 전도채널(CH)을 형성할 수 있다. 제1실리콘층(12)은 p형 실리콘이다. 이후 도핑단계(S90)에서 전도채널(CH)을 제외하고 도핑하므로 전도채널(CH)은 p형 실리콘을 유지할 수 있게 된다. 또한, 이러한 전도채널(CH)은 수 나노미터 지름의 양자점에 해당한다.
그 다음 단계는 제1산화막(13)을 성막하는 단계(S20)이다. 도 3a에 도시된 바와 같이, 제1산화막(13)은 절연막으로서, 열산화 공정 또는 화학기상증착(CVD)방식으로 성장되며, 이러한 방식은 당업자의 범위에서 자명한 것이므로 자세한 설명은 생략한다.
다음은, 제1폴리실리콘층(14)을 적층하는 단계(S30)이다. 제1폴리실리콘층(14)은 하층게이트가 되는 곳이다.
이후, 미세패턴 레지스트(15a,15b) 형성단계(S40)를 살펴본다. 미세패턴 레지스트(15a,15b)는 도 5a에 도시된 바와 같이, 제1실리콘층(12)에 형성된 전도채널(CH)에 직교하도록 형성되며, 선폭은 수 나노미터의 스케일을 갖는다. 미세패턴 레지스트(15a,15b)는 빈공간(A)이 생기도록 서로 이격되어야 한다. 이렇게 생긴 빈공간(A)은 상층 게이트가 형성되는 위치이다.
다음은, 하층게이트 형성단계(S50)이다. 도 6b에 도시된 바와 같이, 미세패턴 레지스트(15a,15b)를 마스크로 하여 제1산화막(13)의 상면이 드러날 때까지 제1폴리실리콘층(14)을 식각한다.
이후, 제2산화막(16)을 성막한다(S60). 제2산화막(16) 역시 제1산화막(13)과 마찬가지로 열산화 공정 또는 화학기상증착(CVD)방식으로 성장되며, 이러한 방식은 당업자의 범위에서 자명한 것으로 자세한 설명은 생략한다. 제2산화막(16)은 절연막의 역할을 하고, 도 7b에 도시된 바와 같이, 일정한 두께로 형성되며, 미세패턴 레지스트(15a,15b)의 형상에 의하여 전체적으로 보았을 때, 기판은 도 7a에 도시된 바와 같이 요철이 있는 형상이 된다.
다음은, 제2폴리실리콘층(17)을 적층하는 단계(S70)이다. 제2폴리실리콘층(17)은 상층 게이트가 되는 곳이다. 도 8b에 도시된 바와 같이, 제 1미세패턴 레지스트(15a)와 제2미세패턴 레지스트(15b) 사이의 빈공간(A)을 메우는 방식으로 성장된다.
이후, 상층게이트 형성단계(S80)를 설명한다. 제2폴리실리콘층(17)을 제2산화막(16)의 상면이 노출될 때까지 식각하되, 제1미세패턴 레지스트(15a)와 제2미세패턴 레지스트(15b) 사이의 빈공간(A)에 형성된 제2폴리실리콘층(17)은 남겨둔다. 남겨진 제2폴리실리콘층(17)이 상층게이트(17a)가 된다. 즉, 상층게이트(17a)는 이방성 식각에 의하고, 전도채널(CH)의 상단에 존재하여야 한다. 또한, 도 9b에 도시된 바와 같이, 식각된 상층게이트(17a)는 제2산화막(16)으로 둘러싸인 제1미세패턴 레지스트(15a)와 제2미세패턴 레지스트(15b)의 높이 보다 낮게 식각된다.
다음은 도핑단계(S90)를 설명한다. 전도채널(CH)을 제외한 영역에 불순물을 도핑한다. 도핑으로 인하여 소오스(S) 영역과 드레인(D) 영역은 N형 실리콘이 된다. 도핑방법으로는 제 1,2미세패턴 레지스트(15a,15b)와 상층게이트(17a)를 마스크로 하여 도핑한다.
또한, 상기 도핑단계(S90)뿐만 아니라, 하층게이트 형성단계(S50) 이후에 제1,2미세패턴 레지스트(15a,15b)를 마스크로 하여 미리 보조도핑(S55)이 이루어질 수 있다.
다음은, 트렌치(13a) 형성단계(S100)이다. 도 10b에 도시된 바와 같이, 제1실리콘층(12)의 소오스(S) 영역과 드레인(D) 영역의 일부를 식각하여 트렌치(13a)를 형성한다. 제1산화막(13)과 제2산화막(16)은 절연층 역할을 하므로, 이하의 단계인 금속패드(18,19)를 형성하여 전자가 통과가능하게 하기 위함이다.
이후, 금속패드(18,19) 형성단계(S110)를 살펴본다. 소오스(S) 영역과 드레인(D) 영역 상면에 금속화 공정을 통하여 전압이 인가될 수 있도록 도 11b에 도시된 바와 같이, 금속패드(18,19)를 형성한다. 소오스(S) 영역 위의 금속패드(18)는 소오스 단자가 되고, 드레인(D) 영역 위의 금속패드(19)는 드레인 단자가 된다. 금속화 공정으로 단자를 형성하는 방법으로는 화상기상증착, 열증착 또는 스퍼터링이 있으며, 이들은 일반적인 금속화 공정의 방법으로 당업자에게 자명한바, 여기에서 자세한 설명은 생략한다.
<단전자 나노소자의 특성>
상기의 방법에 의하여 제조된 단전자 나노소자는 상온에서 전자의 터널링 현상과 쿨롱봉쇄(coulomb-blockade)현상이 모두 관측가능하다.
하층게이트에 인가되는 전압에 따라 전도채널(CH), 즉 수 나노미터 스케일의 양저점의 터널링 장벽이 제어된다. 즉 소오스(S)와 전도채널(CH,양자점), 전도채널(CH,양자점)과 드레인(D) 사이에는 터널링 장벽이 존재하여야 하는데, 이러 한 터널링 장벽의 높이와 넓이는 하층게이트에 인가되는 전압에 따라 결정된다. 양자점의 에너지 준위는 상층게이트에 인가되는 전압에 의하여 제어된다.
비록 본 발명이 상기 언급된 바람직한 실시예와 관련하여 설명되어졌지만, 발명의 요지와 범위로부터 벗어남이 없이 다양한 수정이나 변형을 하는 것이 가능하다. 따라서, 첨부된 특허청구 범위는 본 발명의 요지에 속하는 한 이러한 수정이나 변형을 포함할 것이다.
본 명세서에서 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 발명의 상세한 설명과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니된다.
도 1은 본 발명인 상온동작 단전자 나노소자의 제조방법에 사용되는 기판의 사시도,
도 1은 본 발명인 상온동작 단전자 나노소자의 제조방법에 사용되는 기판의 사시도,
도 2a는 본 발명인 상온동작 단전자 나노소자의 제조방법에 따라 소오스 영역, 드레인 영역, 전도채널이 형성된 상태를 보여주는 사시도,
도 2b는 도 2a의 a-a'선 단면도,
도 3a는 본 발명인 상온동작 단전자 나노소자의 제조방법에 따라 제1산화막이 형성된 상태를 보여주는 사시도,
도 3b는 도 3a의 a-a'선 단면도,
도 4a는 본 발명인 상온동작 단전자 나노소자의 제조방법에 따라 제1폴리실리콘층이 적층된 상태를 보여주는 사시도,
도 4b는 도 4a의 a-a'선 단면도,
도 5a는 본 발명인 상온동작 단전자 나노소자의 제조방법에 따라 미세패턴 레지스트가 형성된 상태를 보여주는 사시도,
도 5b는 도 5a의 a-a'선 단면도,
도 6a는 본 발명인 상온동작 단전자 나노소자의 제조방법에 따라 제1폴리실리콘층이 식각된 상태를 보여주는 사시도,
도 6b는 도 6a의 a-a'선 단면도,
도 7a는 본 발명인 상온동작 단전자 나노소자의 제조방법에 따라 제2산화막이 형성된 상태를 보여주는 사시도,
도 7b는 도 7a의 a-a'선 단면도,
도 8a는 본 발명인 상온동작 단전자 나노소자의 제조방법에 따라 제2폴리실리콘층이 형성된 상태를 보여주는 사시도,
도 8b는 도 8a의 a-a'선 단면도,
도 9a는 본 발명인 상온동작 단전자 나노소자의 제조방법에 따라 제2폴리실리콘층이 식각되어 상층게이트가 형성된 상태를 보여주는 사시도,
도 9b는 도 9a의 a-a'선 단면도,
도 10a는 본 발명인 상온동작 단전자 나노소자의 제조방법에 따라 소오스 영역과 드레인 영역의 일부가 식각되어 트렌치가 형성된 상태를 보여주는 사시도,
도 10b는 도 10a의 a-a'선 단면도,
도 11a는 본 발명인 상온동작 단전자 나노소자의 제조방법에 따라 소오스 영역과 드레인 영역에 금속패드가 형성된 상태를 보여주는 사시도,
도 11b는 도 11a의 a-a'선 단면도이다.
<도면의 주요부분에 대한 부호 설명>
10: 제2실리콘층
11: 산화막층
12: 제1실리콘층
13: 제1산화막
14: 제1폴리실리콘층
15a, 15b: 미세패턴 레지스트
16: 제2산화막
17: 제2폴리실리콘층
18, 19: 금속패드
11: 산화막층
12: 제1실리콘층
13: 제1산화막
14: 제1폴리실리콘층
15a, 15b: 미세패턴 레지스트
16: 제2산화막
17: 제2폴리실리콘층
18, 19: 금속패드
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
Claims (6)
- 제1실리콘층(12),산화막층(11) 및 제2실리콘층(10)으로 이루어진 기판의 제1실리콘층(12)을 식각하여 소오스(S)영역, 드레인(D)영역 및 수 나노미터 스케일의 전도채널(CH)을 형성하는 전도채널 형성단계(S10);상기 산화막층(11)과 상기 제1실리콘층(12)의 상면에 제1산화막(13)을 성막하는 제1산화막 성막단계(S20);상기 제1산화막(13) 위에 제1폴리실리콘층(14)을 적층하는 제1폴리실리콘층 적층단계(S30);상기 전도채널(CH)에 직교하도록 수 나노미터 선폭의 미세패턴의 레지스트(15a,15b)를 형성하는 미세패턴 레지스트 형성단계(S40);상기 미세패턴 레지스트(15a,15b)를 마스크로 하여 상기 제1폴리실리콘층(14)을 식각하여 하층게이트(14a, 14b)를 형성하는 하층게이트 형성단계(S50);상기 제1산화막(13)과 상기 미세패턴 레지스트(15a,15b)의 상면에 제2산화막(16)을 성막하는 제2산화막 성막단계(S60);상기 제2산화막(16)에 제2폴리실리콘층(17)을 적층하는 제2폴리실리콘층 적층단계(S70);상기 제2폴리실리콘층(17)을 식각하여 상층게이트(17a)를 형성하는 상층게이트 형성단계(S80);상기 미세패턴 레지스트(15a,15b)와 상기 상층게이트(17a)를 마스크로 하여, 전도채널(CH)을 제외한 영역을 도핑하는 도핑단계(S90);상기 제1실리콘층(12)의 소오스(S) 영역 및 드레인(D) 영역에 트렌치(13a)를 형성하는 트렌치(13a) 형성단계(S100);상기 트렌치(13a)가 형성된 상기 제1실리콘층(12)의 상면에 금속패드(18, 19)를 형성하는 금속패드 형성단계(S110);로 이루어지는 것을 특징으로 하는 상온동작 단전자 나노소자의 제조방법.
- 제 1항에 있어서,상기 전도채널 형성단계(S10)는 전자빔 리소그래피, 포토 리소그래피 또는 FIB기법을 이용하여 수 나노미터 스케일의 상기 전도채널(CH)을 형성하는 것을 특징으로 하는 상온동작 단전자 나노소자의 제조방법.
- 제 1항에 있어서,상기 제1산화막 성막단계(S20) 및 상기 제2산화막 성막단계(S60)는 열산화 공정 또는 CVD기법에 의한 적층공정을 이용하는 것을 특징으로 하는 상온동작 단전자 나노소자의 제조방법.
- 제 1항에 있어서,상기 상층게이트 형성단계(S80)는 이방성 식각으로 상기 제2폴리실리콘층(17)을 식각하여 형성하는 것을 특징으로 하는 상온동작 단전자 나노소자의 제조방법.
- 제 1항에 있어서,상기 하층게이트 형성단계(S50)와 상기 제2산화막 성막단계(S60) 사이에, 상기 미세패턴 레지스트(15a,15b)를 마스크로 하여 전도채널을 제외한 영역을 도핑하는 보조도핑단계(S55)가 더 포함되는 것을 특징으로 하는 단전자 나노소자의 제조방법.
- 삭제
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070093458A KR100968032B1 (ko) | 2007-09-14 | 2007-09-14 | 상온 동작 단전자 나노소자 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070093458A KR100968032B1 (ko) | 2007-09-14 | 2007-09-14 | 상온 동작 단전자 나노소자 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090028127A KR20090028127A (ko) | 2009-03-18 |
| KR100968032B1 true KR100968032B1 (ko) | 2010-07-08 |
Family
ID=40695470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070093458A KR100968032B1 (ko) | 2007-09-14 | 2007-09-14 | 상온 동작 단전자 나노소자 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100968032B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101353373B1 (ko) * | 2012-11-26 | 2014-01-21 | 한국과학기술원 | 촉매 금속 식각 방법을 이용한 수직 나노 구조체의 제작방법, 이를 이용하여 제조된 수직 실리콘 나노 구조체, 및 이를 포함하는 소자 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000073155A (ko) * | 1999-05-07 | 2000-12-05 | 최중범 | 실리콘 이중 산화막 구조 를 이용한 단전자 트랜지스터 및 그 제조 방법 |
| KR100351894B1 (ko) | 1999-12-20 | 2002-09-12 | 주식회사 하이닉스반도체 | 싱글 일렉트론 트랜지스터 제조방법 |
| KR100517126B1 (ko) | 2003-04-21 | 2005-10-18 | 재단법인서울대학교산학협력재단 | 양자점 크기를 조절할 수 있는 단전자 트랜지스터와동일한 ｓｏｉ기판에 집적할 수 있는 단전자 트랜지스터및 이중게이트 ｍｏｓｆｅｔ과 그 각각의 제조방법 |
-
2007
- 2007-09-14 KR KR1020070093458A patent/KR100968032B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000073155A (ko) * | 1999-05-07 | 2000-12-05 | 최중범 | 실리콘 이중 산화막 구조 를 이용한 단전자 트랜지스터 및 그 제조 방법 |
| KR100351894B1 (ko) | 1999-12-20 | 2002-09-12 | 주식회사 하이닉스반도체 | 싱글 일렉트론 트랜지스터 제조방법 |
| KR100517126B1 (ko) | 2003-04-21 | 2005-10-18 | 재단법인서울대학교산학협력재단 | 양자점 크기를 조절할 수 있는 단전자 트랜지스터와동일한 ｓｏｉ기판에 집적할 수 있는 단전자 트랜지스터및 이중게이트 ｍｏｓｆｅｔ과 그 각각의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20090028127A (ko) | 2009-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9881837B2 (en) | Fin-like field effect transistor (FinFET) based, metal-semiconductor alloy fuse device and method of manufacturing same | |
| US20210343712A1 (en) | Integrated Circuit Device Including a Power Supply Line and Method of Forming the Same | |
| JP6035245B2 (ja) | 電界効果トランジスタデバイスを製造する方法 | |
| KR100897515B1 (ko) | 비휘발성 메모리 셀 및 그 제조방법. | |
| KR20190064523A (ko) | 비평면 반도체 소자의 금속 레일 도체 | |
| TWI305669B (en) | Method for making a raised vertical channel transistor device | |
| TW202017059A (zh) | 半導體結構的製作方法 | |
| KR101444045B1 (ko) | 반도체 핀 아래에 매립된 유전체 층을 형성하기 위한 방법 | |
| JP2002343938A (ja) | ゲート電極と単一電子ストレージエレメントとの間に量子点を備える単一電子メモリ素子及びその製造方法 | |
| EP3155643B1 (en) | Vertical channel transistors fabrication process by selective subtraction of a regular grid | |
| JP6225596B2 (ja) | 配線構造の製造方法及び配線構造 | |
| JP2009032967A (ja) | 半導体装置及びその製造方法 | |
| JP2022021334A (ja) | 半導体装置 | |
| KR100966008B1 (ko) | 상온동작 단전자 소자 및 그 제조방법 | |
| KR100968032B1 (ko) | 상온 동작 단전자 나노소자 제조방법 | |
| JP2011512668A (ja) | 常温で動作する単電子トランジスタ及びその製造方法 | |
| US20200373197A1 (en) | Semiconductor structure and method for manufacturing the same | |
| KR101036692B1 (ko) | 다중 양자점 나노소자의 제작방법 및 그에 따른 다중 양자점 나노소자 | |
| KR100966007B1 (ko) | 탄소나노튜브를 이용한 상온동작 단전자 소자 및 그 제조방법 | |
| KR100720258B1 (ko) | 반도체 소자의 형성 방법 | |
| KR100949038B1 (ko) | 상온에서 동작하는 단전자 논리 소자 제조방법 | |
| CN113410290A (zh) | 半导体元件及其制备方法 | |
| KR101017814B1 (ko) | 상온에서 동작하는 단전자 트랜지스터의 제조방법 | |
| KR101009139B1 (ko) | 상온동작 실리콘 단전자 소자의 제작방법 | |
| CN111386610A (zh) | 具有双量子点的电子组件的制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130611 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20140612 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20150615 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20160613 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |