KR20080030819A - 상온동작 실리콘 단전자 소자의 제작방법 - Google Patents
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Abstract
본 발명은 열산화(thermal oxidation)와 전자빔 식각(electron beam lithography)을 이용하여 양자점의 원하는 크기와 갯수를 용이하게 조절함으로써 기존의 액체헬륨 및 액체질소 온도보다 한 단계 높은 상온 동작을 할 수 있는 단전자 소자의 제작방법을 제공한다.
이와 같은 목적을 달성하기 위해 본 발명에서는 소오스와 드레인 사이의 길이가 100nm 이하이고 폭이 10nm 이하인 전도채널을 전자빔 노광(E-beam lithography)과 비등방 이온식각(Reactive ion etching : RIE)를 이용하여 형성한 후, 이후 실시되는 게이트 열산화(gate oxidation)를 통하여 선폭을 줄이고, 등방 이온식각을 이용하여 열산화층에 5nm이하의 많은 수의 트랜치(trench)를 형성하며, 그 위에 다시 열산화 공정시 채널과 직교하는 부분에서 패턴에 의존하는 열산화(Pattern dependance oxidation : PADOX)를 유도시켜 채널상의 터널접합 및 각각 5nm이하 크기의 다수 양자점들을 직렬로 형성함으로서 매우 작은 자체전기용량(self-capacitance)을 지닌 상온동작 단전자 소자를 제작하는 것이다.
본 발명을 통하여 채널상의 트랜치 부분에 원하는 개수와 5nm이하의 크기를 가진 다수 양자점을 직렬 형성함으로 공정의 단순화와 소자의 동작 기능성을 향상시키는데 용이하다.
단전자소자, 쿨롱블락케이드, PADOX, 실리콘
Description
도 1a내지 도 1h는 본 발명의 실시 예에 따른 단전자 소자의 제조 방법을 설명하기 위한 평면도.
도 2a 내지 도 2g는 본 발명의 실시 예에 따른 단전자 소자의 제조 방법을 설명하기 위한 단면도로서,
도 2a는 도 1a의 2A-2A' 선에 따른 단면도이고,
도 2b는 도 1c의 2B-2B' 선에 따른 단면도이고,
도 2c는 도 1d의 2C-2C' 선에 따른 단면도이고,
도 2d는 도 1e의 2D-2D'선에 따른 단면도이다.
도 2e는 도 1f의 2E-2E'선에 따른 단면도이다.
도 2f는 도 1g의 2F-2F'선에 따른 단면도이다.
도 2g는 도 1h의 2G-2G'선에 따른 단면도이다.
※ 도면의 주요 부분에 대한 부호의 설명
10 : SOI 기판
11 : 반도체 기판
12 : 산화막
20 : 반도체층 및 액티브 영역
20A : 전자빔 식각을 통해 얻은 채널
30 : 게이트 산화막 30' : 중간 산화막
30A : 게이트 산화막에 형성된 트랜치
40 : 폴리 게이트(콘트롤 게이트)
40' : 게이트 패드
50A, 50B : 소오스, 드레인
50A', 50B' : 소오스, 드레인 패드
TJ : 터널링 접합
QD : 양자점
본 발명은 상온에서 동작하는 단전자 소자의 제작 방법에 관한 것으로, 특히 전자빔 노광(e-beam lithography)과 열 산화과정(thermal oxidation)을 통하여 다중 양자점의 형성을 이용한 단전자 소자의 제작방법에 관한 것이다. 단전자 소자는 쿨롱블락케이드(Coulomb blockade) 효과에 의해 하나의 전자를 전극으로 더하거나 전극으로부터 감하는 것이 가능한 소자로 전력소모가 적고, 직접도에 있어 기존의 상보형 금속 산화막 반도체(Complementary metal-oxide-semiconductor : CMOS)를 대 체할 차세대 소자로 대두되고 있다.
현재에는 양자점의 크기를 줄이는 형태로 소자 동작온도를 높이고 있으나, 양자점의 개수를 늘리면 양자점 자체의 전기용량이 상대적으로 감소해 양자점 전체의 전기용량을 줄일 수 있고, 이것으로 양자점의 동작온도를 상온으로 높일 수 있다.
상기한 종래의 단전자 소자는 구체적으로 도시되지는 않았지만 다음 두 가지의 형태로 나타낼 수 있다. 채널을 형성한 후 채널의 모양에 따라서 열산화공정에 의해 양자점을 형성하는 방식이나, 이 방식으로 제작할 수 있는 양자점의 개수에는 한계가 있고, 또 상온에서 동작하는 소자를 만들기 위해서는 아주 작은 양자점이 필요하나 제작 시 용이하지 않다. 마지막으로 기존의 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET) 위에 절연 산화막을 적층하고 채널층에 양자점을 형성하기 위해 채널과 직교한 세선 형태의 게이트를 제작하는 이중 게이트(dual gate) 형태인데, 이러한 단전자 소자에서는 세선 형태의 게이트에 전압이 인가될 때 채널층에 터널링 장벽(tunneling barrier)과 양자점(Quantum dot)이 형성되어 전자의 터널링을 게이트에 인가되는 전압에 의해 제어하는 방식이다. 그러나 이 방법은 적층 공정이 매우 복잡하고 불안전하므로 제조비용이 높아지며, 많은 수의 양자점을 형성하기 위해 세선 형태의 게이트 제작시 많은 어려움이 있다는 단점이 있다.
따라서 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 전자빔 식각과 열산화공정으로 채널층에 직교한 부분에 많은 수의 트랜치(trench)를 형성함으로서 복잡한 공정을 거치지 않고 양자점과 터널링 장벽을 용이하게 형성함으 로써 저소비전력 및 공정의 단순함으로 제조비용의 감소를 이룰수 있으며, 특히 많은 수의 양자점으로 인하여 소자 동작온도의 향상으로 상온에서 동작하는 단전자 소자의 제조 방법을 제공함에 그 목적이 있다.
상기한 본 발명은 목적을 달성하기 위하여, 채널층에 다수의 터널링 장벽과 양자점을 포함하는 고온에서 동작하는 단전자 소자의 제작방법에 있어서, 터널링 장벽과 양자점은 전자빔 노광과 게이트산화막의 제거로 채널층과 직교하면서 소정 간격으로 이격되는 다수의 트랜치를 이용하여 용이하게 많은 수의 양자점을 형성하는 것을 특징으로 한다.
또한, 상기한 본 발명의 목적을 달성하기 위하여, 본 발명에 따라 먼저 SOI 기판 상에 반도체층을 형성하고, 반도체층을 식각하여 소오스 및 드레인과 이들을 연결하는 채널이 형성될 액티브 영역을 정의한다. 이후 액티브 영역을 식각하여 10nm 미만의 선폭을 갖는 세선의 채널을 형성하고, 기판전면에 게이트 산화막을 형성 한 후, 기판에 전자빔 레지스트를 도포하고 채널층과 직교하게 10nm 미만의 여러 개의 쇄선을 전자빔 노광 한 후 초음파 세척기(Ultra-sonic)를 이용하여 전자빔 레지스트의 미세패턴이 비등방성을 갖게 하고 채널층에 형성된 전자빔 레지스트가 드러난 게이트 산화막을 식각하여 상층 실리콘 채널층의 일부가 드러나게 한다. 그리고 기판 전면에 두 번째 산화막을 형성함으로써 채널층과 직교하는 트랜치의 접합부분에 산화막 터널접합의 형성으로 양자점을 구현한다. 이후 폴리실리콘(poly-silicon)을 이용하여 채널로 쓰이게 될 부분 상부에 게이트를 형성하고, 이온주입공정을 실시하는 게이트를 도핑시킴과 동시에 게이트 양 측의 채널영역으로 이온주입을 하여 소오스와 드레인을 형성한다.
그런 다음 소오스 및 드레인과 게이트의 일부가 노출되도록 식각하여 제 1내지 제 3 콘택홀을 형성하고, 제 1 내지 제 3 콘택홀에 매립되도록 상부에 금속막을 층착하고 패터닝하여 소오스, 드레인, 및 게이트 패드를 각각 형성한다.
본 발명에서는 채널층을 액티브 영역 상에 전자빔을 이용하여 채널 예정 영역에 전자빔 레지스트 패턴을 형성하고, 전자빔 레지스트 패턴을 이용하여 액티브 영역을 건식 식각으로 식각 한 후, 전자빔 레지스트 패턴을 제거하여 형성한다.
또한, 게이트 산화막을 열산화 공정으로 5nm 내지 10nm의 두께로 형성하고, 두 번째 열산화막은 10nm 내지 20nm의 두께로 형성한다. 두 번째 열 산화막은 터널 저항을 변화시키는 것이기 때문에 채널의 두께에 따라 변화시켜야 한다. 또한 폴리실리콘은 저압화학기상증착공정(Low Pressure Chemical Vapor Deposition ; LPCVD)으로 50nm 내지 150nm의 두께로 형성한다.
또한, 금속 게이트의 두께는 열증착 공정으로 200nm 내지 300nm의 두께로 형성한다. 전자빔 레지스트로서 PMMA를 사용한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
도 1a내지 도 1h 및 도 2a 내지 도 2g는 본 발명의 실시 예에 따른 단전자 소자의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
여기서, 도 2a는 도 1a의 2A-2A' 선에 따른 단면도이고, 도 2b는 도 1c의 2B-2B' 선에 따른 단면도이고, 도 2c는 도 1d의 2C-2C' 선에 따른 단면도이고, 도 2d는 도 1e의 2D-2D' 선에 따른 단면도이고, 도 2e는 도 1f의 2E-2E' 선에 따른 단면도이고, 도 2f는 도 1g의 2F-2F' 선에 따른 단면도이고, 도 2g는 도 1h의 2G-2G' 선에 따른 단면도이다.
먼저, 도 1a 및 2a를 참조하면, 실리콘과 같은 반도체 기판(11)상에 산화막(12)이 적층된 구조의 SOI기판(10)을 준비하고, SOI기판(10)상에 반도체층을 형성한다. SOI기판은 기본적으로 서브-실리콘(Sub-Si) 위에 실리콘 산화막(SiO2)과 그 위에 실리콘으로 구성되어 있다.
포토리소그래피로 반도체 상에 제 1포토레지스트 패턴(미도식)을 형성하고, 상기 포토레지스트 패턴을 이용하여 상기 반도체층을 식각하고 도 2a에 도시된 바와 같이, 소오스 및 드레인과 이들을 연결해주는 채널이 형성될 액티브(20) 영역을 정의한다. 상기 식각은 건식 또는 습식식각으로 진행한다. 이 후 제 1포토레지스트를 제거한다.
도 1b를 보면, 액티브 영역(20) 상에 전자빔을 이용하여 상기 채널 예정영역에서 10nm 미만의 선폭을 갖는 전자빔 레지스트 패턴(미도식)을 형성한다. 여기서, 상기 전자빔 레지스트 패턴은 PMMA를 이용하여 형성한다. 그런 다음, 상기 전자빔 레지스트 패턴을 마스크로 이용하여 액티브 영역(20)을 식각하여 10nm 미만의 선폭을 갖는 세선의 채널층(20A)을 형성한다. 바람직하게, 시각은 건식식각으로 진행한다. 이 후, 상기 전자빔 레지스트를 제거한다.
도 1c와 2b를 참조하면, 상기한 기판 전면에 실리콘 산화막으로 이루어진 게이트 산화막(30)을 형성한다. 바람직하게 게이트 산화막(30)은 열산화공정을 이용하여 5nm 내지 10nm, 더욱 바람직하게 10nm의 두께로 형성한다.
도 1d와 2c를 참조하면, 상기한 기판 전면에 전자빔 레지스트를 도포 한 후 원하는 크기와 개수의 전자빔 패턴을 형성하고, 상기 전자빔 레지스트 패턴을 마스크로 하여 상기한 채널부분과 직교하는 트랜치(30A)를 형성한다. 바람직하게 트랜치를 구성하기 위한 실리콘 산화막의 식각은 습식이나 건식식각으로 진행한다. 건식식각으로는 CHF3 가스를 사용한 식각을 통해 제거하거나, CF4와 같은 실리콘과 선택비를 갖는 가스를 사용한 건식식각을 이용하여 실리콘 산화막(30)을 제거하고, 습식식각은 초음파 세척기(Ultra- sonic)에 BOE(Buffered ooxide Etchant)를 이용하여 식각 한 후 직교하는 트랜치(30A)를 형성한다. 그 후 공지된 방법으로 상기 전자빔 레지 스트 패턴을 제거한다.
도 1e와 2d를 참조하면, 상기한 기판 전면에 실리콘 산화막으로 이루어진 중간 산화막(30')을 형성한다. 바람직하게 중간 산화막(30')은 열산화공정을 이용하여 형성한다. 이 때 중간 산화막(30')이 열산화 공정으로 트랜치에 중간 산화막의 적층으로 인하여 채널부분에서 스트레스 누적에 의해 열산화가 다른부분에 비하여 강하게 일어나 다수의 터널접합(TJ)과 양자점(QD)이 동시에 형성된다. 이때 열산화 공정시 온도와 시간을 조절하여 양자점(QD)과 터널접합(TJ)의 크기를 임의로 변경한다.
도 1f와 2e를 참조하면, 게이트 기판 전면에 게이트용 폴리실리콘막(40)을 형성한다. 바람직하게, 폴리실리콘(40)막은 저압화학기상증착으로 50nm 내지 150nm의 두께로 형성한다. 폴리실리콘막 기판 전면에 제 2 포토레지스트 패턴(미도식)을 형성하고, 상기 포토레지스트 패턴을 이용하여 상기 폴리실리콘층을 식각하여 채널층(20A)상의 중간 산화막(30') 상부에 게이트(40)을 형성한다. 바람직하게 상기 식각은 건식 또는 습식식각으로 진행한다. 그리고, 상기 제 2 포토레지스트 패턴을 제거한다.
도 1g 및 2f를 참조하면, 게이트(40) 및 게이트 양 측의 엑티브 영역(20)으로 불순물 이온을 주입하여, 게이트(40)를 도핑시킴과 동시에 소오스와 드레인(50A, 50B) 을 형성한다. 게이트(40)와 엑티브 영역(20)을 동시에 이온 주입하므로 노광 마스크를 사용하는 것에 비하여 채널부분의 미스 얼라인(mis-align)을 최대한 없앨수 있다.
도 1h 및 2g를 참조하면, 실리콘 산화막(30, 30') 상부에 제 3 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 이용하여 소오스와 드레인(50A, 50B)의 일부가 노출되도록 실리콘 산화막(30, 30')을 식각하여 제 1 내지 제 3 콘택홀을 형성한다. 바람직하게 식각은 습식식각으로 진행한다. 이 때 게이트 상부에는 실리콘 산화막이 존재하지 않으나 금속막을 증착시키기 위해서 임의로 콘택홀을 형성한 것이다. 그리고 나서, 상기 제 1 내지 제 3 콘택홀에 매립되도록 금속막을 증착하여 공지된 방법으로 포토레지스트 패턴과 그 상부의 금속막을 제거하면 소오스와 드레인(50A', 50B') 및 게이트(40')의 패드를 동시에 형성한다.
상기한 단전자 소자는 게이트(40)에 인가되는 전압에 따라 양자점(QD)의 전위가 변화되어 소오스에서의 전자가 양자점을 통하여 터널링에 의해 드레인으로 이동한다.
상기한 본 발명에 의하면, 종래와 같이 저온에서 동작하는 단전자 소자를 제작함에 있어 게이트를 이중 게이트로 형성하거나 고가의 저온장치를 이용하지 않고 전자빔 식각으로 트랜치를 형성하고 열산화를 이용하여 전도 채널상에 원하는 개수와 크기 의 양자점 및 터널접합을 용이하게 형성할 수 있고,
전자빔 레지스트의 미세패턴 현상시 초음파 세척기를 이용하여 현상액에 담가 두기만 하는 기존의 방법에 비하여 비등방성의 미세패턴을 형성시킬 수 있다.
양자점과 터널접합을 원하는 개수만큼 형성할 수 있어, 종래와 같이 저온에서 동작하는 단전자 소자를 상온에서 동작 시킬 수 있다.
이에 따라, 이중 게이트 형성을 위한 별도의 금속막 증착 및 패터닝 공정이 생략되므로 공정이 단순화되어 제조비용이 감소되며, 양자섬의 개수를 임의로 조절하여 동작온도의 향상으로 인한 소자기능을 향상시킬 수 있다. 또 열산화시 열산화 공정의 온도와 시간을 조절하여 양자점과 터널접합의 크기를 임의로 변경하여 상온에서 동작하는 단전자 소자를 구현시킬수 있다.
본 발명에 의해 제작되는 단전자 소자는 동작온도가 높기 때문에 종래의 동작온도 때문에 산업체에서 미루어진 단전자 로직회로나 단전자 메모리에 직접적으로 응용할 수 있어 개발시 상당한 파급효과가 기대된다.
또한 본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위 내에서 다양하게 변형시켜 실시할 수 있다.
Claims (4)
- 채널층에 양자점과 터널링 장벽을 포함하는 단전자 소자의 제작방법에 있어서,상기 양자점과 터널링 장벽은게이트 산화막 상에 전자빔 노광과 비등방성 식각을 이용하여 다수의 트랜치를 형성하고 열산화 공정에 의한 산화막을 형성시킴으로 다중 양자점과 터널접합을 형성하는 것을 특성으로 하는 실리콘 단전자 소자의 제작 방법
- 제 1항에 있어서, 상기 전자빔 노광과 비등방성 식각을 이용하여 채널층에 직교하는 트랜치를 다중 선 형태로 만드는 것을 특징으로 하는 모든 형태의 단전자 소자(메모리 및 로직회로 포함)의 제작방법
- 다중 양자점과 터널접합을 형성하기 위해 체널과 직교하는 다수의 트랜치 제작시 초음파 세척기(Ultra-sonic)을 이용하여 게이트 산화막을 식각 시키는 것을 특징으로 하는 트랜치 제작방법
- SOI 기판 상에 반도체 층을 형성하는 단계;상기 반도체 층을 포토레지스트와 전자빔 레지스트 패턴을 식각하여 소오스 및 드 레인과 이들을 연결하는 채널이 형성될 액티브 영역을 정의하는 단계 ;상기 기판 전면에 실리콘 산화막으로 이루어진 게이트 산화막을 형성하는 단계;상기 기판에 전자빔 레지스트 패턴을 초음파 세척기를 이용하여 채널과 직교하는 다수의 트랜치를 형성하는 단계;상기 형성된 트랜치를 이용하여 실리콘이 나타나도록 산화막을 비등방성 식각을 이용하여 제거하는 단계;상기 기판 전면에 실리콘 산화막을 형성시켜 다수의 양자섬과 터널링 장벽을 으로 이루어진 중간 산화막을 형성하는 단계;상기 채널층 상의 게이트 산화막 상부에 폴리실리콘막으로 게이트를 형성하는 단계;상기 게이트를 도핑시킴과 동시에 상기 게이트 양측의 액티브 영역으로 불순물이온을 주입하여 소오스 및 드레인을 형성하는 단계;상기 게이트 산화막에 포토레지스트 패턴을 형성하고 상기 소오스, 드레인 및 게이 트의 일부가 노출되도록 식각하여 제1 내지 제3 콘택홀을 형성하는 단계;상기 제1 내지 제3 콘택홀에 매립되도록 금속막을 증착하고 상기 포토레지스트를 제거하여 소오스, 드레인 및 게이트 패드를 각각 형성하는 단계;
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