KR20030083012A - 매우 짧은 채널 길이를 가진 ｍｏｓｆｅｔ의 제조 방법 - Google Patents

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KR20030083012A
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카펠라니안나리사
디트마루드비히
슈만디르크
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인피네온 테크놀로지스 아게
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Abstract

본 발명은 2개 이상의 층(3 및 5)으로 구성된 게이트 층 스택이 먼저 이방성으로 패터닝된 다음, 하부 층(3)이 에칭되는 방법에 관한 것이다. 여기서는 등방성, 바람직하게는 선택적 에칭 단계는 횡방향 언더커팅, 즉 미리결정된 채널 길이까지 하부 층(3)의 제거를 야기한다. 본 발명에 따른 방법에 의해, 매우 짧은 채널 길이를 가진 T-게이트 트랜지스터가 정확하고 간단히 그리고 저렴하게 제조될 수 있다. 상기 트랜지스터의 전기 스위칭 특성은 종래의 방법에 의해 형성된 다른 T-게이트 트랜지스터의 전기 스위칭 특성보다 더 양호하다.

Description

매우 짧은 채널 길이를 가진 ＭＯＳＦＥＴ의 제조 방법{METHOD FOR THE PRODUCTION OF A MOSFET WITH VERY SMALL CHANNEL LENGTH}
100 nm 미만의 게이트 채널 길이를 가진 트랜지스터, 소위 서브-μ- 범위의 단채널 트랜지스터를 필요한 전기적 작동 파라미터가 충족되도록 정확히 제조하기는 어렵다. 트랜지스터의 높은 성능은 예컨대 낮은 전력 소비로 높은 작동 전류 및 개방(off) 상태에서 낮은 누설 전류를 전제 조건으로 한다. 또한, 밀러(Miller) 커패시턴스와 같은 기생 효과 및 게이트 저항은 가급적 작어야 한다.
이것은 일련의 다수 공정 단계에 의해 형성되는 트랜지스터의 정확한 치수 및 비례 관계를 요구한다. T-형 게이트 층 스택의 제조는 특별한 어려움을 제공한다. 상기 게이트 층 스택의 하부 층은 소정 채널 길이에 따라 게이트 층 스택의 상부 층에 비해 매우 좁다.
T-게이트 트랜지스터의 제조를 위해, 다양한 방법이 제공되었다. 예컨대, 금속층이 미리 형성된 폴리실리콘 게이트 상에 후속해서 디포짓되는 T-게이트의 제조가 공지되어 있다. 그러나, 상기 층들 간의 에러로 인해, 오정렬 시에도 트랜지스터의 완벽한 작동을 보장하기 위해서는, 소오스/드레인 콘택과 게이트간의 간격이 증가되어야 한다. 그러나, 이것은 소오스/드레인 저항의 증가를 야기한다.
단채널 트랜지스터는 예컨대 Ghani, Ahmed 등의, IEDM 99, 페이지 415에 개시되어 있다. 또한, D. Hisamoto 등(IEE Transaction on Electronic Devices, 44권, 1997년 6월, 페이지 951)은 아래에 있는 제 1 게이트 층상에 텅스텐 층을 가진 셀프 얼라인(self-aligned) T-게이트의 제조 방법을 개시한다. Kasai 등(IEDM 94, 페이지 497-498)은 게이트 층 스택이 층층이 디포짓된 폴리실리콘, 확산 배리어 및 금속층으로 이루어진 T-게이트의 제조 방법을 개시한다.
후자의 방법에서는 단채널 게이트가 복잡한 리소그래피 방법에 의해, 예컨대 전자빔에 의해 고정되어야 한다는 것이 단점이다.
본 발명은 매우 짧은 미리결정된 채널 길이의 게이트 채널을 가진 MOSFET의 제조 방법에 관한 것이다.
도 1 내지 도 3은 본 발명에 따른 T-게이트 트랜지스터의 제조 방법의 상이한 단계를 도시한 단면도.
본 발명의 목적은 매우 짧은 채널 길이의 T-게이트 트랜지스터를 정확하고, 매우 간단히 그리고 저렴하게 제조할 수 있는 방법을 제공하는 것이다.
상기 목적은,
- 반도체 기판 상에 게이트 유전체를 형성하는 단계,
- 상기 유전체 상에 폴리실리콘을 포함하는 제 1 게이트 층을 가하는 단계,
- 금속을 포함하는 제 2 게이트 층을 가하는 단계,
- 제 2 게이트 층의 폭이 미리결정된 채널 길이 보다 크도록 제 2 게이트 층을 마스킹하는 단계,
- 제 2 게이트 층 및 제 1 게이트 층의 이방성 에칭 단계,
- 제 2 게이트 층의 폭 보다 작고 미리결정된 채널 길이에 상응하는 제 1 게이트 층의 미리결정된 폭이 얻어지도록, 제어된 방식으로 유전체에 대해 선택적으로 제 2 게이트 층 하부의 제 1 게이트 층을 등방성으로 횡방향으로 언더커팅(undercutting)하는 단계를 포함하는, 본 발명에 따른 매우 짧은 채널 길이의 게이트 채널을 가진 MOSFET의 제조 방법에 의해 달성된다.
본 발명에 따라 상이한 등방성 정도의 여러 에칭 단계가 적합한 방식으로 조합됨으로써, 게이트의 소정 T-형 구조물이 얻어진다. 먼저, 게이트 층 스택이 이방성으로 에칭됨으로써, 상기 층 스택이 패터닝된다. 이렇게 형성된 게이트는 미리결정된 채널 길이 보다 훨씬 더 넓다.
종래의 방법과는 달리, 우선 미리결정된 채널 길이와 동일한 폭을 가진 하부 게이트 층이 형성되지 않고, 오히려 본 발명에 따라 우선 더 큰 폭의, 따라서 종래의 저렴한 리소그래피 단계를 이용해서 형성될 수 있는 층 스택이 형성된다. 따라서, 본 발명의 방법은 매우 저렴하게 실시된다.
먼저, 제 2 게이트 층이 미리결정된 채널 길이 보다 큰 폭을 가지도록 마스킹된다. 즉, 상기 마스킹은 후속하는 제 1 에칭 단계 후에 제 1 및 제 2 게이트 층으로 이루어진 층 스택이 형성되며, 상기 층 스택은 미리결정된 채널 길이 보다 큰 폭을 가지도록 이루어진다.
미리결정된 채널 길이에 상응하는 짧은 게이트 길이를 얻기 위한 게이트 층 스택의 후속 처리는 측면으로부터 하부 게이트 층의 후속 에칭에 의해 이루어진다.
이를 위해, 본 발명에 따라 제 2 에칭 단계가 실시된다. 제 2 게이트 층에의해 은폐된 제 1 게이트 층을 얻기 위해, 제 2 에칭이 등방성으로 실시된다. 그 등방성으로 인해, 제 2 에칭이 제 1 게이트 층의 횡방향 축소(constriction)를 야기하며, 상기 게이트 층은 제어된 방식으로 미리결정된 채널 길이까지 좁아진다. 따라서, 단채널 게이트는 복잡한 방법에 의해서가 아니라, 간단하고 공지된 프로세스 단계에 의해 형성된다.
바람직한 실시예에서, 제 1 게이트 층의 폭은 제 2 게이트 층의 폭에 의해, 그리고 제 2 게이트 층 하부의 제 1 게이트 층의 제어된 횡방향 언더커팅의 지속시간에 의해 제어된다. 가장 간단한 경우, 에천트의 농도 및 언더커팅의 그밖의 파라미터는 일정하게 유지되므로, 상기 에칭의 지속시간만이 하부 게이트 길이를 결정한다. 이 경우, 제 1 게이트 층의 미리결정된 폭은 바람직하게는 미리결정된 채널 길이와 동일하다.
본 발명의 개선예에서, 언더커팅 동안 제 1 게이트 층의 폭은 에천트의 농도에 의해 제어된다. 이 경우, 상기 농도는 에칭 동안 일정한 값으로 설정되거나 또는 에칭 중에 변경될 수 있다.
바람직하게는 제 1 게이트 층의 미리결정된 폭이 미리결정된 채널 길이와 동일하다. 또한, 본 발명의 범주에서는 두 방향으로 10%의 편차가 주어진다.
바람직하게는 유전체의 도달까지 제 2 게이트 층 및 제 1 게이트 층의 이방성 에칭이 계속된다. 이로 인해, 등방성 에칭 시에 생기는 측벽이 매우 균일해진다. 또한, 제 1 등방성 에칭은 하부 게이트 층 내부에서 종료되고 거기서 제 2 등방성 에칭이 시작될 수 있다. 이 경우, 유전체는 제 2 에칭 동안에야 도달된다.
끝으로, 제 2 게이트 층에 대해 선택적으로 제 1 게이트 층의 등방성 횡방향 언더커팅이 이루어진다. 이로 인해, 게이트 라인의 상부 치수가 보존되고 따라서 보다 용이하게 접촉될 수 있다.
바람직하게는 상기 언더커팅이 등방성 플라즈마 에칭 단계에 의해 수행된다. 이 경우, 유도적 또는 그밖의 결합(coupling-in)을 가진 종래의 건식 에칭 챔버가 사용된다.
등방성 에칭용 에칭 가스로는 바람직하게는 할로겐 수소가 사용되는데, 특히 브롬 수소가 금속에 대한 양호한 선택성으로 인해 바람직하다.
제조되는 T-게이트의 치수와 관련해서, 바람직한 실시예에서 제 2 게이트층의 폭은 120 내지 300nm이고 제 1 게이트 층의 폭은 30 내지 150nm이다. 따라서, 바람직하게는 30 내지 150 nm의 채널 길이를 가진 트랜지스터가 제조된다.
게이트 유전체는 바람직하게는 실리콘 이산화물을 포함한다.
바람직하게는 제 2 게이트 층이 제 1 게이트 층 보다 높은 도전성을 갖는다. 이로 인해, 게이트의 전체 도전성이 향상된다. 제 2 게이트 층은 금속으로서 바람직하게는 텅스텐을 포함한다. 상기 제 2 게이트 층은 텅스텐으로 이루어질 수 있다.
본 발명의 일 개선예에서는 소오스/드레인 주입의 도입 및 그 확산이 제 2 게이트 층의 미리결정된 폭 아래에서 제 1 게이트 층의 에지까지 이루어진다. 이 경우, 보다 넓은 상부 게이트 층은 유전체를 통하여 하부 게이트 층과 일정한 간격을 두고 상기 주입을 웨이퍼 내로만 도입시키는 마스크의 일부를 형성한다. 후속하는 주입의 열 분배(thermal distribution)는 도펀트가 스페이서의 폭에 부가해서 제 2 및 제 1 게이트 층의 폭간의 차이를 즉, 미리결정된 짧은 채널 길이에 대한 거리를 커버하도록 제어된다.
바람직하게는 본 발명에 따른 MOSFET은 DRAM 또는 논리 회로의 일부이다.
이하, 본 발명에 따른 T-게이트 트랜지스터의 제조 방법의 상이한 단계를 도시한 도 1 내지 도 3을 참고로 본 발명을 설명한다
도 1에 따라, 바람직하게는 실리콘 이산화물로 이루어진 게이트 산화물(2)로 커버된 실리콘 기판(1)상에 일련의 복수 게이트 층이 디포짓된다. 이렇게 형성된 게이트 층 스택은 폴리실리콘으로 이루어진 제 1 게이트 층(3) 및 그 위에 배치된 제 2 게이트 층(5)으로 이루어진다. 제 2 게이트 층(5)은 매우 작은 치수의 경우에 게이트의 도전성 개선을 위해 사용되기 때문에, 바람직하게는 금속, 특히 텅스텐으로 이루어진다.
예컨대 텅스텐 질화물로 이루어지며 확산 배리어의 역할을 하는 중간층(4)이 후속 규화에 의해 상기 층들 사이에 형성될 수 있다. 또한, 전체적으로 2개 보다 많은 층들이 연속해서 디포짓될 수 있다. 게이트의 상부 층 아래 있는 하부 층의 횡방향 언더커팅을 허용하는 상이한 재료로 이루어진 2개 이상의 게이트 층이 형성되는 것이 중요하다.
게이트 구조물을 위해 필요한 일련의 층들이 형성되면, 게이트를 형성하기 위해 상기 층들이 횡방향으로 패터닝된다. 이것을 위해, 일련의 층들 또는 그 최상층(5)이 먼저 마스킹된다. 상기 마스킹은 상기 단계에서 제 2 게이트 층(5)의 폭이 미리결정된 채널 길이 보다 넓도록 이루어지기 때문에, 레지스트 또는 하드 마스크의 사용과 같은 종래의 리소그래피 기술이 사용될 수 있다.
본 발명에 따라 게이트 층 스택의 초기 폭은 의도적으로 소정 게이트 길이 및 그에 따른 채널 길이 보다 넓게 선택된다. 이를 위해, 이방성 제 1 에칭과, 상기 순서에서 제 1 게이트 층 및 제 2 게이트 층의 언더커팅을 야기하는 후속 이방성 언더커팅을 조합함으로써, 게이트 산화물 위에서 직접 게이트 길이가 축소된다. 상기 조합에 의해 공지된 및 간단한 에칭 공정을 이용해서 매우 짧은 채널 길이를 갖는 T-게이트가 제조될 수 있다. 통상적으로 매우 작은 구조물의 형성을 위해 채택되는 레이저 또는 전자빔의 사용은 본 발명에 따른 방법의 경우에 꼭 필요한 것은 아니다. 오히려, 제 2 게이트 층(5)은 레지스트 마스크 또는 하드 마스크를 이용해서 통상의 방법으로 마스킹될 수 있다.
게이트의 형성은 도 1에 A1로 표시된 제 1 에칭 가스를 이용해서 수직 방향으로 기판 표면을 향한 이방성 건식 에칭으로 시작된다. 상기 에칭은 바람직하게는 모든 게이트 층들이 패터닝되지만 그 아래 놓인 유전체가 파괴(perforate)되지 않을 때까지 계속된다.
대안으로서 상기 에칭은, 제 2 게이트 층(5)이 완전히 파괴되는 반면 제 1게이트 층(3)은 부분적으로만 파괴되는 단계에서 종료될 수 있다. 이 경우, 유전체(2)까지 제 1 게이트 층(3)의 완전한 파괴는 후술하는 제 2 에칭 단계에 의해 이루어진다.
도 2에 따라, 다음 이방성 에칭 단계에서 제 2 에칭 가스(A2)가 등방성으로 기판에 공급된다. 상기 의미에서 등방성은, 에칭 가스(A2)가 하부 게이트 층(3)의 측벽에 도달하여 언더커팅될 정도로 등방성 정도가 충분히 크다는 것을 의미한다.
제 2 에칭은 유전체(2)에 대해 선택적으로 이루어져야 한다. 유전체에 대한 제 2 에칭의 선택성이 크면 클수록, 유전체의 파괴가 보다 확실하게 방지된다.
상기 유전체가 반드시 제 1 에칭 중에 이미 도달되어 있어야 할 필요는 없다; 게이트 구조물의 초기 폭, 상부 게이트 층(5)의 폭이 충분히 크면, 하부 게이트 층(3)의 도달 후에야 제 2 에칭이 유전층을 노출시키는 것도 가능하다.
에칭 가스(A2)는 바람직하게는 제 2 에칭이 제 1 게이트 층(3) 위에 놓인 제 2 게이트 층(5)에 대해(및 경우에 따라 그들 사이에 놓인 중간층에 대해) 선택적으로 이루어지도록 선택될 수 있다. 이 경우에 T-형 게이트 구조물이 형성되는데, 상기 게이트 구조물의 양호한 도전성의 금속 상부 부분은 제 1 에칭 후에 형성된 보다 넓은 그 횡단면을 유지하는 한편, 하부 제 1 게이트 층(3)만이 좁아진다. 이로 인해, 상부 게이트 층(5)은 보다 용이하게 도전 접촉될 수 있다.
제 2 에칭이 상부 게이트 층에 대해 선택적이지 않다면, T-형 게이트 구조물이 형성되지 않지만, 여기서도 초기 게이트 길이의 동일한 감소가 이루어진다. 제 2 게이트 층(5)이 충분히 두껍게 디포짓되면, 제 2 에칭 후에도 상기 층의 재료가충분히 존재하므로, 게이트의 충분한 도전성이 보장되고 게이트가 확실하게 접촉된다.
등방성으로 수행되는 제 2 에칭용 에칭 가스(A2)로서, 바람직하게는 할로겐 수소가 사용된다. 특히, 실리콘 이산화물(유전체로서)에 대한 그리고 금속(제 2 게이트 층으로서)에 대한 그것의 양호한 선택성으로 인해 브롬 수소(HBr)가 매우 적합하다.
도 1 및 2에는 에칭 가스(A2)에 의해 형상에 미치는 상이한 등방성 정도의 영향을 보다 양호하게 나타내기 위해, 인접한 커패시터의 게이트 층 스택이 과장되어 밀접하게 도시되어 있다.
이에 대조적으로, 도 3은 스페이서(7)로 횡방향으로 이미 커버된 단 하나의 T-형 층 스택(3, 4, 5)을 도시한다. 스페이서는 도입될 소오스/드레인 주입(S/D)에 대한 게이트 채널의 횡방향 절연을 위해 사용된다.
주입 S/D는 스페이서(7)의 외부에서 유전체(2)를 통해 기판의 영역(8)에 주입된다. 후속하는 열 처리시, 열 작용의 온도 및 지속 시간은 이온 프로파일(6)이 상부 게이트 층(5) 바로 아래 하부 게이트 층(3)까지, 즉 영역(6a)내로 연장되도록 제어된다. 원래의 게이트 층 스택의 폭이 200 nm일 때, 100 nm의 채널 길이를 가진 트랜지스터를 형성하기 위해서는, 게이트의 각 측면에서 언더커팅에 상응하는 50 nm의 부가 이온 확산이면 충분하다. 바람직하게는, (120 내지 300 nm의 게이트 폭으로부터) 바람직하게는 30 내지 150 nm(소정 채널 길이에 대응하여)로 소오스/드레인 주입들이 서로 수행된다. 물론, 본 발명에 따라 임의의 훨씬 더 짧은 채널 길이를 가진 MOSFET이 제조될 수도 있다.
이러한 트랜지스터는 본 발명에 따른 방법에 의해 종래의 리소그래피 방법을 이용해서 형성될 수 있다.
본 발명에 의해, 종래의 제조 시스템 및 프로세스 단계만이 사용되는 셀프 얼라인 다층 게이트의 제조가 이루어진다. 따라서, 본 발명의 방법은 간단하고 저렴하며, 제어된 언더커팅으로 인해, 제조된 트랜지스터의 게이트 길이가 매우 정확하다.

Claims (14)

  1. 매우 짧은 미리결정된 채널 길이의 게이트 채널을 가진 MOSFET의 제조 방법에 있어서,
    - 반도체 기판(1)상에 유전체(2)를 형성하는 단계,
    - 폴리실리콘을 포함하는 제 1 게이트 층(3)을 상기 유전체(2)상에 가하는 단계,
    - 금속을 포함하는 제 2 게이트 층(5)을 가하는 단계,
    - 제 2 게이트 층(5)의 폭이 미리결정된 채널 길이 보다 크도록 제 2 게이트 층(5)을 마스킹하는 단계,
    - 제 2 게이트 층(5) 및 제 1 게이트 층(3)의 이방성 에칭 단계,
    - 제 2 게이트 층(5)의 폭 보다 적고 미리결정된 채널 길이에 상응하는 제 1 게이트 층(3)의 미리결정된 폭이 얻어지도록, 제어된 방식으로 유전체(2)에 대해 선택적으로 제 2 게이트 층(5) 하부의 제 1 게이트 층(3)을 등방성으로 횡방향으로 언더커팅하는 단계를 포함하여 이루어지는 것을 특징으로 하는 매우 짧은 미리결정된 채널 길이를 가진 MOSFET의 제조 방법.
  2. 제 1항에 있어서,
    상기 제 1 게이트 층(3)의 폭이 제 2 게이트 층(5)의 폭에 의해 그리고 제 2 게이트 층(5) 하부의 제 1 게이트 층(3)의 횡방향 언더커팅의 지속 시간에 의해 제어되는 것을 특징으로 하는 매우 짧은 미리결정된 채널 길이를 가진 MOSFET의 제조 방법.
  3. 제 1항 또는 제 2항에 있어서,
    상기 제 1 게이트 층(3)의 폭이 언더커팅 동안 에천트(A2)의 농도에 의해 제어되는 것을 특징으로 하는 매우 짧은 미리결정된 채널 길이를 가진 MOSFET의 제조 방법.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 제 1 게이트 층(3)의 미리결정된 폭이 미리결정된 채널 길이와 동일한 것을 특징으로 하는 매우 짧은 미리결정된 채널 길이를 가진 MOSFET의 제조 방법.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 제 2 게이트 층(5)과 제 1 게이트 층(3)의 이방성 에칭이 유전체(2)의 도달까지 계속되는 것을 특징으로 하는 매우 짧은 미리결정된 채널 길이를 가진 MOSFET의 제조 방법.
  6. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    상기 제 1 게이트 층(3)의 등방성 횡방향 언더커팅이 제 2 게이트 층(5)에 대해 선택적으로 이루어지는 것을 특징으로 하는 매우 짧은 미리결정된 채널 길이를 가진 MOSFET의 제조 방법.
  7. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
    상기 언더커팅이 등방성 플라즈마 에칭 단계에 의해 실시되는 것을 특징으로 하는 매우 짧은 미리결정된 채널 길이를 가진 MOSFET의 제조 방법.
  8. 제 7항에 있어서,
    상기 등방성 에칭이 할로겐 수소, 특히 브롬 수소를 이용해서 실시되는 것을 특징으로 하는 매우 짧은 미리결정된 채널 길이를 가진 MOSFET의 제조 방법.
  9. 제 1항 내지 제 8항 중 어느 한 항에 있어서,
    상기 제 2 게이트 층(5)의 폭이 120 내지 300 nm 사이에 있는 것을 특징으로 하는 매우 짧은 미리결정된 채널 길이를 가진 MOSFET의 제조 방법.
  10. 제 1항 내지 제 9항 중 어느 한 항에 있어서,
    상기 제 1 게이트 층(3)의 폭이 30 내지 150 nm 사이에 있는 것을 특징으로 하는 매우 짧은 미리결정된 채널 길이를 가진 MOSFET의 제조 방법.
  11. 제 1항 내지 제 10항 중 어느 한 항에 있어서,
    상기 게이트 유전체(2)가 실리콘 이산화물을 포함하는 것을 특징으로 하는매우 짧은 미리결정된 채널 길이를 가진 MOSFET의 제조 방법.
  12. 제 1항 내지 제 11항 중 어느 한 항에 있어서,
    상기 제 2 게이트 층(5)이 제 1 게이트 층(3) 보다 높은 도전성을 갖는 것을 특징으로 하는 매우 짧은 미리결정된 채널 길이를 가진 MOSFET의 제조 방법.
  13. 제 1항 내지 제 12항 중 어느 한 항에 있어서,
    소오스/드레인 주입(S/D)의 도입 및 상기 주입의 확산이 상기 제 2 게이트 층(5)의 미리결정된 폭 아래에서 제 1 게이트 층(3)의 에지까지 이루어지는 것을 특징으로 하는 매우 짧은 미리결정된 채널 길이를 가진 MOSFET의 제조 방법.
  14. 제 1항 내지 제 13항 중 어느 한 항에 있어서,
    상기 제 2 게이트 층(5)이 금속 텅스텐을 포함하는 것을 특징으로 하는 매우 짧은 미리결정된 채널 길이를 가진 MOSFET의 제조 방법.
KR10-2003-7012498A 2001-03-26 2002-02-28 매우 짧은 채널 길이를 가진 ｍｏｓｆｅｔ의 제조 방법 KR20030083012A (ko)

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