FR2791177A1 - Procede de realisation d'une grille en forme de champignon ou grille en "t" - Google Patents
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Abstract
Le procédé comprend :- la formation sur une surface principale d'un substrat semi-conducteur recouvert d'une mince couche d'oxyde de grille d'un corps de grille en matériau conducteur; et - la gravure latérale du corps de grille pour former le pied de la grille en forme de champignon. Application aux dispositifs CMOS.
Description
2791177_i Procédé de réalisation d'une grille en forme de champignon ou
grille en "T".
La présente invention concerne d'une manière générale un procédé de réalisation d'une grille d'un dispositif semi-conducteur, et plus particulièrement un procédé de réalisation d'une grille en forme de
champignon également dite grille en "T".
Dans le domaine des circuits CMOS, tels que les transistors CMOS, pour des applications à des produits fonctionnant en radiofréquence (RF) ou pour le traitement de données, la vitesse de commutation des dispositifs semi-conducteurs utilisés est une
caractéristique importante de ceux-ci.
Les dispositifs semi-conducteurs à grille en forme de champignon sont bien connus pour leurs avantages en termes de vitesse de commutation. De tels dispositifs à grille en forme de champignon sont décrits entre autres dans les documents: "A novel self-aligned T-shape gate process for deep submicron Si MOSFET's fabrication (Procédé pour une nouvelle grille en forme de T auto-alignée pour la fabrication de MOSFET à Si submicronique profond)" Horng-Chih Lin et al., IEEE, T. ED- 19, janvier 1998, pp. 26-28; "A low-resistance self-aligned T-shape gate for high performance sub-O, 1 gm CMOS (grille en forme de T, auto- alignée de faible résistance pour CMOS sub-0,1 gm de haute performance)" Digh Hisamoto et al., IEEE, T. ED-44, juin 1997, pp. 951-956; et "Sub- 100 nm gate length metal gate NMOS transistors fabricated by a replacement gate process (Transistors NMOS à grille métallique de longueur sub-100 nm fabriqués par un procédé de
remplacement de grille)", A. Chatterjee et al., IEDM'97, pp. 821-824.
Dans ces publications de l'art antérieur, le principal facteur de l'amélioration de la vitesse de commutation est la réduction de la résistance de grille résultant de l'élargissement dû au chapeau de la grille en forme de champignon. Dans l'article de Homrng-Chih Lin et al., la grille-champignon est réalisée par formation d'un pied de grille en silicium polycristallin, dépôt d'une couche de matériau isolant (tétraorthosilicate d'éthyle), aplanissement par polissage mécanochimique, gravure, dépôt d'une seconde couche de silicium polycristallin, formation d'espaceur et
gravure par faisceau d'ions réactifs.
Dans le mode de réalisation décrit dans l'article de Digh Hisamoto et al. , le chapeau élargi de la grille est formé par dépôt en phase vapeur de tungstène au dessus d'une grille gravée. Du fait de la croissance
isotropique du tungstène, on obtient automatiquement un dépôt élargi.
Quant au procédé dit de "remplacement de grille" de l'article A.
Chatterjee et al., il s'apparente à un procédé double damascène.
Un inconvénient commun aux trois procédés évoqués ci-dessus est qu'ils n'agissent que sur un seul facteur limitant la vitesse de commutation, à savoir la résistance de grille, cependant que cette vitesse de commutation est également fortement réduite par les capacités de recouvrement. En outre, le procédé de Horng-Chih Lin et al. apparaît complexe et difficile à contrôler, cependant que le procédé de Digh Hisamoto et al. soulève des problèmes de masquage et de fiabilité d'un dépôt de tungstène débordant. Enfin, la technique décrite dans l'article de A. Chatterjee et al. n'est pas auto-alignée, apparaît également très complexe, nécessitant la création d'une fausse grille (éliminée ultérieurement) et un polissage
mécano-chimique au niveau de la grille.
L'invention a donc pour objet un procédé de réalisation d'une grille en forme de champignon pour un dispositif semi-conducteur, en particulier un dispositif CMOS, auto-aligné et remédiant aux
inconvénients de l'art antérieur.
En particulier, l'invention a pour objet un tel procédé de réalisation d'une grille en forme de champignon permettant d'améliorer plusieurs facteurs influant sur la vitesse de commutation et non pas
seulement sur la résistance de grille.
Selon l'invention, on fournit un procédé de réalisation dans un dispositif semi-conducteur d'une grille en forme de champignon comprenant un pied surmonté d'un chapeau qui comprend:
- la formation sur une surface principale d'un substrat semi-
conducteur recouvert d'une mince couche d'oxyde de grille d'un corps de grille en matériau conducteur; et - la sous-gravure latérale du corps de grille pour former le pied
de la grille en forme de champignon.
De préférence, la longueur de la sous-gravure latérale, depuis deux côtés opposés du corps de grille est de 5 à 50 nm, mieux de 10 à 40 nm
depuis chacun des côtés.
Bien évidemment, la sous-gravure latérale est telle qu'elle forme dans la partie supérieure du corps de grille un chapeau plus long que le pied de grille. Ainsi, la hauteur du pied obtenu par sous-gravure latérale représentera de préférence au plus 80% de la hauteur totale du corps de grille. En outre, la hauteur du pied de la grille en forme de champignon
sera généralement d'au moins 2 nm.
Dans le cas d'un corps de grille homogène, c'est-à-dire que l'ensemble de la grille est constitué par un unique matériau tel que du silicium polycristallin, la sous-gravure latérale du pied de la grille en forme de champignon peut être réalisée par tout procédé de sous-gravure latérale, mais est de préférence localisée par sous-gravure par plasma, en particulier une sous-gravure par plasma en deux étapes comprenant une première étape de sous-gravure au moyen d'un plasma-haute énergie et
une deuxième étape de sous-gravure au moyen d'un plasma-basse énergie.
De préférence, dans la mise en oeuvre du procédé de l'invention, on utilise un corps de grille hétérogène, c'est-à-dire un corps de grille constitué d'un empilement d'au moins deux couches superposées de matériaux conducteurs différents et généralement ayant des vitesses de gravure latérale différentes pour un procédé de gravure donné. De préférence, le matériau de la première couche aura une vitesse de gravure
latérale supérieure au matériau de la seconde couche.
Comme dans le cas d'une grille homogène, la sous-gravure latérale peut se faire par tout procédé approprié tel qu'une gravure latérale contrôlée au moyen d'une solution appropriée, mais de préférence par gravure plasma et en particulier une gravure plasma comprenant une première étape de gravure avec un plasma haute énergie et une seconde
étape de gravure avec un plasma basse énergie.
A titre d'exemple, dans le cas d'un alliage SiGe, la sous-gravure latérale peut s'effectuer après la gravure classique de la grille (masque de résine), en autorisant une gravure latérale contrôlée au cours du retrait du masque de résine dans une solution acide (H2SO4/H202) ou encore après la gravure classique de la grille (masque dur), en utilisant une solution chimique sélective par rapport au silicium telle qu'une solution 40 ml HNO3 70% - 20 ml H202 - 5 ml HF 0, 5%, et même de l'eau pure si la concentration en Ge de l'alliage SiGe est suffisamment importante. Tout de même, de préférence, cette gravure latérale s'effectue par une attaque
plasma isotrope sélective par rapport au silicium et à l'oxyde.
Parmi les couples de matériaux utilisables pour l'empilement de grille, on peut citer les couples SilxGex (0 < x < 1) /Si; Si/SilxGex(0 < x < 1); Sil xyGexCy (0< x <0,95,0<y < 0,05)/Si, Si/SilxyGexCy(0 < x < 0,95, 0 < y < 0,05), Si dopé P+ / Si dopé N+, Si dopé N+ / Si dopé P+, Si/métal,
métal/Si et métal/métal.
La suite de la description se réfère aux figures 1 à 4 annexées qui
représentent schématiquement les étapes principales d'une mise en oeuvre du procédé de l'invention pour la réalisation d'une grille-champignon
hétérogène.
Comme le montre la figure 1, on commence par former de manière classique, par dépôt et gravure, sur un substrat semi-conducteur 1, par exemple en silicium, ayant une face principale recouverte d'une couche d'oxyde de grille (SiO2) 2, un corps de grille hétérogène 3 constitué d'une couche inférieure d'un premier matériau 4, par exemple en alliage SiixGex et d'une couche supérieure d'un second matériau 5, par exemple du silicium. Les couches inférieure et supérieure du corps de grille 3 peuvent être classiquement déposées par exemple par dépôt
chimique en phase vapeur.
L'étape suivante, illustrée à la figure 2, consiste à former, par gravure latérale, des cavités 6 dans la couche inférieure 4 sur des côtés
opposés à celle-ci.
Comme indiqué précédemment, cette gravure latérale s'effectue
de préférence par gravure plasma.
On procède alors comme le montre la figure 3 à une implantation classique de dopants pour former des jonctions 7 et 8 faiblement dopées (jonctions LDD), puis comme illustré à la figure 4, à la formation des espaceurs 9 et à une implantation de dopants pour réaliser les régions de
source et de drain 10 et 1 1 de manière classique.
Dans le contexte d'une technologie à dimension caractéristique égale à la longueur de la couche Si supérieure, le procédé de l'invention de réalisation d'une grille-champignon, on obtient les avantages suivants: un recouvrement très réduit grille/jonction d'o une réduction des capacités de recouvrement; - une résistance de grille inchangée dans le cas d'une grille siliciurée; - une déplétion grille PMOS réduite du fait d'une meilleure activation du dopant (bore) dans l'alliage SilxGex par rapport au Si; - un dopage du canal réduit du côté PMOS (par exemple pour une
grille SiGe duale P+/N+).
Dans le contexte d'une technologie à dimension caractéristique égale à la longueur de la couche SilxGex: - le recouvrement grille/jonction réduit (capacités Cgs et Cgd réduites); - la résistance grille réduite et la siliciuration, grille plus facile du faite de l'élargissement; - la déplétion grille PMOS réduite du fait d'une meilleure activation du bore dans le SiGe par rapport au Si; - un dopage du canal réduit du côté PMOS (par exemple par une
grille SiGe duale P+/N+).
Claims (9)
1. Procédé de réalisation dans un dispositif semi-conducteur d'une grille en forme de champignon comportant un pied surmonté d'un chapeau, caractérisé en ce qu'il comprend:
- la formation sur une surface principale d'un substrat semi-
conducteur recouvert d'une mince couche d'oxyde de grille d'un corps de grille en matériau conducteur; et - la gravure latérale du corps de grille pour former le pied de la
grille en forme de champignon.
2. Procédé selon la revendication 1, caractérisé en ce que la longueur de la gravure latérale de chaque côté du corps de grille est de 5 à
nm, de préférence 10 à 40 nm.
3. Procédé selon la revendication 1 ou 2, caractérisé en ce que la hauteur de gravure du corps de grille est de 2 nm à 80 % de la hauteur totale
du corps de grille.
4. Procédé selon l'une quelconque des revendications 1 à 3,
caractérisé en ce que le corps de grille est homogène et la gravure latérale
s'effectue par gravure par plasma.
5. Procédé selon l'une quelconque des revendications 1 à 3,
caractérisé en ce que le corps de grille est un empilement hétérogène comprenant une couche inférieure et une couche supérieure en matériau conducteur, le matériau de la couche inférieure ayant une vitesse de gravure latérale supérieure à celle du matériau de la couche supérieure
pour un processus de gravure latérale donné.
6. Procédé selon la revendication 5, caractérisé en ce que les couples matériau de la couche inférieure / matériau de la couche supérieure sont choisis parmi les couples SilxGex (0 < x < 1) / Si; Si/Sil_ xGex (0 < x < 1), Sil xyGexCy (0 < x < 0,95, 0 < y < 0,05)/Si, Si/Silx yGexCy(0 < x < 0,95, 0 < y < 0,05), Si dopé P+ / Si dopé N+, Si dopé N+ / Si
dopé P+, Si/métal, métal/Si et métal/métal.
7. Procédé selon la revendication 6, caractérisé en ce que le corps de grille est formé par gravure à l'aide d'un masque de résine et la gravure latérale de la couche inférieure du corps s'effectue en même temps que le
retrait de la résine.
8. Procédé selon la revendication 6, caractérisé en ce que le corps de grille est formé par gravure au moyen d'un masque dur et la gravure latérale de la couche inférieure du corps s'effectue à l'aide d'une solution
de gravure sélective vis-à-vis du silicium.
9. Procédé selon la revendication 6, caractérisé en ce que la
gravure latérale de la couche inférieure s'effectue par gravure par plasma.
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002041383A1 (fr) | 2000-11-15 | 2002-05-23 | International Business Machines Corporation | Fet a grille a encoche et son procede de fabrication |
| WO2002078058A2 (fr) * | 2001-03-26 | 2002-10-03 | Infineon Technologies Ag | Procede pour la production d'un transistor mosfet a longueur de canal tres faible |
| FR3138965A1 (fr) * | 2022-08-19 | 2024-02-23 | Stmicroelectronics (Crolles 2) Sas | Transistor MOSFET |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6596597B2 (en) * | 2001-06-12 | 2003-07-22 | International Business Machines Corporation | Method of manufacturing dual gate logic devices |
| US7176090B2 (en) | 2004-09-07 | 2007-02-13 | Intel Corporation | Method for making a semiconductor device that includes a metal gate electrode |
| CN103578944B (zh) * | 2012-07-18 | 2016-08-03 | 中国科学院微电子研究所 | 半导体器件制造方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62285468A (ja) * | 1986-06-04 | 1987-12-11 | Oki Electric Ind Co Ltd | Ｌｄｄ電界効果トランジスタの製造方法 |
| EP0328350A2 (fr) * | 1988-02-09 | 1989-08-16 | Fujitsu Limited | Attaque sèche avec du bromure d'hydrogène ou du brome |
| JPH04180633A (ja) * | 1990-11-15 | 1992-06-26 | Kawasaki Steel Corp | 半導体装置の製造方法 |
| FR2682534A1 (fr) * | 1991-10-14 | 1993-04-16 | Mitsubishi Electric Corp | Dispositif a semiconducteurs comportant un empilement de sections d'electrode de grille, et procede de fabrication de ce dispositif. |
| US5650342A (en) * | 1988-09-08 | 1997-07-22 | Mitsubishi Denki Kabushiki Kaisha | Method of making a field effect transistor with a T shaped polysilicon gate electrode |
| US5650343A (en) * | 1995-06-07 | 1997-07-22 | Advanced Micro Devices, Inc. | Self-aligned implant energy modulation for shallow source drain extension formation |
| WO1998013880A1 (fr) * | 1996-09-25 | 1998-04-02 | Advanced Micro Devices, Inc. | GRILLE POLY-Si/POLY-SiGe POUR DISPOSITIFS CMOS |
| US5741736A (en) * | 1995-05-04 | 1998-04-21 | Motorola Inc. | Process for forming a transistor with a nonuniformly doped channel |
-
1999
- 1999-03-19 FR FR9903469A patent/FR2791177A1/fr not_active Withdrawn
-
2000
- 2000-03-16 WO PCT/FR2000/000640 patent/WO2000057461A1/fr active Application Filing
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62285468A (ja) * | 1986-06-04 | 1987-12-11 | Oki Electric Ind Co Ltd | Ｌｄｄ電界効果トランジスタの製造方法 |
| EP0328350A2 (fr) * | 1988-02-09 | 1989-08-16 | Fujitsu Limited | Attaque sèche avec du bromure d'hydrogène ou du brome |
| US5650342A (en) * | 1988-09-08 | 1997-07-22 | Mitsubishi Denki Kabushiki Kaisha | Method of making a field effect transistor with a T shaped polysilicon gate electrode |
| JPH04180633A (ja) * | 1990-11-15 | 1992-06-26 | Kawasaki Steel Corp | 半導体装置の製造方法 |
| FR2682534A1 (fr) * | 1991-10-14 | 1993-04-16 | Mitsubishi Electric Corp | Dispositif a semiconducteurs comportant un empilement de sections d'electrode de grille, et procede de fabrication de ce dispositif. |
| US5741736A (en) * | 1995-05-04 | 1998-04-21 | Motorola Inc. | Process for forming a transistor with a nonuniformly doped channel |
| US5650343A (en) * | 1995-06-07 | 1997-07-22 | Advanced Micro Devices, Inc. | Self-aligned implant energy modulation for shallow source drain extension formation |
| WO1998013880A1 (fr) * | 1996-09-25 | 1998-04-02 | Advanced Micro Devices, Inc. | GRILLE POLY-Si/POLY-SiGe POUR DISPOSITIFS CMOS |
Non-Patent Citations (2)
| Title |
|---|
| PATENT ABSTRACTS OF JAPAN vol. 012, no. 177 (E - 613) 25 May 1988 (1988-05-25) * |
| PATENT ABSTRACTS OF JAPAN vol. 016, no. 492 (E - 1278) 12 October 1992 (1992-10-12) * |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002041383A1 (fr) | 2000-11-15 | 2002-05-23 | International Business Machines Corporation | Fet a grille a encoche et son procede de fabrication |
| WO2002078058A2 (fr) * | 2001-03-26 | 2002-10-03 | Infineon Technologies Ag | Procede pour la production d'un transistor mosfet a longueur de canal tres faible |
| WO2002078058A3 (fr) * | 2001-03-26 | 2003-06-26 | Infineon Technologies Ag | Procede pour la production d'un transistor mosfet a longueur de canal tres faible |
| US6835612B2 (en) | 2001-03-26 | 2004-12-28 | Infineon Technologies Ag | Method for fabricating a MOSFET having a very small channel length |
| FR3138965A1 (fr) * | 2022-08-19 | 2024-02-23 | Stmicroelectronics (Crolles 2) Sas | Transistor MOSFET |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2000057461A1 (fr) | 2000-09-28 |
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