FR3138965A1 - Transistor MOSFET - Google Patents
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Abstract
Transistor MOSFET La présente description concerne un transistor (200) comportant, sur une couche semiconductrice (220), un empilement d'un isolant de grille (232) et d'une région de grille (230) sur l’isolant de grille, dans lequel la région de grille comprend une première portion (230A) et une deuxième portion (230B) entre la première portion et l’isolant de grille, la première portion présente une première longueur (L3A) dans une première direction (X) latérale du transistor, et la deuxième portion présente une deuxième longueur (L3B) dans la première direction (X) inférieure à la première longueur. Figure pour l'abrégé : Fig. 2
Description
La présente description concerne de façon générale les composants électroniques et plus particulièrement les transistors à effet de champ de type MOSFET (de l'anglais "Metal Oxide Semiconductor Field Effect Transistor", transistor à effet de champ métal oxyde semiconducteur).
Les transistors de type MOSFET sont des transistors à effet de champ comprenant une grille conductrice, par exemple métallique, électriquement isolée d’un substrat semiconducteur par une couche diélectrique appelée isolant de grille.
Diverses réalisations de transistors MOSFET ont déjà été proposées.
Il serait souhaitable de pallier au moins en partie certains inconvénients des réalisations connues de transistors MOSFET.
On s’intéresse ici plus particulièrement à l’amélioration des performances électriques de transistors MOSFET destinés à des applications de commutation de signaux radiofréquence (RF), aussi appelés commutateurs RF, par exemple pour des fréquences comprises entre 400 MHz et 20 GHz.
Un mode de réalisation pallie tout ou partie des inconvénients des transistors MOSFET connus.
Un mode de réalisation prévoit un transistor comportant, sur une couche semiconductrice, un empilement d'un isolant de grille et d'une région de grille sur l’isolant de grille, dans lequel la région de grille comprend une première portion et une deuxième portion entre la première portion et l’isolant de grille, la première portion présente une première longueur dans une première direction latérale du transistor, et la deuxième portion présente une deuxième longueur dans la première direction inférieure à la première longueur.
Selon un mode de réalisation, le transistor comprend en outre :
- une région de source et une région de drain dans une région de corps de la couche semiconductrice, une partie supérieure de la région de corps, entre la région de source et la région de drain, constituant une région de canal du transistor,
la première direction étant parallèle à la direction de longueur de la région de canal, entre la région de source et la région de drain ; et
la région de grille surmontant la région de corps, par exemple surmontant la région de canal.
- une région de source et une région de drain dans une région de corps de la couche semiconductrice, une partie supérieure de la région de corps, entre la région de source et la région de drain, constituant une région de canal du transistor,
la première direction étant parallèle à la direction de longueur de la région de canal, entre la région de source et la région de drain ; et
la région de grille surmontant la région de corps, par exemple surmontant la région de canal.
Selon un mode de réalisation, le transistor comprend en outre une région de drain légèrement dopé entre la région de canal et chaque région de source et de drain.
Selon un mode de réalisation, la deuxième portion est centrée dans la première direction par rapport à la première portion.
Selon un mode de réalisation, l'épaisseur de l'isolant de grille est variable dans la première direction, l'isolant de grille comprenant une première région présentant une première épaisseur en vis-à-vis d'une zone centrale de la région de grille, et une deuxième région présentant une deuxième épaisseur, supérieure à la première épaisseur, en vis-à-vis des bords latéraux de la portion inférieure de la région de grille.
Selon un mode de réalisation, le transistor comprend une couche d'oxyde revêtant au moins les flancs de la région de grille, et, par exemple, un espaceur isolant contre la couche d’oxyde.
Selon un mode de réalisation, la couche d’oxyde :
- comprend, par exemple consiste en, une couche de réoxydation de la région de grille, par exemple de réoxydation thermique ;
- présente une épaisseur supérieure ou égale à 5 nm ; et/ou
- est également positionnée sur, par exemple recouvre, la première portion de la région de grille.
- comprend, par exemple consiste en, une couche de réoxydation de la région de grille, par exemple de réoxydation thermique ;
- présente une épaisseur supérieure ou égale à 5 nm ; et/ou
- est également positionnée sur, par exemple recouvre, la première portion de la région de grille.
Selon un mode de réalisation, la cavité comprise entre la couche semiconductrice et la première portion de la région de grille contient un matériau à faible constante diélectrique.
Selon un mode de réalisation, la deuxième portion de la région de grille comprend, par exemple est en, un alliage silicium-germanium polycristallin, la première portion étant par exemple en silicium polycristallin.
Selon un mode de réalisation, la distance, dans la première direction, entre les bords latéraux de la première portion et de la deuxième portion est comprise entre 1 et 30 nm, par exemple entre 1 et 20 nm, voire entre 1 et 10 nm.
Un mode de réalisation prévoit un dispositif électronique comprenant au moins un transistor selon un mode de réalisation.
Un mode de réalisation prévoit un commutateur radiofréquence comprenant au moins un transistor selon un mode de réalisation.
Un mode de réalisation prévoit un procédé de fabrication d'un transistor, le procédé comprenant la formation d’une région de grille sur une couche semiconductrice revêtue d’une couche d’isolant de grille, ladite formation comprenant :
- une étape de formation d’une couche conductrice de grille sur la couche d’isolant de grille ;
- une première étape de gravure anisotropique, adaptée à graver la couche conductrice de grille préférentiellement selon une direction perpendiculaire au plan de la couche semiconductrice, sur une profondeur inférieure à l’épaisseur de ladite couche conductrice de grille, de sorte à former une première portion de la région de grille présentant une première longueur dans une première direction latérale du transistor; puis
- une deuxième étape de gravure, moins anisotropique que la première étape de gravure, adaptée à graver la couche conductrice de grille selon la direction perpendiculaire jusqu’à la couche d’isolant de grille et selon la première direction, de sorte à former une deuxième portion de la région de grille présentant une deuxième longueur dans la première direction inférieure à la première longueur.
- une étape de formation d’une couche conductrice de grille sur la couche d’isolant de grille ;
- une première étape de gravure anisotropique, adaptée à graver la couche conductrice de grille préférentiellement selon une direction perpendiculaire au plan de la couche semiconductrice, sur une profondeur inférieure à l’épaisseur de ladite couche conductrice de grille, de sorte à former une première portion de la région de grille présentant une première longueur dans une première direction latérale du transistor; puis
- une deuxième étape de gravure, moins anisotropique que la première étape de gravure, adaptée à graver la couche conductrice de grille selon la direction perpendiculaire jusqu’à la couche d’isolant de grille et selon la première direction, de sorte à former une deuxième portion de la région de grille présentant une deuxième longueur dans la première direction inférieure à la première longueur.
Selon un mode de réalisation, la formation de la région de grille comprend en outre, après la deuxième étape de gravure, une troisième étape de gravure adaptée à graver la couche d’isolant de grille préférentiellement selon la direction perpendiculaire.
Selon un mode de réalisation, le procédé comprend en outre, après la formation de la région de grille :
- une étape de dépôt d’une couche de matériau à faible constante diélectrique sur la couche semiconductrice, de préférence au moins jusqu’au niveau de la première portion de la région de grille ; puis
- une étape de gravure d’une partie de la couche de matériau non couverte par la première portion de la région de grille ;
de sorte à remplir la cavité comprise entre la couche semiconductrice et la première portion de la région de grille du matériau à faible constante diélectrique.
- une étape de dépôt d’une couche de matériau à faible constante diélectrique sur la couche semiconductrice, de préférence au moins jusqu’au niveau de la première portion de la région de grille ; puis
- une étape de gravure d’une partie de la couche de matériau non couverte par la première portion de la région de grille ;
de sorte à remplir la cavité comprise entre la couche semiconductrice et la première portion de la région de grille du matériau à faible constante diélectrique.
Selon un mode de réalisation, la formation de la région de grille comprend en outre, après la deuxième étape de gravure, la formation d’une couche d'oxyde au moins contre les flancs de ladite région de grille, par exemple par une technique de réoxydation thermique de la région de grille.
Selon un mode de réalisation, la couche d'isolant de grille présente une première épaisseur et la formation de la région de grille comprend en outre, après la deuxième étape de gravure, une étape d’oxydation thermique de la couche d'isolant de grille de sorte que ladite couche d'isolant de grille atteigne une deuxième épaisseur supérieure à la première épaisseur en vis-à-vis des bords de la deuxième portion de la région de grille et conserve sensiblement la première épaisseur en vis-à-vis d’une zone centrale de ladite région de grille.
Selon un mode de réalisation :
- l’étape de formation de la couche conductrice de grille comprend la formation d’une couche en un alliage silicium-germanium polycristallin sur une couche en silicium polycristallin ;
- la première étape de gravure est adaptée à graver la couche en silicium polycristallin ; et
- la deuxième étape de gravure est adaptée à graver la couche en l’alliage silicium-germanium polycristallin.
- l’étape de formation de la couche conductrice de grille comprend la formation d’une couche en un alliage silicium-germanium polycristallin sur une couche en silicium polycristallin ;
- la première étape de gravure est adaptée à graver la couche en silicium polycristallin ; et
- la deuxième étape de gravure est adaptée à graver la couche en l’alliage silicium-germanium polycristallin.
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
la représente, par une vue en coupe, un exemple de dispositif électronique comprenant un transistor MOSFET ;
la représente, par une vue en coupe, un autre exemple de dispositif électronique comprenant un transistor MOSFET ;
la représente, par une vue en coupe, un dispositif électronique comprenant un transistor MOSFET selon un mode de réalisation ;
la , la , la , la , la et la sont des vues en coupe, illustrant de façon partielle et schématique, des étapes successives d'un exemple de procédé de fabrication d'un transistor MOSFET selon le mode de réalisation de la ;
la représente, par une vue en coupe, un dispositif électronique comprenant un transistor MOSFET selon un autre mode de réalisation ; et
la représente, par une vue en coupe, un dispositif électronique comprenant un transistor MOSFET selon un autre mode de réalisation.
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques.
Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, toutes les étapes du procédé de fabrication d’un transistor MOSFET n'ont pas été décrites, étant réalisables avec les procédés usuels de la microélectronique. De même, tous les détails des transistors MOSFET n’ont pas été décrits. En outre, les applications que peuvent avoir les transistors décrits n’ont pas toutes été détaillées.
Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments.
Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures ou à un transistor MOS dans une position normale d'utilisation.
Dans la description qui suit, une longueur correspond à une dimension dans une première direction latérale d’un transistor MOSFET, qui correspond à la direction X repérée dans les figures, correspondant à une direction parallèle à la direction de conduction du transistor, une épaisseur ou une profondeur correspond à une dimension dans la direction verticale Z (direction perpendiculaire) repérée dans les figures, et une largeur correspond à une dimension dans une deuxième direction latérale Y, orthogonale à la direction X. Ainsi, on appelle longueur de canal du transistor la dimension, selon la direction X, d’une région de formation de canal du transistor, correspondant sensiblement à la distance entre une région de source et une région de drain du transistor.
Dans la description qui suit, pour alléger celle-ci, un transistor MOSFET peut être désigné transistor.
Les transistors représentés dans la description qui suit sont, par exemple, des transistors MOS à canal N (NMOS) c'est-à-dire des transistors dont les régions de source et de drain sont dopées de type N, par exemple dopées d'atomes d'arsenic ou de phosphore, alors que la région de corps est dopée de type P, par exemple dopée d'atomes de bore.
En variante, les transistors représentés peuvent être des transistors MOS à canal P (PMOS) c'est-à-dire des transistors dont les régions de source et de drain sont dopées de type P, par exemple dopées d'atomes de bore, alors que la région de corps est dopée de type N, par exemple dopée d'atomes d'arsenic ou de phosphore.
Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près.
La représente un exemple de dispositif électronique comprenant un transistor MOSFET 100 formé dans et sur une couche semiconductrice 120. Le dispositif comprend une couche isolante enterrée 110, sous la couche semiconductrice 120. Les couches 110 et 120 correspondent par exemple à un empilement de type SOI (de l’anglais "Semiconductor On Insulator", semiconducteur sur isolant), le dispositif comprenant alors un substrat en contact et sous la couche isolante enterrée 110 (substrat non représenté). La couche semiconductrice 120 est par exemple sur et en contact avec la couche isolante enterrée 110.
La couche semiconductrice 120 est par exemple en silicium, par exemple en silicium monocristallin, et la couche isolante enterrée 110 est par exemple en dioxyde de silicium (SiO2).
Le transistor 100 comprend une région de source 124 et une région de drain 126 formées dans une région de la couche semiconductrice 120 appelée région de corps (body) 122.
Une partie supérieure 122A de la région de corps 122, entre la région de source 124 et la région de drain 126, constitue la région de formation de canal du transistor 100, ou "région de canal". La région de canal 122A présente une longueur L1 (dans la première direction latérale X). A titre d'exemple, les régions de source 124, de drain 126 et de corps 122 affleurent à la face supérieure de la couche semiconductrice 120.
Le transistor 110 comprend, en outre, une région de grille 130 située au-dessus de la région de corps 122. La région de grille 130 est, par exemple, en silicium polycristallin. La région de grille 130 peut présenter une longueur L3 comprise entre 50 nm et 300 nm, par exemple comprise entre 100 nm et 200 nm.
La région de grille 130 est séparée de la région de corps 122 par une couche isolante 132, dite couche d’isolant de grille, ou isolant de grille. A titre d'exemple, l'isolant de grille est en dioxyde de silicium (SiO2) et a, par exemple, une épaisseur comprise entre environ 1 nm et 10 nm.
A titre d'exemple, en , la couche d’isolant de grille 132 est sur et en contact avec la couche semiconductrice 120 et la région de grille 130 est sur et en contact avec la couche d’isolant de grille 132.
De part et d’autre de la région de grille 130, sur des parties de la couche de semiconducteur 120 non recouvertes par ladite région de grille, et sur les parois latérales (flancs) de la région de grille 130, le transistor 100 comprend une fine couche d’oxyde 134 de protection, par exemple une couche de SiO2.
En outre, le transistor 100 comprend un espaceur isolant 136 qui vient revêtir les flancs de la région de grille 130 recouverte par la couche d’oxyde 134 et qui s’étend sur les parties de la couche de semiconducteur 120 recouvertes de la couche d’oxyde 134. L’espaceur isolant 136 est, par exemple, en un nitrure de silicium (SiN).
Dans certains transistors MOS, il est formé une région de drain légèrement dopé (LDD) 128 entre la région de canal 122A et chaque région de source 124/drain 126, en dopant, généralement par implantation ionique, la couche semiconductrice 120 à partir de la surface supérieure de celle-ci. Cette région LDD 128 est formée après la région de grille 130, et généralement après la formation de la couche d’oxyde 134. Ainsi, la région de grille 130, avec généralement la couche d’oxyde 134 sur les flancs de la région de grille, sert de masque de protection lors de l’opération de dopage de la couche de semiconducteur pour former la région LDD 128. La région LDD permet de réduire la profondeur de la zone implantée afin de limiter les effets de couplage électrostatiques parasites entre la région de source et la région de drain.
Néanmoins, l’opération de dopage pour former ces régions LDD entraîne souvent un chevauchement important de ces régions LDD sous la région de grille 130. En effet, lors de l’opération de dopage, le dopant peut venir diffuser sur une certaine longueur sous la région de grille. Ce chevauchement ("overlap" en anglais) est représenté par la longueur L2 dans la . Ceci forme une capacité de chevauchement Cov, qui augmente d’autant la capacité parasite Coff, à l’état bloqué, du transistor, pouvant entraîner une réduction des performances du transistor, par exemple un transistor de commutateur (switch en anglais), et donc par exemple une réduction de la fonction d’isolation d’antennes radiofréquence comprenant de tels transistors de commutateur.
Pour réduire le chevauchement, et ainsi réduire la capacité de chevauchement Cov, comme illustré dans la , une technique consiste à former un espaceur de décalage 138, connu sous le terme "offset spacer" en anglais, sur les parois latérales de la région de grille 130’ et sur la fine couche d’oxyde 134’ de protection. Le décalage L4 formé par l’espaceur de décalage 138 est par exemple compris entre 3 et 20 nm.
Ainsi, on voit que la longueur du chevauchement L2’ est diminuée par rapport à la longueur de chevauchement L2 de la . La longueur de chevauchement L2’ conserve néanmoins une valeur minimale pour ne pas compromettre le contrôle de la grille sur la totalité de la longueur du canal L1 en cas de perte de chevauchement, et éviter d’augmenter la résistance au niveau du chevauchement, pour éviter d’augmenter la résistance Ron du transistor.
L’espaceur de décalage 138 est formé après la formation de la région de grille 130’ et avant la formation de la région LDD 128’. Ainsi, l’espaceur de décalage 138 forme un masque de protection qui prolonge le masque formé par la région de grille pour l’opération de dopage. Ceci permet que le dopant diffuse sur une longueur moindre sous la région de grille, et ainsi ceci permet de réduire le chevauchement.
Si l’on souhaite conserver sensiblement la même longueur de canal L1, on peut prévoir de former une région de grille 130’ de longueur L3’ réduite d’environ deux fois la valeur de décalage L4. La tension RF Vmax, qui est la tension maximale qu’on peut appliquer à un transistor, par exemple pour un commutateur RF, sans risquer de le dégrader, augmentant avec la longueur de canal, on peut aussi choisir d’augmenter la longueur de canal.
Ainsi, un espaceur de décalage permet de réduire le produit Coff.Ron, et ce, sans réduire la tension RF Vmax.
L’espaceur de décalage est généralement formé par un procédé de dépôt de couche, après formation de la région de grille 130’ et de la fine couche d’oxyde 134’, par exemple un procédé de dépôt chimique en phase vapeur (CVD, pour Chemical Vapor Deposition, en anglais) avec comme précurseur du tétraéthylorthosilicate (TEOS) pour former une couche de SiO2. Ensuite, des portions de la couche de SiO2sont gravées pour conserver principalement le SiO2déposé sur les flancs de la région de grille 130’, ce qui forme l’espaceur de décalage 138. Ces opérations nécessitent généralement de former un masque de gravure, puis le retrait de ce masque.
Ainsi, un inconvénient de cette technique est que cela rajoute des étapes nécessaires à la formation d’un espaceur de décalage dans le procédé de fabrication du transistor, et donc du dispositif électronique.
Les inventeurs proposent un transistor MOSFET permettant de répondre aux besoins d'amélioration décrits précédemment, et de pallier tout ou partie des inconvénients des transistors décrits précédemment. En particulier, les inventeurs proposent un transistor MOSFET qui permette d’améliorer le compromis entre le Coff.Ron, que l’on cherche à minimiser, et la tension RF Vmax, que l’on cherche à maximiser, et ce, sans complexifier le procédé de fabrication du transistor, en particulier sans rajouter des étapes chronophages et couteuses.
Des modes de réalisation de transistors MOSFET vont être décrits ci-après. Les modes de réalisation décrits sont non limitatifs et diverses variantes apparaîtront à la personne du métier à partir des indications de la présente description.
La représente, par une vue en coupe, un dispositif électronique comprenant un transistor MOSFET 200 selon un mode de réalisation.
Similairement au transistor 100 de la , le transistor MOSFET 200 est formé dans et sur une couche semiconductrice 220. Le dispositif comprend une couche isolante enterrée 210, sous la couche semiconductrice 220. Les couches 210 et 220 correspondent par exemple à un empilement de type SOI, le dispositif comprenant alors un substrat en contact et sous la couche isolante enterrée 210 (substrat non représenté). La couche semiconductrice 220 est par exemple sur et en contact avec la couche isolante enterrée 210.
La couche semiconductrice 220 est par exemple en silicium, par exemple en silicium monocristallin. La couche semiconductrice 220 peut présenter une épaisseur comprise entre 10 nm et 500 nm, par exemple entre 50 nm et 200 nm, par exemple de l'ordre de 60 nm ou de l'ordre de 160 nm.
A titre d'exemple, la couche isolante enterrée 210 est en dioxyde de silicium (SiO2). La couche isolante enterrée 210 peut présenter une épaisseur comprise entre 100 nm et 600 nm, par exemple entre 200 nm et 450 nm, par exemple de l'ordre de 400 nm.
Le transistor 200 comprend une région de source 224 et une région de drain 226 formées dans une région de la couche semiconductrice 220, dite région de corps (body) 222.
Une partie supérieure 222A de la région de corps 222, entre la région de source 224 et la région de drain 226, constitue la région de canal du transistor 200. La région de canal 222A présente une longueur L1.
Une région de drain légèrement dopé (LDD) 228 est formée entre la région de canal 222A et chaque région de source 224/drain 226.
A titre d'exemple, les régions de source 224, de drain 226 et de corps 222 affleurent à la face supérieure de la couche semiconductrice 220.
Le transistor 210 comprend, en outre, une région de grille 230 située au-dessus de la région de corps 222, par exemple au-dessus de la région de canal 222A.
Le transistor 200 se distingue du transistor 100 de la essentiellement en ce que la région de grille 230 comprend une portion supérieure 230A (première portion) et une portion inférieure 230B (deuxième portion). La portion supérieure 230A a une longueur L3A (première longueur) supérieure à la longueur L3B (deuxième longueur) de la portion inférieure 230B, de sorte que la portion supérieure déborde de part et d’autre au-dessus de la portion inférieure. La portion inférieure est, par exemple, centrée dans la direction X par rapport à la portion supérieure, mais ceci n’est pas limitatif.
La région de grille 230 présente ainsi une forme avec encoche 231 ("notch" en anglais) en partie inférieure. La longueur L5 de l’encoche 231 correspond sensiblement à la moitié de la différence entre L3A et L3B, et peut varier par exemple entre 5 et 25 nm, voire entre 5 et 15 nm. Cette valeur peut être contrôlée, comme expliqué dans l’exemple de procédé de fabrication décrit en relation avec les figures 3A à 3F.
La portion inférieure 230B de la région de grille 230 permet de réduire le chevauchement entre la région LDD 228 et la région de grille 230, permettant ainsi de réduire la capacité de chevauchement Cov, tandis que la portion supérieure 230A de la région de grille 230 forme un masque de protection lors de l’opération de dopage de la couche de semiconducteur 220 pour former la région LDD 228, et ce masque de protection peut être dimensionné pour réduire la diffusion du dopant lors de cette opération de dopage. En outre, cela permet de limiter le nombre d’opérations de procédé, en comparaison avec le transistor 100’ de la , la forme de la région de grille étant obtenue en adaptant la gravure de la région de grille, sans nécessairement ajouter d’étapes, telles que celles nécessaires à la formation d’un espaceur de décalage. Ceci est illustré dans l’exemple de procédé de fabrication des figures 3A à 3F.
Selon un exemple, les première et deuxième portions de la région de grille 230 représentée sont en silicium polycristallin, mais ceci n’est pas limitatif, comme par exemple décrit en lien avec la .
La hauteur H3A (première hauteur) de la portion supérieure 230A et la hauteur H3B (deuxième hauteur) de la portion inférieure 230B peuvent varier. Par exemple, augmenter la hauteur H3B permet de réduire davantage la capacité de chevauchement Cov.
Par exemple, la région de grille 230 présente :
- une première longueur L3A comprise entre 60 et 500 nm, par exemple comprise entre 80 et 200 nm ;
- une deuxième longueur L3B comprise entre 30 et 490 nm ou entre 50 et 470 nm, par exemple comprise entre 50 et 190 nm ou entre 70 et 170 nm, voire entre 50 et 80 nm ;
- une hauteur totale H3 comprise entre 50 et 140 nm, par exemple comprise entre 70 et 110 nm ;
- une première hauteur H3A comprise entre 40 et 90 nm, par exemple comprise entre 60 et 80 nm ;
- une deuxième hauteur H3B comprise entre 10 et 50 nm, par exemple comprise entre 10 et 30 nm.
- une première longueur L3A comprise entre 60 et 500 nm, par exemple comprise entre 80 et 200 nm ;
- une deuxième longueur L3B comprise entre 30 et 490 nm ou entre 50 et 470 nm, par exemple comprise entre 50 et 190 nm ou entre 70 et 170 nm, voire entre 50 et 80 nm ;
- une hauteur totale H3 comprise entre 50 et 140 nm, par exemple comprise entre 70 et 110 nm ;
- une première hauteur H3A comprise entre 40 et 90 nm, par exemple comprise entre 60 et 80 nm ;
- une deuxième hauteur H3B comprise entre 10 et 50 nm, par exemple comprise entre 10 et 30 nm.
La région de grille 230 est séparée de la région de corps 222 par une couche isolante 232 (isolant de grille). A titre d'exemple, l'isolant de grille est en dioxyde de silicium (SiO2).
L'isolant de grille a, par exemple, une épaisseur comprise entre environ 1 nm et 10 nm. L'isolant de grille peut avoir une épaisseur comprise entre environ 1 et 4,5 nm, par exemple environ 2,1 nm, pour un transistor dit GO1 ("Gate Oxide 1" en anglais), c’est-à-dire un transistor à isolant de grille de faible épaisseur, ou une épaisseur comprise entre environ 5 et 7,5 nm, par exemple environ 6,5 nm, pour un transistor dit GO2 ("Gate Oxide 2" en anglais), c’est-à-dire un transistor à isolant de grille de forte épaisseur.
A titre d'exemple, en , la couche d’isolant de grille 232 est sur et en contact avec la couche semiconductrice 220 et la portion inférieure 230B de la région de grille 230 est sur et en contact avec la couche d’isolant de grille 232.
De part et d’autre de la région de grille 230, sur des parties de la couche de semiconducteur 220 non recouvertes par la portion inférieure 230B de la région de grille, et sur les flancs de la région de grille 230, le transistor 200 comprend une fine couche d’oxyde 234 de protection, par exemple une couche de SiO2. L’épaisseur de la fine couche d’oxyde est par exemple comprise entre 2 et 10 nm, voire entre 2 et 5 nm. Sur les flancs de la région de grille 230, la fine couche d’oxyde 234 de protection épouse la forme de ladite région de grille.
En outre, le transistor 200 comprend un espaceur isolant 236 qui vient revêtir les flancs de la région de grille 230 recouverte par la couche d’oxyde 234 et qui s’étend sur les parties de la couche de semiconducteur 220 recouvertes par la couche d’oxyde 234. L’espaceur isolant 236 est, par exemple, en un nitrure de silicium (SiN).
La , la , la , la , la et la sont des vues en coupe illustrant de façon partielle et schématique des étapes successives d'un exemple de procédé de fabrication d'un transistor MOSFET 200 selon le mode de réalisation de la .
La représente une structure de départ comportant une couche isolante enterrée 210, surmontée d’une couche semiconductrice 320. La structure de la comprend en outre une couche d’isolant de grille 332 sur la couche semiconductrice 320, et une couche conductrice de grille 330 sur la couche d’isolant de grille 332.
La couche conductrice de grille 330 est surmontée par une couche de masquage 302. La couche de masquage 302 recouvre partiellement la surface supérieure 330A de la couche conductrice de grille 330 pour une étape de gravure qui est détaillée ci-après en relation avec la .
La correspond à une structure obtenue à l'issue d'une étape de gravure de la couche conductrice de grille 330 de la structure illustrée en . Lors de cette étape, la couche conductrice de grille 330 est gravée, à partir de sa surface supérieure 330A, de sorte que seule la partie de la couche conductrice de grille 330 située sous la couche de masquage 302 subsiste, les parties de la couche conductrice de grille 330 non recouvertes par la couche de masquage 302 étant retirées.
L’étape de gravure est réalisée en au moins deux étapes consécutives :
- une première étape de gravure anisotropique adaptée à graver la couche conductrice de grille 330 à partir de la surface supérieure 330A de ladite couche préférentiellement dans la direction verticale Z ; cette gravure est réalisée sur une profondeur H3A, correspondant à la hauteur de la portion supérieure 230A de la future région de grille 230 ; puis
- une deuxième étape de gravure, moins anisotropique (ou plus isotropique) que la première étape de gravure, adaptée à graver le reste de la couche conductrice de grille 330 verticalement sur une profondeur H3B et latéralement sur une longueur L5 vers le centre de la future région de grille, formant la portion inférieure 230B de la région de grille 230.
- une première étape de gravure anisotropique adaptée à graver la couche conductrice de grille 330 à partir de la surface supérieure 330A de ladite couche préférentiellement dans la direction verticale Z ; cette gravure est réalisée sur une profondeur H3A, correspondant à la hauteur de la portion supérieure 230A de la future région de grille 230 ; puis
- une deuxième étape de gravure, moins anisotropique (ou plus isotropique) que la première étape de gravure, adaptée à graver le reste de la couche conductrice de grille 330 verticalement sur une profondeur H3B et latéralement sur une longueur L5 vers le centre de la future région de grille, formant la portion inférieure 230B de la région de grille 230.
Par exemple, la première étape de gravure est réalisée avec du dichlore (Cl2) et du tétrafluorure de carbone (CF4), par exemple pendant une durée comprise entre 10 et 70 secondes.
Par exemple, la deuxième étape de gravure est réalisée avec du bromure d’hydrogène (HBr), par exemple pendant une durée comprise entre 50 et 150 secondes.
La portion supérieure 230A a une longueur L3A supérieure à la longueur L3B de la portion inférieure 230B, de sorte que la portion supérieure déborde de part et d’autre au-dessus de la portion inférieure. La hauteur H3A de la portion supérieure 230A et la hauteur H3B de la portion inférieure 230B peuvent être définis en adaptant les conditions de gravure et la transition entre la première étape de gravure et la deuxième étape de gravure. La longueur L5 peut être modifiée en adaptant les conditions de la deuxième étape de gravure, par exemple afin de la rendre plus ou moins anisotropique.
A titre d'exemple, le procédé de gravure représenté comprend ensuite une troisième étape de gravure de la couche d’isolant de grille 332 pour, à l’issue de cette gravure, ne laisser que l’isolant de grille 232 sous la région de grille 230. Cette troisième étape de gravure est de préférence une gravure anisotropique adaptée à graver la couche d’isolant de grille 332 préférentiellement dans la direction verticale Z.
En variante, le procédé de gravure peut être adapté à graver le matériau de la couche conductrice de grille 330 sélectivement par rapport au matériau de la couche d’isolant de grille 332. La couche d'isolant de grille 332 peut alors jouer un rôle de barrière à la gravure de sorte que la gravure s’interrompt sur la face supérieure de la couche d'isolant de grille 332 (représentée en pontillés sur la ). Selon cette variante, à l’issue de l’étape de gravure, la couche d'isolant de grille 332 est encore présente, même dans les parties non recouvertes par la région de grille 230.
La correspond à une structure obtenue à l’issue :
- d’une étape de formation d’une fine couche d’oxyde 334 de protection, par exemple une couche de SiO2, sur les flancs de la région de grille 230 et sur la couche semiconductrice 320, par exemple par une technique CVD ; sur les flancs de la région de grille 230, la fine couche d’oxyde 334 de protection épouse la forme de ladite région de grille ; et
- d’une première étape d’implantation ionique pour former des régions de drain légèrement dopé (LDD) 328 dans la couche semiconductrice 320.
- d’une étape de formation d’une fine couche d’oxyde 334 de protection, par exemple une couche de SiO2, sur les flancs de la région de grille 230 et sur la couche semiconductrice 320, par exemple par une technique CVD ; sur les flancs de la région de grille 230, la fine couche d’oxyde 334 de protection épouse la forme de ladite région de grille ; et
- d’une première étape d’implantation ionique pour former des régions de drain légèrement dopé (LDD) 328 dans la couche semiconductrice 320.
L’ordre de ces deux étapes peut être permuté.
La correspond à une structure obtenue à l’issue :
- d’une étape de suppression de la couche de masquage 302 ; puis
- d’une étape de formation d’une couche d’isolant 336 qui vient revêtir les flancs de la région de grille 230 recouverte par la couche d’oxyde 334 et qui s’étend sur les parties de la couche de semiconducteur 320 recouvertes par la couche d’oxyde 334.
- d’une étape de suppression de la couche de masquage 302 ; puis
- d’une étape de formation d’une couche d’isolant 336 qui vient revêtir les flancs de la région de grille 230 recouverte par la couche d’oxyde 334 et qui s’étend sur les parties de la couche de semiconducteur 320 recouvertes par la couche d’oxyde 334.
La correspond à une structure obtenue à l’issue d’une étape de gravure de la couche d’isolant 336 de manière à former des espaceurs isolants 236 sur les flancs de la région de grille 230 recouverte par la couche d’oxyde 334.
La correspond à une structure obtenue à l’issue :
- d’une étape de gravure des parties de la couche d’oxyde 334 non recouvertes par les espaceurs isolants 236, formant la fine couche d’oxyde 234 de protection ; puis
- d’une deuxième étape d’implantation ionique pour former les régions de source 224 et de drain 226 dans la couche semiconductrice 320, formant la couche semiconductrice 220 avec les régions de source, de drain, de corps et de canal.
- d’une étape de gravure des parties de la couche d’oxyde 334 non recouvertes par les espaceurs isolants 236, formant la fine couche d’oxyde 234 de protection ; puis
- d’une deuxième étape d’implantation ionique pour former les régions de source 224 et de drain 226 dans la couche semiconductrice 320, formant la couche semiconductrice 220 avec les régions de source, de drain, de corps et de canal.
Pour un transistor NMOS, les première et deuxième étapes d’implantation ionique peuvent utiliser des dopants de type n tels que l'arsenic (As) ou le phosphore (P). Pour un transistor PMOS, les première et deuxième étapes d’implantation ionique peuvent utiliser des dopants de type p tels que le bore (B).
La représente, par une vue en coupe, un dispositif électronique comprenant un transistor MOSFET 400 selon un autre mode de réalisation.
Le transistor 400 se distingue du transistor 200 de la essentiellement en ce que l’épaisseur e1 de l’isolant de grille 432 sous une zone centrale de la région de grille 430 est inférieure à l’épaisseur e2 de l’isolant de grille 432 sous des zones périphériques de la région de grille, par exemple notamment autour des zones où l’isolant de grille 432 n'est pas recouvert par la portion inférieure 430B de la région de grille 430.
A titre d'exemple, entre la région de grille 430 et la couche semiconductrice 220, l’isolant de grille 432 a une épaisseur décroissante à partir des bords de la portion inférieure 430B de la région de grille 430 en direction du centre de ladite région de grille. Par exemple, l’épaisseur de l’isolant de grille décroit de façon sensiblement continue entre l’épaisseur e2 et l’épaisseur e1, dans la direction X de la longueur de canal du transistor depuis les bords de la portion inférieure 430B de la région de grille 430 jusqu’à une zone centrale de la région de grille.
A titre d'exemple, l’épaisseur e1 est comprise entre 1 et 6 nm, voire entre 2 et 3 nm, et l’épaisseur e2 est comprise entre 5 et 10 nm, voire entre 5 et 7 nm.
Cette augmentation d’épaisseur peut être obtenue par une étape d’oxydation thermique de la couche d'isolant de grille 432, après l’étape de gravure formant la région de grille 430. A titre d'exemple, l'étape d'oxydation thermique est réalisée à une température comprise entre 300°C et 1200°C, par exemple comprise entre 500°C et 1000°C, par exemple de l'ordre de 900°C. A titre d'exemple, l'étape d'oxydation thermique est une oxydation thermique rapide, réalisée pendant une durée comprise entre 1 seconde (s) et 2 minutes (min), par exemple comprise entre 20 s et 1 min, par exemple de l'ordre de 35 s.
La prévision d’un isolant de grille 432 relativement épais (épaisseur e2) sous une zone périphérique de la région de grille 430 permet de réduire la capacité parasite Coff, à l’état bloqué, du transistor 400, entre la couche semiconductrice 220 et la région de grille 430. Le maintien d’une épaisseur relativement faible de l’isolant de grille 432 (épaisseur e1) sous une zone centrale de la région de grille 430 permet en revanche de diminuer ou de ne pas augmenter de façon significative la résistance Ron à l’état passant du transistor. On peut ainsi obtenir une diminution particulièrement intéressante du produit Ron.Coff, notamment pour des applications de commutation de signaux RF.
Cet effet de diminution du produit Ron.Coff peut être particulièrement renforcé dans la mesure où la région de grille du transistor comprend une encoche en partie inférieure. En effet, l’oxydation, et ainsi l’augmentation d’épaisseur, peut être réalisée sensiblement sous l’encoche et ainsi au niveau d’une zone de chevauchement diminuée du fait de cette forme de région de grille, et la combinaison de la diminution de la longueur de chevauchement et de l’augmentation d’épaisseur d’isolant au niveau de cette zone de chevauchement permet de réduire davantage la capacité parasite Coff.
En outre, on a représenté dans la , pour l’exemple, une longueur d’encoche L5’ inférieure à la longueur d’encoche L5 du transistor 200 de la . Cette caractéristique n’est pas nécessairement combinée avec la caractéristique précédemment décrite.
La représente, par une vue en coupe, un dispositif électronique comprenant un transistor MOSFET 500 selon un autre mode de réalisation.
Le transistor 500 se distingue du transistor 200 de la principalement par trois caractéristiques qui peuvent être considérées individuellement ou en combinaison.
Le transistor 500 peut comprendre une couche d’oxyde 534, par exemple en SiO2, plus épaisse que la couche d’oxyde 234 de la , par exemple supérieure à 5 nm.
Cette couche d’oxyde plus épaisse peut être obtenue par une étape de réoxydation de la région de grille 530 (par exemple, par une technique de réoxydation thermique usuelle de la microélectronique), après l’étape de gravure destinée à former ladite région de grille. On peut alors la nommer "couche de réoxydation de la région de grille" ou "couche de réoxydation". Cette étape de réoxydation peut être suivie (ou précédée) d’un dépôt chimique en phase vapeur (CVD), par exemple avec le TEOS comme précurseur.
Cette couche d’oxyde plus épaisse peut permettre de réduire davantage la capacité de chevauchement Cov.
La cavité formée par l’encoche 531 en partie inférieure de la région de grille 530 peut être remplie d’un matériau 538 à faible constante diélectrique ("low-K", pour " low-K material" en anglais), c’est-à-dire un matériau à constante diélectrique plus petite que celle du SiO2, par exemple un oxycarbure de silicium (SiCO), ou un carbonitrure de silicium-bore (SiBCN).
Ceci peut être obtenu par une étape de dépôt d’une couche de matériau low-K sur la couche de semiconducteur 220, après l’étape de gravure destinée à former ladite région de grille, et par exemple après l’étape de formation de la couche d’oxyde 534, puis par une étape de gravure de la couche de matériau low-K, la portion supérieure 530A de la région de grille protégeant la partie de matériau low-K disposée sous celle-ci lors de cette étape de gravure.
La couche de matériau low-K, a de préférence, une épaisseur au moins égale à la hauteur H3B de la portion inférieure 530B de la région de grille 530.
Cette couche de matériau Low-K dans l’encoche 531 peut permettre de réduire la capacité latérale de ladite encoche, ainsi que la capacité de chevauchement Cov, et ainsi de réduire davantage la capacité Coff.
La portion inférieure 530B de la région de grille 530 peut être traitée afin de comprendre, par exemple d’être en, un alliage silicium-germanium (SiGe) polycristallin. Ceci peut être obtenu en formant une couche conductrice de grille en SiGe polycristallin sous la couche conductrice de grille en Si polycristallin (par une technique standard de la microélectronique). Par exemple, la première étape de gravure est adaptée à graver le Si polycristallin, et la deuxième étape de gravure est adaptée à graver le SiGe polycristallin. Les deux étapes de gravure peuvent être enchainées dans un même bâti de gravure ou dans des bâtis différents (par exemple le SiGe peut être gravé en phase humide, alors que le Si est gravé à sec).
Cette caractéristique de la région de grille peut permettre d’améliorer le contrôle de la gravure de la région de grille 530 et notamment d’améliorer le contrôle de la formation de l’encoche 531 entre les première 530A et deuxième 530B portions de la région de grille 530. Cette caractéristique peut également permettre de réduire la déplétion du polysilicium.
Les modes de réalisations présentés peuvent être combinés l’un à l’autre. Par exemple, une ou plusieurs des caractéristiques décrites en lien avec la peuvent être combinées avec des caractéristiques décrites en lien avec la et/ou avec la .
En outre, pour chaque mode de réalisation décrit, la longueur L5 de l’encoche formée dans la région de grille peut varier, par exemple entre 1 et 30 nm, de préférence entre 1 et 25 nm, et encore plus préférentiellement entre 5 et 25 voire entre 5 et 15 nm.
Ainsi, les modes de réalisation peuvent permettent de minimiser le produit Ron.Coff d’un transistor MOSFET, sans que cela impacte d’autres facteurs de performance du transistor, par exemple sans que cela impacte la tension maximale applicable RF Vmax. En outre, cet effet peut se cumuler avec d’autres améliorations pour minimiser le produit Ron.Coff et/ou pour maximiser le RF Vmax, par exemple avec des améliorations apportées à la structure même d’un transistor MOSFET.
Les modes de réalisation peuvent trouver des applications pour des composants électroniques utilisés dans des applications de communication RF (radiofréquence), par exemple pour des technologies de commutation de signaux RF (RF switch, en anglais) et/ou des modules frontaux d’antennes radio (FEM, pour Front-End Modules en anglais). Pour les commutateurs RF, les modes de réalisation permettent en particulier de réduire les capacités parasites sans dégrader la tension RF Vmax et de réduire la fuite de drain induite par la grille, permettant ainsi d’améliorer les performances des commutateurs à moindre coût, par exemple d’atteindre une vitesse de fonctionnement plus élevée.
Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier.
Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus.
Claims (18)
- Transistor (200 ; 400 ; 500) comportant, sur une couche semiconductrice (220), un empilement d'un isolant de grille (232 ; 432 ; 532) et d'une région de grille (230 ; 430 ; 530) sur l’isolant de grille, dans lequel la région de grille comprend une première portion (230A ; 430A ; 530A) et une deuxième portion (230B ; 430B ; 530B) entre la première portion et l’isolant de grille, la première portion présente une première longueur (L3A) dans une première direction (X) latérale du transistor, et la deuxième portion présente une deuxième longueur (L3B) dans la première direction (X) inférieure à la première longueur.
- Transistor (200 ; 400 ; 500) selon la revendication 1, comprenant en outre :
- une région de source (224) et une région de drain (226) dans une région de corps (222) de la couche semiconductrice (220), une partie supérieure de la région de corps, entre la région de source et la région de drain, constituant une région de canal (222A) du transistor,
la première direction (X) étant parallèle à la direction de longueur de la région de canal, entre la région de source et la région de drain ; et
la région de grille (230 ; 430 ; 530) surmontant la région de corps (222), par exemple surmontant la région de canal (222A). - Transistor (200 ; 400 ; 500) selon la revendication 2, comprenant en outre une région de drain légèrement dopé (228) entre la région de canal (222A) et chaque région de source (224) et de drain (226).
- Transistor (200 ; 400 ; 500) selon l’une quelconque des revendications 1 à 3, dans lequel la deuxième portion (230B ; 430B ; 530B) est centrée dans la première direction (X) par rapport à la première portion (230A ; 430A ; 530A).
- Transistor (400) selon l’une quelconque des revendications 1 à 4, dans lequel l'épaisseur de l'isolant de grille (432) est variable dans la première direction (X), l'isolant de grille (432) comprenant une première région présentant une première épaisseur (e1) en vis-à-vis d'une zone centrale de la région de grille (430), et une deuxième région présentant une deuxième épaisseur (e2), supérieure à la première épaisseur, en vis-à-vis des bords latéraux de la portion inférieure (430B) de la région de grille.
- Transistor (200 ; 400 ; 500) selon l’une quelconque des revendications 1 à 5, dans lequel le transistor comprend une couche d'oxyde (234 ; 434 ; 534) revêtant au moins les flancs de la région de grille (230), et, par exemple, un espaceur isolant (236 ; 436 ; 536) contre la couche d’oxyde.
- Transistor (500) selon la revendication 6, dans lequel la couche d’oxyde (534) :
- comprend, par exemple consiste en, une couche de réoxydation de la région de grille (530), par exemple de réoxydation thermique ;
- présente une épaisseur supérieure ou égale à 5 nm ; et/ou
- est également positionnée sur, par exemple recouvre, la première portion (530A) de la région de grille. - Transistor (500) selon l’une quelconque des revendications 1 à 7, dans lequel la cavité (531) comprise entre la couche semiconductrice (220) et la première portion (530A) de la région de grille (530) contient un matériau à faible constante diélectrique (538).
- Transistor (500) selon l’une quelconque des revendications 1 à 8, dans lequel la deuxième portion (530B) de la région de grille (530) comprend, par exemple est en, un alliage silicium-germanium polycristallin, la première portion (530A) étant par exemple en silicium polycristallin.
- Transistor (200 ; 400 ; 500) selon l’une quelconque des revendications 1 à 9, dans lequel la distance (L5, L5’), dans la première direction (X), entre les bords latéraux de la première portion et de la deuxième portion est comprise entre 1 et 30 nm, par exemple entre 1 et 20 nm, voire entre 1 et 10 nm.
- Dispositif électronique comprenant au moins un transistor selon l'une quelconque des revendications 1 à 10.
- Commutateur radiofréquence comportant au moins un transistor selon l'une quelconque des revendications 1 à 10.
- Procédé de fabrication d'un transistor, le procédé comprenant la formation d’une région de grille (230) sur une couche semiconductrice (320) revêtue d’une couche d’isolant de grille (332), ladite formation comprenant :
- une étape de formation d’une couche conductrice de grille (330) sur la couche d’isolant de grille ;
- une première étape de gravure anisotropique, adaptée à graver la couche conductrice de grille (330) préférentiellement selon une direction (Z) perpendiculaire au plan de la couche semiconductrice (320), sur une profondeur (H3A) inférieure à l’épaisseur de ladite couche conductrice de grille, de sorte à former une première portion (230A) de la région de grille présentant une première longueur (L3A) dans une première direction (X) latérale du transistor; puis
- une deuxième étape de gravure, moins anisotropique que la première étape de gravure, adaptée à graver la couche conductrice de grille (330) selon la direction perpendiculaire (Z) jusqu’à la couche d’isolant de grille (332) et selon la première direction (X), de sorte à former une deuxième portion (230B) de la région de grille (230) présentant une deuxième longueur (L3B) dans la première direction (X) inférieure à la première longueur. - Procédé selon la revendication 13, dans lequel la formation de la région de grille (230) comprend en outre, après la deuxième étape de gravure, une troisième étape de gravure adaptée à graver la couche d’isolant de grille (332) préférentiellement selon la direction perpendiculaire (Z).
- Procédé selon la revendication 13 ou 14, comprenant en outre, après la formation de la région de grille :
- une étape de dépôt d’une couche de matériau à faible constante diélectrique sur la couche semiconductrice, de préférence au moins jusqu’au niveau de la première portion (530A) de la région de grille (530) ; puis
- une étape de gravure d’une partie de la couche de matériau non couverte par la première portion de la région de grille ;
de sorte à remplir la cavité (531) comprise entre la couche semiconductrice et la première portion de la région de grille du matériau à faible constante diélectrique (538). - Procédé l’une quelconque des revendications 13 à 15, dans lequel la formation de la région de grille (230) comprend en outre, après la deuxième étape de gravure, la formation d’une couche d'oxyde au moins contre les flancs de ladite région de grille, par exemple par une technique de réoxydation thermique de la région de grille.
- Procédé selon l’une quelconque des revendications 13 à 16, dans lequel la couche d'isolant de grille présente une première épaisseur (e1) et la formation de la région de grille comprend en outre, après la deuxième étape de gravure, une étape d’oxydation thermique de la couche d'isolant de grille de sorte que ladite couche d'isolant de grille atteigne une deuxième épaisseur (e2) supérieure à la première épaisseur (e1) en vis-à-vis des bords de la deuxième portion de la région de grille et conserve sensiblement la première épaisseur en vis-à-vis d’une zone centrale de ladite région de grille.
- Procédé selon l’une quelconque des revendications 13 à 17, dans lequel :
- l’étape de formation de la couche conductrice de grille comprend la formation d’une couche en un alliage silicium-germanium polycristallin sur une couche en silicium polycristallin ;
- la première étape de gravure est adaptée à graver la couche en silicium polycristallin ; et
- la deuxième étape de gravure est adaptée à graver la couche en l’alliage silicium-germanium polycristallin.
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