FR2778022A1 - Transistor bibolaire vertical, en particulier a base a heterojonction sige, et procede de fabrication - Google Patents
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Abstract
La région semiconductrice de collecteur intrinsèque (4) est entourée d'une région d'isolement latéral (2). Une couche semiconductrice (6) comportant une hétérojonction SiGe est située partiellement entre l'émetteur (90) et le collecteur intrinsèque (4) et s'étend de part et d'autre de l'émetteur au dessus de la région d'isolement latéral. La région de base intrinsèque (60) est formée dans ladite couche semiconductrice à hétérojonction entre l'émetteur (90) et le collecteur intrinsèque (4). Les régions de base extrinsèque et de collecteur extrinsèque comportent respectivement des premières zones (61, 63) formées dans ladite couche semiconductrice à hétérojonction, situées respectivement de part et d'autre de l'émetteur et au dessus d'une première partie (200, 201) de la région d'isolement latéral et mutuellement isolées électriquement par une deuxième partie de la région d'isolement latéral.
Description
Transistor bipolaire vertical, en particulier à base à hétérojonction
SiGe, et procédé de fabrication L'invention concerne les transistors bipolaires verticaux, et plus particulièrement les transistors bipolaires haute vitesse présentant
une base à hétérojonction SiGe (Silicium-Germanium).
Un but de l'invention est de réaliser un transistor bipolaire haute vitesse de faible complexité, compact, présentant une capacité collecteur-substrat réduite et une capacité réduite entre la base
extrinsèque et le collecteur.
Le transistor bipolaire selon l'invention comprend par conséquent une région semiconductrice de collecteur intrinsèque entourée d'une région d'isolement latéral, une couche semiconductrice, comportant par exemple une hétérojonction SiGe, située partiellement entre l'émetteur et le collecteur intrinsèque et s'étendant de part et d'autre de l'émetteur au-dessus de la région d'isolement latéral. Le transistor bipolaire selon l'invention comporte par ailleurs une région de base intrinsèque formée dans ladite couche semiconductrice entre l'émetteur et le collecteur intrinsèque. Il comprend également une région de base extrinsèque et une région de collecteur extrinsèque comportant respectivement des premières zones formées dans ladite couche semiconductrice. Ces premières zones sont situées respectivement de part et d'autre de l'émetteur et au-dessus d'une première partie de la région d'isolement latéral et sont mutuellement isolées électriquement par une deuxième partie de la région d'isolement latéral. Les régions de base extrinsèque et de collecteur extrinsèque comportent également des deuxièmes zones s'étendant
dans le collecteur intrinsèque, en pratique réalisées par implantation.
Enfin, les métallisations de base et de collecteur sont respectivement situées au contact desdites premières zones correspondantes au-dessus
de ladite première partie de la région d'isolement latéral.
En d'autres termes, le transistor bipolaire selon l'invention ne comporte pas de collecteur extrinsèque formé d'un puits collecteur et d'une couche enterrée. Le collecteur extrinsèque est formé ici essentiellement dans la couche semiconductrice, par exemple à hétérojonction. La base, et par conséquent la métallisation de base, n'entoure pas complètement l'émetteur. De ce fait, il est nécessaire que les régions de collecteur extrinsèque et de base extrinsèque soient isolées électriquement ce qui est réalisé dans l'invention par une partie
de la région d'isolement latéral.
Le transistor bipolaire selon l'invention présente donc non seulement une métallisation de base débordant sur l'oxyde de champ, mais également une métallisation de collecteur extrinsèque débordant sur l'oxyde de champ ce qui contribue encore à augmenter la vitesse de fonctionnement du transistor et ce qui permet d'obtenir à la fois une capacité base extrinsèque-collecteur réduite et également une capacité
collecteur-substrat réduite.
En outre, l'absence de puits collecteur déporté permet
d'obtenir un transistor bipolaire particulièrement compact.
Selon un mode de réalisation de l'invention, le transistor comporte deux couches de silicium amorphe se reposant sur la première partie de la région d'isolement latéral respectivement sous lesdites premières zones de la base extrinsèque et du collecteur extrinsèque, ces deux couches de silicium amorphe débordant respectivement au-delà de la région d'isolement latéral en direction de l'émetteur. La présence de ces couches de silicium amorphe permettent, lors de l'épitaxie sélective qui est l'une des caractéristiques du procédé de fabrication selon l'invention, d'obtenir une vitesse de croissance sensiblement analogue entre le silicium polycristallin de la couche semiconductrice, croissant au-dessus de la zone d'oxyde de champ, et le silicium monocristallin de cette couche semiconductrice croissant
sur la région silicium du collecteur intrinsèque.
Selon un mode de réalisation de l'invention, la région d'émetteur comporte une zone saillante entourée d'espaceurs isolants et se prolongeant par une fenêtre plus étroite au contact de la base intrinsèque. La distance entre le bord de la fenêtre et l'espaceur isolant situé du côté collecteur extrinsèque est alors avantageusement plus grande que la distance entre le bord de la fenêtre et l'espaceur isolant situé du côté de la base extrinsèque. Ceci permet d'éviter, lors de l'implantation N+ par exemple du collecteur intrinsèque, d'avoir un
débordement de cette zone implantée dans la fenêtre de l'émetteur.
L'invention a également pour objet un procédé de fabrication d'un transistor bipolaire vertical. Selon une caractéristique générale de l'invention, ce procédé comporte une étape d'implantation d'une région de collecteur intrinsèque dans une zone de substrat semiconducteur entourée d'une région latérale isolante et une étape de réalisation des régions de base extrinsèque, de base intrinsèque et de collecteur extrinsèque. Cette étape de réalisation comporte la formation, par une épitaxie sélective, d'une couche semiconductrice, par exemple à hétérojonction SiGe, s'étendant sur la région de collecteur intrinsèque et au-dessus de la région d'isolement latéral. Cette étape de réalisation comporte également des implantations de dopants à travers des premières zones prédéterminées de cette couche semiconductrice, par exemple à hétérojonction, situées respectivement de part et d'autre du collecteur intrinsèque et au-dessus d'une première partie de la région d'isolement latéral et mutuellement isolées électriquement par une deuxième partie de la région d'isolement latéral. Il est également prévu des implantations dans des deuxièmes zones prédéterminées du collecteur intrinsèque. On forme ainsi les régions de base extrinsèque et de collecteur extrinsèque. Le procédé selon l'invention comporte également une étape de réalisation des métallisations de contact comportant la réalisation des métallisations de contact base et collecteur respectivement de part et d'autre de la région d'émetteur et
au-dessus de la première partie de la région latérale isolante.
Il convient de noter ici que la réalisation du collecteur, par
implantation, et non pas par épitaxie, contribue à réduire la com-
plexité et par conséquent le coût de réalisation du transistor.
Selon un mode de mise en oeuvre du procédé selon l'invention, la formation de la couche semiconductrice, par exemple à hétérojonction, comporte le dépôt d'une couche de silicium amorphe sur le collecteur intrinsèque et sur la région latérale isolante, une gravure de cette couche de silicium amorphe de façon à laisser subsister de chaque côté de la surface découverte du collecteur intrinsèque deux zones distinctes de silicium amorphe s'étendant respectivement sur la première partie de la région latérale isolante et débordant respectivement sur la surface découverte du collecteur intrinsèque, puis ladite épitaxie sélective sur la zone découverte du collecteur intrinsèque et sur les deux zones distinctes de silicium amorphe. Le procédé selon l'invention comporte par ailleurs avantageusement une étape de réalisation de la région d'émetteur comportant le dépôt d'une bicouche isolante sur la couche semiconductrice, par exemple à hétérojonction, puis la gravure de la bicouche de façon à réaliser une fenêtre découvrant une zone de la
couche semiconductrice située au-dessus du collecteur intrinsèque.
Cette étape comporte également le dépôt d'une couche de polysilicium sur la partie non gravée de la bicouche isolante et dans ladite fenêtre, puis la gravure du polysilicium de façon à réaliser une partie saillante de polysilicium, plus large que la fenêtre, la distance entre le bord de la fenêtre et le bord de la partie saillante du côté collecteur extrinsèque étant plus grande que la distance entre le bord de la
fenêtre et le bord de la partie saillante du côté base extrinsèque.
D'autres avantages et caractéristiques de l'invention
apparaîtront à l'examen de la description détaillée d'un mode de mise
en oeuvre et de réalisation, nullement limitatif, et des dessins annexés sur lesquels: les figures 1 à 5 illustrent schématiquement un mode de mise en oeuvre du procédé selon l'invention permettant l'obtention d'un transistor selon l'invention, la figure 6 illustre schématiquement une structure d'un
transistor bipolaire selon l'invention.
Sur la figure 1, la référence 1 désigne d'une façon générale un substrat semiconducteur de type P (par exemple). Après avoir délimité de façon classique et connue en soi la région active du transistor bipolaire par des régions d'isolement latéral 2 (oxyde de champ) (par exemple en utilisant le procédé classique LOCOS ou bien un procédé d'isolement latéral par tranchées étroites et peu profondes on dépose une couche isolante d'arrêt 3, formée de dioxyde de silicium (SiO2) et ayant une épaisseur typique de l'ordre de 100 A. On réalise ensuite une implantation classique de type N dans
la zone active de façon à réaliser la région de collecteur intrinsèque 4.
On dépose ensuite sur ce bloc semiconducteur ainsi formé, une couche 5 de silicium amorphe ayant typiquement une épaisseur de
500 A.
Après une photolithographie de cette couche 5 de silicium amorphe, on réalise une gravure classique de cette couche avec arrêt sur la couche d'oxyde 3. On obtient alors, après gravure et désoxydation classique, deux couches de silicium amorphe 50 et 51 (figures 3 et 4) s'étendant au-dessus d'une première partie 200 et 201 de la région latérale isolante 2, et mutuellement isolées électriquement par une deuxième partie 202 de cette région latérale isolante. Ces deux couches de silicium amorphe 50 et 51 débordent par ailleurs sur la
surface du collecteur intrinsèque 4 découverte après désoxydation.
On procède ensuite (figure 4) à une épitaxie sélective d'une couche 6 à hétérojonction. Plus précisément, cette couche à
hétérojonction se compose d'un empilement d'une première sous-
couche de silicium surmontée d'une sous-couche de Sil xGex (avec x typiquement de l'ordre de 10%), cette deuxième sous-couche étant
elle-même encapsulée par une autre sous-couche de silicium.
L'épitaxie est sélective en ce sens que la croissance de la couche à hétérojonction ne s'effectue que sur les deux couches de
silicium amorphe 50 et 51 et sur la région de collecteur intrinsèque 4.
Il n'y a aucune croissance ailleurs, c'est-à-dire sur la deuxième partie 202 de la région latérale isolante composée de SiO2. Une épitaxie
sélective est une opération parfaitement connue de l'homme du métier.
Elle utilise notamment des gaz tels que le dichlorosilane (SiH2CI2) De part la présence des deux couches de silicium amorphe 50 et 51, il y aura croissance de silicium polycristallin sur ces deux couches. Il y aura par ailleurs croissance de silicium monocristallin sur la région de collecteur intrinsèque 4. Par ailleurs, la présence de ces couches 50 et 51 sur le collecteur permet d'obtenir une vitesse de croissance sensiblement identique entre le silicium monocristallin et le silicium polycristallin. Cela n'aurait pas été le cas si l'on avait fait croître directement du silicium sur de l'oxyde. Par ailleurs, le débordement des couches 50 et 51 permet de s'assurer qu'il n'y a pas de parties formées de SiO2 sur lesquelles l'épitaxie sélective de la couche à hétérojonction aurait conduit à une absence de silicium à ces endroits. L'épaisseur de la couche à hétérojonction 6 est typiquement de l'ordre de 1000 à 1500 A. On procède ensuite au dépôt sur la couche à hétérojonction 6 (figure 4) d'une bicouche isolante formée d'une première couche isolante 7 d'oxyde de silicium SiO2 surmontée d'une deuxième couche
isolante 8 de nitrure de silicium Si3N4.
On effectue ensuite (figure 5) une étape de photolithographie permettant de définir la fenêtre 80 de l'émetteur, puis une gravure de la bicouche isolante 7, 8 de façon à définir effectivement la fenêtre émetteur 80. La gravure de la couche de nitrure de silicium est une gravure par plasma avec arrêt sur la couche 7 d'oxyde de silicium tandis que la gravure de la couche d'oxyde 7 est une gravure chimique
utilisant la couche de nitrure de silicium comme masque.
On dépose ensuite une couche 9 de polysilicium dopée N+, ayant typiquement une épaisseur de l'ordre de 2500 Angstroms, que l'on grave ensuite de façon à former la région d'émetteur 90 formée de
polysilicium (figure 6).
A cet égard, on grave avantageusement de façon dissymétrique le polysilicium d'émetteur de façon à obtenir une distance L1 entre le bord de la fenêtre 80 et le bord de la région 90 plus courte que la distance L2 entre le bord de la fenêtre 80 et le bord de la région 90. Ceci permet de tenir compte du différentiel de diffusion latérale entre les implants de la base extrinsèque et du
collecteur extrinsèque, qui seront décrits ci-après.
On forme ensuite, de façon classique et connue en soi, par dépôt et gravure anisotrope, des espaceurs 100 formés de nitrure de silicium. On procède ensuite après masquage, à une implantation de type P+, par exemple avec des ions bore, de l'ensemble ainsi obtenu de façon à réaliser la base extrinsèque. On effectue de même une implantation de type N+ (par exemple à base de phosphore) sur
l'ensemble ainsi obtenu de façon à réaliser le collecteur extrinsèque.
Après recuit et dépôt de titane pour former, de façon classique par un procédé salicide, un siliciure S sur la base, le collecteur et l'émetteur, permettant les prises de contact, on obtient le
transistor illustré sur la figure 6.
Ce transistor comporte une base intrinsèque 60 à hétérojonction SiGe disposée entre l'émetteur polysilicium 90 et le collecteur intrinsèque 4. La base extrinsèque comporte une première zone 61 formée dans la couche à hétérojonction 6 et disposée d'un côté de l'émetteur, ainsi qu'une deuxième zone implantée 62 débordant dans le collecteur intrinsèque. Le collecteur extrinsèque comporte une première zone 63 formée dans la couche à hétérojonction 6 de l'autre côté de l'émetteur, et une deuxième zone implantée 64 débordant dans
le collecteur intrinsèque.
Les premières zones 61 et 63 de la base extrinsèque et du collecteur extrinsèque sont situées au-dessus de l'oxyde de champ 200 et 201. Il en est par conséquent de même pour les métallisations de
contact.
Bien que l'invention ait été décrite avec une couche semiconductrice 6 à hétérojonction conduisant à l'obtention d'une base à hétérojonction pour la transistor vertical, ce qui permet d'optimiser le réglage du transistor et notamment d'augmenter encore sa vitesse (c'est-à-dire augmenter la fréquence de transition et la fréquence maximale d'oscillation), l'invention s'applique également à tout type de base épitaxiée, en particulier une base entièrement silicium, et permet d'obtenir notamment, même avec tout type de base, des
capacités collecteur-substrat et base extrinsèque-collecteur réduites.
Claims (7)
1. Transistor bipolaire vertical, caractérisé par le fait qu'il comprend une région semiconductrice de collecteur intrinsèque (4) entourée d'une région d'isolement latéral (2), une couche semiconductrice (6) située partiellement entre l'émetteur (90) et le collecteur intrinsèque (4) et s'étendant de part et d'autre de l'émetteur au dessus de la région d'isolement latéral, une région de base intrinsèque (60) formée dans ladite couche semiconductrice (6) entre l'émetteur (90) et le collecteur intrinsèque (4) une région de base extrinsèque et une région de collecteur extrinsèque comportant respectivement des premières zones (61, 63) formées dans ladite couche semiconductrice (6), situées respectivement de part et d'autre de l'émetteur et au dessus d'une première partie (200, 201) de la région d'isolement latéral et mutuellement isolées électriquement par une deuxième partie (202) de la région d'isolement latéral ainsi que des deuxièmes zones (62, 64) s'étendant dans le collecteur intrinsèque (4), et des métallisations (S) de base et de collecteur respectivement situées au contact desdites premières zones correspondantes au dessus
de ladite première partie de la région d'isolement latéral.
2. Transistor selon la revendication 1, caractérisé par le fait qu'il comporte deux couches de silicium amorphe (50, 51) reposant sur la première partie de la région d'isolement latéral respectivement sous lesdites premières zones de la base extrinsèque et du collecteur extrinsèque, et débordant respectivement au-delà de la région
d'isolement latéral en direction de l'émetteur.
3. Transistor selon la revendication 1 ou 2, caractérisé par le fait que la région d'émetteur comporte une zone saillante (90) entourée d'espaceurs isolants (100) et se prolongeant par une fenêtre plus étroite (80) au contact de la base intrinsèque (20), et par le fait que la distance (L2) entre le bord de la fenêtre et l'espaceur isolant situé du côté collecteur extrinsèque est plus grande que la distance (L1) entre le bord de la fenêtre et l'espaceur isolant situé du côté base extrinsèque.
4. Transistor selon l'une des revendications précédentes,
caractérisé par le fait que la couche semiconductrice (6) comporte une
hétérojonction SiGe.
5. Procédé de fabrication d'un transistor bipolaire, caractérisé par le fait qu'il comprend une étape d'implantation d'une région de collecteur intrinsèque (4) dans une zone de substrat semiconducteur entourée d'une région latérale isolante, une étape de réalisation des régions de base extrinsèque, de base intrinsèque et de collecteur extrinsèque comportant la formation par une épitaxie sélective d'une couche semiconductrice (6) s'étendant sur la région de collecteur intrinsèque (4) et au dessus de la région d'isolement latéral (2), - ainsi que des implantations de dopants d'une part à travers des premières zones prédéterminées (60, 61) de cette couche semiconductrice (6), situées respectivement de part et d'autre du collecteur intrinsèque et au-dessus d'une première partie (200, 201) de la région d'isolement latéral et mutuellement isolées electriquement par une deuxième partie (202) de la région d'isolement latéral, et d'autre part dans des deuxièmes zones prédéterminées (62, 64) du collecteur intrinsèque, de façon à former les régions de base extrinsèque et de collecteur intrinsèque, et une étape de réalisation des métallisations de contact comportant la réalisation des métallisations de contact (S) base et collecteur respectivement de part et d'autre de la région d'émetteur
(90) et au-dessus de la première partie de la région latérale isolante.
6. Procédé selon la revendication 5, caractérisé par le fait que la formation de la couche semiconductrice (6) comporte le dépot d'une couche de silicium amorphe (5) sur le collecteur intrinsèque et sur la région latérale isolante, une gravure de cette couche de silicium amorphe de façon laisser subsister de chaque côté de la surface découverte du collecteur intrinsèque deux zones distinctes de silicium amorphe (50, 51) s'étendant respectivement sur la première partie de la région latérale isolante et débordant respectivement sur la surface découverte de collecteur intrinsèque (4), puis ladite épitaxie sélective sur la zone découverte du collecteur intrinsèque et sur les deux zones
distinctes de silicium amorphe (50, 51).
7. Procédé selon la revendication 5 ou 6, caractérisé par le fait qu'il comprend une étape de réalisation de la région d'émetteur comportant le dépôt d'une bi-couche isolante (7, 8) sur la couche semiconductrice (6), la gravure de la bicouche de façon à réaliser une fenêtre (80) découvrant une zone de la couche semiconductrice (6) située au dessus du collecteur intrinsèque, le dépot d'une couche de polysilicium (9) sur la partie non gravée de la bicouche isolante et dans ladite fenêtre puis la gravure du polysilicium de façon à réaliser une partie saillante de polysilicium (90) plus large que la fenêtre (80), la distance (L2) entre le bord de la fenêtre et le bord de la partie saillante du côté collecteur extrinsèque étant plus grande que la distance (L1) entre le bord de la fenêtre et le bord de la partie
saillante du côté base extrinsèque.
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