JP2002512452A - 縦型バイポーラトランジスタ、特にＳｉＧｅヘテロ接合ベースを有するもの、および前記トランジスタの製造法 - Google Patents
縦型バイポーラトランジスタ、特にＳｉＧｅヘテロ接合ベースを有するもの、および前記トランジスタの製造法Info
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- 229910000577 Silicon-germanium Inorganic materials 0.000 title claims abstract description 8
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 34
- 238000009413 insulation Methods 0.000 claims abstract description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 238000000407 epitaxy Methods 0.000 claims description 10
- 238000001465 metallisation Methods 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 9
- 125000006850 spacer group Chemical group 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 7
- 230000008021 deposition Effects 0.000 claims description 6
- 239000002019 doping agent Substances 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 230000001681 protective effect Effects 0.000 claims 1
- 238000003892 spreading Methods 0.000 claims 1
- 238000003780 insertion Methods 0.000 description 9
- 230000037431 insertion Effects 0.000 description 9
- 238000002955 isolation Methods 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910019142 PO4 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical group [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- NBIIXXVUZAFLBC-UHFFFAOYSA-K phosphate Chemical compound [O-]P([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-K 0.000 description 1
- 239000010452 phosphate Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/70—Bipolar devices
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- H01L29/737—Hetero-junction transistors
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Abstract
(57)【要約】
真性コレクタ（４）の半導体領域は、横方向の絶縁領域（２）に囲まれている。ＳｉＧｅヘテロ接合を含んだ半導体層（６）は、その一部がトランスミッタ（９０）と真性コレクタ（４）の間に位置し、横方向の絶縁区域の上方をトランスミッタのいずれかの側へと伸びている。ベース真性領域は、トランスミッタ（９０）と真性コレクタ（４）の間にあるヘテロ接合を有する前記半導体層中に形成される。ベース外部領域およびコレクタ外部領域は、各々前記へテロ接合を有する半導体層中に形成され、横方向の絶縁領域の第一の部分（２００、２０１）の上方のトランスミッタのいずれかの側に位置し、横方向の絶縁領域によって互いに電気的に隔離される第一の区域（６１、６３）を含む。
Description
【０００１】 本発明は、縦型バイポーラトランジスタ、特には、ＳｉＧｅ（シリコン−ゲル
マニウム）ヘテロ接合ベースを有する高速バイポーラトランジスタに関する。 本発明の目的の一つは、コレクタ基板キャパシタンスが低く、かつ、外部ベー
ス・コレクタ間のキャパシタンスが低く、しかも構造が複雑ではない、小型の高
速バイポーラトランジスタの製造である。 その結果として、本発明によるバイポーラトランジスタは、横方向の絶縁領域
に囲まれた真性コレクタ半導体領域と、一部がエミッタと真性コレクタの間に位
置し、前記横方向の絶縁領域の上方のエミッタのいずれかの側へと伸びる半導体
層、例えば、ＳｉＧｅヘテロ接合を含んだ半導体層を含む。本発明によるバイポ
ーラトランジスタはさらに、エミッタと真性コレクタの間の前記半導体層中に形
成される真性ベース領域を含む。また、本発明によるバイポーラトランジスタは
、各々前記半導体層中に形成される第一の区域を含んだ外部ベース領域および外
部コレクタ領域を含む。前記第一の区域は各々、横方向の絶縁領域の第一の部分
の上方のエミッタのいずれかの側に位置し、横方向の絶縁領域の第二の部分によ
り、電気的に互いに隔離されている。外部ベースおよび外部コレクタもまた、挿
入により製造され、真性コレクタ内に伸びる第二の区域を含む。さらに、ベース
およびコレクタメタライゼーションは、各々前記横方向の絶縁領域の第一の部分
の上方で、前記第一の対応する区域と接触して配置されている。 言い換えると、本発明のバイポーラトランジスタは、コレクタ井戸（ｃｏｌｌ
ｅｃｔｏｒ ｗｅｌｌ）とその内部にある層から形成される外部コレクタが存在
しない。本発明のバイポーラトランジスタでは、外部コレクタは主として半導体
層中、例えば、ヘテロ接合を有する半導体層中に形成される。ベース、具体的に
はベースメタライゼーションは、エミッタを完全には囲んでいない。結果的に、
外部コレクタおよび外部ベース領域は、電気的に隔離される必要があり、本発明
では、横方向の絶縁領域の一部によりこれを実現している。
マニウム）ヘテロ接合ベースを有する高速バイポーラトランジスタに関する。 本発明の目的の一つは、コレクタ基板キャパシタンスが低く、かつ、外部ベー
ス・コレクタ間のキャパシタンスが低く、しかも構造が複雑ではない、小型の高
速バイポーラトランジスタの製造である。 その結果として、本発明によるバイポーラトランジスタは、横方向の絶縁領域
に囲まれた真性コレクタ半導体領域と、一部がエミッタと真性コレクタの間に位
置し、前記横方向の絶縁領域の上方のエミッタのいずれかの側へと伸びる半導体
層、例えば、ＳｉＧｅヘテロ接合を含んだ半導体層を含む。本発明によるバイポ
ーラトランジスタはさらに、エミッタと真性コレクタの間の前記半導体層中に形
成される真性ベース領域を含む。また、本発明によるバイポーラトランジスタは
、各々前記半導体層中に形成される第一の区域を含んだ外部ベース領域および外
部コレクタ領域を含む。前記第一の区域は各々、横方向の絶縁領域の第一の部分
の上方のエミッタのいずれかの側に位置し、横方向の絶縁領域の第二の部分によ
り、電気的に互いに隔離されている。外部ベースおよび外部コレクタもまた、挿
入により製造され、真性コレクタ内に伸びる第二の区域を含む。さらに、ベース
およびコレクタメタライゼーションは、各々前記横方向の絶縁領域の第一の部分
の上方で、前記第一の対応する区域と接触して配置されている。 言い換えると、本発明のバイポーラトランジスタは、コレクタ井戸（ｃｏｌｌ
ｅｃｔｏｒ ｗｅｌｌ）とその内部にある層から形成される外部コレクタが存在
しない。本発明のバイポーラトランジスタでは、外部コレクタは主として半導体
層中、例えば、ヘテロ接合を有する半導体層中に形成される。ベース、具体的に
はベースメタライゼーションは、エミッタを完全には囲んでいない。結果的に、
外部コレクタおよび外部ベース領域は、電気的に隔離される必要があり、本発明
では、横方向の絶縁領域の一部によりこれを実現している。
【０００２】 本発明によるバイポーラトランジスタは、フィールド酸化膜内に突出するベー
スメタライゼーションのみならず、フィールド酸化膜内に突出する外部コレクタ
メタライゼーションをも持たない。このことがトランジスタの操作速度のさらな
る上昇に寄与し、外部ベースコレクタキャパシタンス低およびコレクタ基板キャ
パシタンス低の実現を可能にする。 さらに、オフセットコレクタ井戸（ｏｆｆｓｅｔ ｃｏｌｌｅｃｔｏｒ ｗｅ
ｌｌ）が存在しないことにより、特に小型のバイポーラトランジスタを得ること
を可能となる。
スメタライゼーションのみならず、フィールド酸化膜内に突出する外部コレクタ
メタライゼーションをも持たない。このことがトランジスタの操作速度のさらな
る上昇に寄与し、外部ベースコレクタキャパシタンス低およびコレクタ基板キャ
パシタンス低の実現を可能にする。 さらに、オフセットコレクタ井戸（ｏｆｆｓｅｔ ｃｏｌｌｅｃｔｏｒ ｗｅ
ｌｌ）が存在しないことにより、特に小型のバイポーラトランジスタを得ること
を可能となる。
【０００３】 本発明の一つの態様では、トランジスタは、横方向の絶縁領域の第一の部分に
存在するアモルファスシリコンの２つの層を含む。前記２つの層は、外部ベース
および外部コレクタの各々第一の区域の下方に位置する。これらアモルファスシ
リコン層は各々、横方向の絶縁領域を越えて、エミッタの方向へと突出している
。 これらアモルファスシリコン層の存在により、本発明の製造方法の特徴の１つ
である選択的なエピタキシーの際に、フィールド酸化被覆上に成長する多結晶シ
リコンの半導体層の成長速度と、外部コレクタのシリコン領域上に成長する単結
晶シリコン層の成長速度がほぼ同じ速度になる。 本発明の一つの態様において、エミッタ領域は、絶縁用のスペーサで囲まれ、
真性ベースと接触している、より狭い窓へ突出する区域を含む。窓の端部と真性
コレクタ側に位置する絶縁用のスペーサの距離は、窓の端部と外部ベース側に位
置する絶縁用のスペーサの距離よりも大きい方が好都合である。これにより、ｎ + 挿入時に、例えば、真性コレクタのｎ+ 挿入時に挿入された区域がエミッタの
窓内へと突出することが防止される。
存在するアモルファスシリコンの２つの層を含む。前記２つの層は、外部ベース
および外部コレクタの各々第一の区域の下方に位置する。これらアモルファスシ
リコン層は各々、横方向の絶縁領域を越えて、エミッタの方向へと突出している
。 これらアモルファスシリコン層の存在により、本発明の製造方法の特徴の１つ
である選択的なエピタキシーの際に、フィールド酸化被覆上に成長する多結晶シ
リコンの半導体層の成長速度と、外部コレクタのシリコン領域上に成長する単結
晶シリコン層の成長速度がほぼ同じ速度になる。 本発明の一つの態様において、エミッタ領域は、絶縁用のスペーサで囲まれ、
真性ベースと接触している、より狭い窓へ突出する区域を含む。窓の端部と真性
コレクタ側に位置する絶縁用のスペーサの距離は、窓の端部と外部ベース側に位
置する絶縁用のスペーサの距離よりも大きい方が好都合である。これにより、ｎ + 挿入時に、例えば、真性コレクタのｎ+ 挿入時に挿入された区域がエミッタの
窓内へと突出することが防止される。
【０００４】 本発明はまた、縦型バイポーラトランジスタの製造方法に関する。本発明の全
般的な特徴により、本発明の製造方法は、横方向の絶縁領域に囲まれた半導体基
板の区域に真性コレクタ領域を挿入する工程と、外部ベース、真性ベースおよび
外部コレクタ領域を製造する工程を含む。前記製造する工程は、選択的なエピタ
キシーにより、横方向の絶縁領域の上方の真性コレクタ領域上を伸びる半導体層
、例えば、ＳｉＧｅヘテロ接合を有する半導体層の形成を含む。前記製造する工
程はまた、前記半導体層の予め境界付けた第一の区域、例えばこのヘテロ接合層
、を介するドーパントの挿入を含む。前記第一の区域は各々、横方向の絶縁領域
の第一の部分の上方の真性コレクタのいずれかの側に置かれ、横方向の絶縁領域
の第二の部分により電気的に隔離されている。挿入はまた、真性コレクタの予め
境界付けた第二の区域でも行われる。このようにして、外部ベースおよび外部コ
レクタ領域が形成される。本発明の製造方法はまた、各々横方向の絶縁領域の第
一の部分の上方のエミッタ領域のいずれかの側にベースおよびコレクタコンタク
トメタライゼーションを製造することを含んだコンタクトメタライゼーションを
製造する工程を含む。 本発明の方法において、コレクタの製造はエピタキシーではなく、挿入により
行うことを注記する。これにより、トランジスタ製造工程における複雑な面が減
少し、また製造コストが軽減される。
般的な特徴により、本発明の製造方法は、横方向の絶縁領域に囲まれた半導体基
板の区域に真性コレクタ領域を挿入する工程と、外部ベース、真性ベースおよび
外部コレクタ領域を製造する工程を含む。前記製造する工程は、選択的なエピタ
キシーにより、横方向の絶縁領域の上方の真性コレクタ領域上を伸びる半導体層
、例えば、ＳｉＧｅヘテロ接合を有する半導体層の形成を含む。前記製造する工
程はまた、前記半導体層の予め境界付けた第一の区域、例えばこのヘテロ接合層
、を介するドーパントの挿入を含む。前記第一の区域は各々、横方向の絶縁領域
の第一の部分の上方の真性コレクタのいずれかの側に置かれ、横方向の絶縁領域
の第二の部分により電気的に隔離されている。挿入はまた、真性コレクタの予め
境界付けた第二の区域でも行われる。このようにして、外部ベースおよび外部コ
レクタ領域が形成される。本発明の製造方法はまた、各々横方向の絶縁領域の第
一の部分の上方のエミッタ領域のいずれかの側にベースおよびコレクタコンタク
トメタライゼーションを製造することを含んだコンタクトメタライゼーションを
製造する工程を含む。 本発明の方法において、コレクタの製造はエピタキシーではなく、挿入により
行うことを注記する。これにより、トランジスタ製造工程における複雑な面が減
少し、また製造コストが軽減される。
【０００５】 本発明の製造方法を実施する上での一の方法では、半導体層、例えば、ヘテロ
接合を有する半導体層の形成は、真性コレクタおよび横方向の絶縁領域上でのア
モルファスシリコンのデポジションと、真性コレクタの各々の露出面に、各々横
方向の絶縁領域の第一の部分上を伸び、真性コレクタの露出面上に突出する２つ
の異なるアモルファスシリコン区域を設けるための前記アモルファスシリコン層
のエッチングとを含み、真性コレクタの露出している区域および２つの異なるア
モルファスシリコン区域での前記選択的なエピタキシーへと続く。 本発明の製造方法はさらに、半導体層上、例えばヘテロ接合層への絶縁用の二
重層のデポジションと、真性コレクタの上方に位置する半導体の区域を露出する
窓を形成するための二重層のエッチングを含んだエミッタ領域の製造工程を含む
ことが好都合である。前記工程はまた、絶縁用の二重層のエッチングされていな
い部分、および前記窓への多結晶シリコン層のデポジションと、前記窓よりも広
い多結晶シリコン部分を保護するための多結晶シリコンのエッチングを含む。前
記窓の端部と外部コレクタ側の突出部の端部の距離は、前記窓の端部と外部ベー
ス側の突出部の端部の距離よりも大きい。
接合を有する半導体層の形成は、真性コレクタおよび横方向の絶縁領域上でのア
モルファスシリコンのデポジションと、真性コレクタの各々の露出面に、各々横
方向の絶縁領域の第一の部分上を伸び、真性コレクタの露出面上に突出する２つ
の異なるアモルファスシリコン区域を設けるための前記アモルファスシリコン層
のエッチングとを含み、真性コレクタの露出している区域および２つの異なるア
モルファスシリコン区域での前記選択的なエピタキシーへと続く。 本発明の製造方法はさらに、半導体層上、例えばヘテロ接合層への絶縁用の二
重層のデポジションと、真性コレクタの上方に位置する半導体の区域を露出する
窓を形成するための二重層のエッチングを含んだエミッタ領域の製造工程を含む
ことが好都合である。前記工程はまた、絶縁用の二重層のエッチングされていな
い部分、および前記窓への多結晶シリコン層のデポジションと、前記窓よりも広
い多結晶シリコン部分を保護するための多結晶シリコンのエッチングを含む。前
記窓の端部と外部コレクタ側の突出部の端部の距離は、前記窓の端部と外部ベー
ス側の突出部の端部の距離よりも大きい。
【０００６】 本発明のさらなる利点および特徴は、本発明を実施する上での１の方法、限定
的ではない実施態様および添付する図面に関する詳細な説明を検討することで明
らかとなる。 図１〜図５に、本発明によるトランジスタを得られるように、本発明の製造方
法を実施する上での方法を図示する。 図６に、本発明によるバイポーラトランジスタの構造を図示する。 図１において、基準１は一般にｐ型（例えば）半導体の基板を表す。他の符号
については、本質的に従来公知の方法で定義した。横方向の絶縁領域２（フィー
ルド酸化膜）（例えば、従来のＬＯＣＯＳプロセスを用いた、または狭く、かつ
浅いトレンチによる横方向の絶縁用のプロセスを用いた）および絶縁用のストッ
プ層に隣接するように、二酸化ケイ素（ＳｉＯ2 ）から形成され、通常約１００
Åの厚さでデポジションされるバイポーラトランジスタの活性領域を設けた。 その後、真性コレクタ領域を形成するため、活性領域中に従来のｎ型挿入を行
った。
的ではない実施態様および添付する図面に関する詳細な説明を検討することで明
らかとなる。 図１〜図５に、本発明によるトランジスタを得られるように、本発明の製造方
法を実施する上での方法を図示する。 図６に、本発明によるバイポーラトランジスタの構造を図示する。 図１において、基準１は一般にｐ型（例えば）半導体の基板を表す。他の符号
については、本質的に従来公知の方法で定義した。横方向の絶縁領域２（フィー
ルド酸化膜）（例えば、従来のＬＯＣＯＳプロセスを用いた、または狭く、かつ
浅いトレンチによる横方向の絶縁用のプロセスを用いた）および絶縁用のストッ
プ層に隣接するように、二酸化ケイ素（ＳｉＯ2 ）から形成され、通常約１００
Åの厚さでデポジションされるバイポーラトランジスタの活性領域を設けた。 その後、真性コレクタ領域を形成するため、活性領域中に従来のｎ型挿入を行
った。
【０００７】 次に、そのようにして形成された半導体ブロック上に、通常５００Åの厚さで
アモルファスシリコン層をデポジションする。前記アモルファスシリコン層のフ
ォトリソグラフィーを実施した後、前記層を従来の方法でエッチングして酸化物
層３上に固定する。そのようにして、エッチングと従来の方法による酸洗浄の後
、横方向の絶縁領域の第一の部分２００および２０１上に伸びており、第二の部
分２０２により、前記絶縁領域から相互に絶縁されている２つのアモルファスシ
リコン層５０、５１（図３、図４）が得られる。前記２つのアモルファスシリコ
ン層５０、５１はまた、酸洗浄後に露出する真性コレクタの面上に突出する。 次に（図４）、選択的なエピタキシーによりヘテロ接合層６が形成される。よ
り具体的には、前記へテロ接合層は、Ｓｉ1-x ＧｅX （ｘは通常約１０％）副層
を載せられた第一のシリコン副層のスタックからなる。この第二の副層自身は、
他のシリコン副層により封じ込められる。
アモルファスシリコン層をデポジションする。前記アモルファスシリコン層のフ
ォトリソグラフィーを実施した後、前記層を従来の方法でエッチングして酸化物
層３上に固定する。そのようにして、エッチングと従来の方法による酸洗浄の後
、横方向の絶縁領域の第一の部分２００および２０１上に伸びており、第二の部
分２０２により、前記絶縁領域から相互に絶縁されている２つのアモルファスシ
リコン層５０、５１（図３、図４）が得られる。前記２つのアモルファスシリコ
ン層５０、５１はまた、酸洗浄後に露出する真性コレクタの面上に突出する。 次に（図４）、選択的なエピタキシーによりヘテロ接合層６が形成される。よ
り具体的には、前記へテロ接合層は、Ｓｉ1-x ＧｅX （ｘは通常約１０％）副層
を載せられた第一のシリコン副層のスタックからなる。この第二の副層自身は、
他のシリコン副層により封じ込められる。
【０００８】 エピタキシーは、ヘテロ接合の成長が２つのアモルファスシリコン層５０、５
１および真性コレクタ領域４上でのみ起こる点で選択的である。すなわち、Ｓｉ
Ｏ2 からなる横方向の絶縁領域の第二の部分２０２上では成長しない。選択的エ
ピタキシーは公知の方法で実施できる。特には、ジクロロシラン（ＳｉＨ2 Ｃｌ 2 ）のようなガスを使用する。 ２つのアモルファスシリコン層５０、５１の存在により、多結晶シリコンはこ
れらの層上に成長する。さらに、単結晶シリコンは真性コレクタ領域上に成長す
る。さらに、コレクタ上にこれらの層５０、５１が存在することにより、単結晶
シリコンと多結晶シリコンの成長速度が実質的に同一になる。このような結果は
、酸化物上で直接成長させたのでは得られない。さらに、層５０、５１の突出は
、ヘテロ接合層のエピタキシーが、ＳｉＯ2 から形成される部分にシリコンが存
在しない部分を生じないことを保証している。 ヘテロ接合層６は、通常約１０００〜１５００Åである。 続いて、酸化ケイ素（ＳｉＯ2 ）の第一の絶縁層７上に窒化ケイ素（Ｓｉ3 Ｎ 4 ）の第二の絶縁層８を載せた構造の絶縁用の二重層をヘテロ接合層６上にデポ
ジションする（図４）。 続いて、フォトリソグラフィー工程を実施し、エミッタの窓（ｗｉｎｄｏｗ）
８０を境界付けることを可能にし、続いて実際に窓８０を境界付けるために絶縁
用の二重層７、８のエッチングを行う。窒化ケイ素層のエッチングは、酸化ケイ
素上に固定するプラズマエッチングであり、一方、酸化物層のエッチングは、マ
スクとして窒化ケイ素層を用いる化学エッチングである。 その後、通常２５００Åの厚さを有するｎ+ ドープした多結晶シリコン層９を
デポジションし、多結晶シリコンからなるエミッタ領域９０を形成するためエッ
チングする（図６）。 ここで、エミッタの多結晶シリコンは、窓８０の端部と領域９０の端部の距離
（Ｌ１）を窓８０の端部と領域９０の端部の距離（Ｌ２）よりも短くするために
、非対称な状態でエッチングするのが好都合である。これにより、以下に述べる
真性ベースと外部コレクタの間での横方向の拡散における差異を考慮することが
できる。
１および真性コレクタ領域４上でのみ起こる点で選択的である。すなわち、Ｓｉ
Ｏ2 からなる横方向の絶縁領域の第二の部分２０２上では成長しない。選択的エ
ピタキシーは公知の方法で実施できる。特には、ジクロロシラン（ＳｉＨ2 Ｃｌ 2 ）のようなガスを使用する。 ２つのアモルファスシリコン層５０、５１の存在により、多結晶シリコンはこ
れらの層上に成長する。さらに、単結晶シリコンは真性コレクタ領域上に成長す
る。さらに、コレクタ上にこれらの層５０、５１が存在することにより、単結晶
シリコンと多結晶シリコンの成長速度が実質的に同一になる。このような結果は
、酸化物上で直接成長させたのでは得られない。さらに、層５０、５１の突出は
、ヘテロ接合層のエピタキシーが、ＳｉＯ2 から形成される部分にシリコンが存
在しない部分を生じないことを保証している。 ヘテロ接合層６は、通常約１０００〜１５００Åである。 続いて、酸化ケイ素（ＳｉＯ2 ）の第一の絶縁層７上に窒化ケイ素（Ｓｉ3 Ｎ 4 ）の第二の絶縁層８を載せた構造の絶縁用の二重層をヘテロ接合層６上にデポ
ジションする（図４）。 続いて、フォトリソグラフィー工程を実施し、エミッタの窓（ｗｉｎｄｏｗ）
８０を境界付けることを可能にし、続いて実際に窓８０を境界付けるために絶縁
用の二重層７、８のエッチングを行う。窒化ケイ素層のエッチングは、酸化ケイ
素上に固定するプラズマエッチングであり、一方、酸化物層のエッチングは、マ
スクとして窒化ケイ素層を用いる化学エッチングである。 その後、通常２５００Åの厚さを有するｎ+ ドープした多結晶シリコン層９を
デポジションし、多結晶シリコンからなるエミッタ領域９０を形成するためエッ
チングする（図６）。 ここで、エミッタの多結晶シリコンは、窓８０の端部と領域９０の端部の距離
（Ｌ１）を窓８０の端部と領域９０の端部の距離（Ｌ２）よりも短くするために
、非対称な状態でエッチングするのが好都合である。これにより、以下に述べる
真性ベースと外部コレクタの間での横方向の拡散における差異を考慮することが
できる。
【０００９】 窒化ケイ素から形成されるスペーサ１００は、公知の方法によるデポジション
および異方性エッチングにより形成される。 マスキングを施した後、外部ベースを形成するため、そのようにして得られる
アセンブリへのｐ+ 型挿入（例えば、ホウ素イオンによる）を実施する。同様に
、外部コレクタを形成するため、そのようにして得られるアセンブリへのｎ+ 型
挿入（例えば、リン酸ベースの）を実施する。 コンタクト部分を与える目的でベース、コレクタおよびエミッタ上にシリサイ
ドＳを形成するために、シリサイドプロセスによる従来の方法でのアニーリング
およびチタンのデポジションにより、図６に示すトランジスタが得られる。 上記トランジスタは、多結晶シリコンのエミッタ９０と真性コレクタ４の間に
置かれたＳｉＧｅヘテロ接合を有する真性ベース６０を含む。外部ベースは、真
性コレクタ内に突出している第二の挿入された区域６２と、ヘテロ接合層６中に
形成され、エミッタの一方の側に存在する第一の区域６１を含む。外部コレクタ
は、エミッタの他方の側のヘテロ接合層６中に形成される第一の層６３と、真性
コレクタ中に突出する第二の挿入された区域６４を含む。 外部ベースおよび外部コレクタの第一の区域６１および６３は、フィールド酸
化膜２００および２０１の上方に位置する。コンタクトメタライゼーションにつ
いても同様に行う。
および異方性エッチングにより形成される。 マスキングを施した後、外部ベースを形成するため、そのようにして得られる
アセンブリへのｐ+ 型挿入（例えば、ホウ素イオンによる）を実施する。同様に
、外部コレクタを形成するため、そのようにして得られるアセンブリへのｎ+ 型
挿入（例えば、リン酸ベースの）を実施する。 コンタクト部分を与える目的でベース、コレクタおよびエミッタ上にシリサイ
ドＳを形成するために、シリサイドプロセスによる従来の方法でのアニーリング
およびチタンのデポジションにより、図６に示すトランジスタが得られる。 上記トランジスタは、多結晶シリコンのエミッタ９０と真性コレクタ４の間に
置かれたＳｉＧｅヘテロ接合を有する真性ベース６０を含む。外部ベースは、真
性コレクタ内に突出している第二の挿入された区域６２と、ヘテロ接合層６中に
形成され、エミッタの一方の側に存在する第一の区域６１を含む。外部コレクタ
は、エミッタの他方の側のヘテロ接合層６中に形成される第一の層６３と、真性
コレクタ中に突出する第二の挿入された区域６４を含む。 外部ベースおよび外部コレクタの第一の区域６１および６３は、フィールド酸
化膜２００および２０１の上方に位置する。コンタクトメタライゼーションにつ
いても同様に行う。
【００１０】 本発明は、トランジスタの調節の最適化、特にはその速度の増加（すなわち、
性能指数および最大発信周波数の増加）を可能にする縦型トランジスタ用のヘテ
ロ接合ベースの製造に導く半導体ヘテロ接合層６について述べたが、本発明は、
いかなる種類のエピタキシー成長のベース、特には全てのシリコンベースに適用
でき、ベースの種類に関係なく、コレクタ基板キャパシタンス低と、外部ベース
コレクタのキャパシタンス低を実現する。
性能指数および最大発信周波数の増加）を可能にする縦型トランジスタ用のヘテ
ロ接合ベースの製造に導く半導体ヘテロ接合層６について述べたが、本発明は、
いかなる種類のエピタキシー成長のベース、特には全てのシリコンベースに適用
でき、ベースの種類に関係なく、コレクタ基板キャパシタンス低と、外部ベース
コレクタのキャパシタンス低を実現する。
Claims (7)
- 【請求項１】 横方向の絶縁領域（２）に囲まれた真性コレクタ半導体領域（４）と、 その一部がエミッタ（９０）と真性コレクタ（４）の間に位置し、横方向の絶
縁領域の上方をエミッタのいずれかの側へと伸びる半導体層（６）と、 各々エミッタ（９０）と真性コレクタ（４）の間の前記半導体層（６）中に形
成される真性ベース領域（６０）と、 各々、横方向の絶縁領域の第一の部分（２００、２０１）の上方のエミッタの
いずれかの側に位置し、真性コレクタ（４）中に伸びる第二の区域（６２、６４
）と同じく、横方向の絶縁領域の第二の部分（２０２）により電気的に隔離され
る半導体層（６）に形成される第一の区域（６１、６３）を含む外部ベース領域
および外部コレクタ領域と、 各々、前記横方向の絶縁領域の前記第一の部分の上方に対応する前記第一の区
域と接触して配置されるベースおよびコレクタメタライゼーションを含むことを
特徴とする縦型バイポーラトランジスタ。 - 【請求項２】 各々外部ベースおよび外部コレクタの前記第一の区域下方の横方向の絶縁領域
の第一の部分上に置かれ、エミッタの方向に横方向の絶縁領域を越えて伸びる２
つのアモルファスシリコン層（５０、５１）を含むことを特徴とする請求項１に
記載のトランジスタ。 - 【請求項３】 エミッタ領域が、絶縁用のスペーサ（１００）に囲まれ、真性ベース（２０）
と接触するより狭い窓（８０）へと伸びている突出する区域（９０）を含み、窓
の端部と外部コレクタ側に位置する絶縁用のスペーサの間の距離（Ｌ２）が窓の
端部と外部ベース側の絶縁用のスペーサの間の距離（Ｌ１）よりも大きいことを
特徴とする請求項１または請求項２に記載のトランジスタ。 - 【請求項４】 半導体層（６）がＳｉＧｅヘテロ接合を含むことを特徴とする請求項１〜３の
いずれかに記載のトランジスタ。 - 【請求項５】 横方向の絶縁領域に囲まれた半導体基板区域に真性コレクタ領域（４）を挿入
する工程と、 横方向の絶縁領域の上方で、真性コレクタ領域上に伸びる半導体層（６）の選
択的エピタキシーによる生成を含む、外部ベース、真性ベースおよび外部コレク
タ領域を製造する工程と、 ドーパントを挿入する工程であって、外部ベースと真性コレクタ領域とを形成
するために、一方で、各々横方向の絶縁領域の第一の部分（２００、２０１）の
上方の真性コレクタのいずれかの側に位置し、横方向の絶縁領域の第二の部分（
２０２）によって互いに電気的に隔離されている半導体層（６）の予め境界付け
られた第一の区域（６０、６１）からドーパントを挿入し、他方で、真性コレク
タの予め境界付けられた第二の区域（６２、６４）にドーパントを挿入する工程
と、 各々横方向の絶縁領域の第一の部分の上方のエミッタ領域（９０）のいずれか
の側でのベースおよびコレクタコンタクトメタライゼーション（Ｓ）の製造を含
むコンタクトメタライゼーションを製造する工程とを含むことを特徴とするトラ
ンジスタの製造方法。 - 【請求項６】 半導体層（６）の生成が、真性コレクタおよび横方向の絶縁領域へのアモルフ
ァスシリコン層（５）のデポジションと、各々横方向の絶縁領域の第一の部分上
を広がり、真性コレクタ（４）の露出面上に突出する２つの別のアモルファスシ
リコン区域（５０、５１）を残すことを目的とする、真性コレクタの露出面の各
々の側の前記アモルファスシリコン層のエッチング工程と、次の真性コレクタの
露出面および２つの別のアモルファスシリコン区域（５０、５１）での選択的エ
ピタキシーを含むことを特徴とする請求項５に記載の方法。 - 【請求項７】 半導体層（６）上への絶縁用の二重層（７、８）のデポジションと、真性コレ
クタの上方に位置する半導体層（６）の区域を露出する窓（８０）を製造するこ
とを目的とする二重層のエッチングと、絶縁用の二重層のエッチングされていな
い部分と前記窓への多結晶シリコン層（９）のデポジションと、次に、窓（８０
）よりも幅が広く、窓の端部と真性コレクタの側の突出部の端部との距離（Ｌ２
）が、窓の端部と外部ベース側の突出部の端部との距離（Ｌ１）よりも大きい保
護用の多結晶シリコン（９０）を形成するための多結晶シリコン層のエッチング
工程を含んだエミッタ領域の製造工程を含むことを特徴とする請求項５または６
に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR98/05019 | 1998-04-22 | ||
| FR9805019A FR2778022B1 (fr) | 1998-04-22 | 1998-04-22 | Transistor bibolaire vertical, en particulier a base a heterojonction sige, et procede de fabrication |
| PCT/FR1999/000867 WO1999054939A1 (fr) | 1998-04-22 | 1999-04-14 | TRANSISTOR BIPOLAIRE VERTICAL, EN PARTICULIER A BASE A HETEROJONCTION SiGe, ET PROCEDE DE FABRICATION |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002512452A true JP2002512452A (ja) | 2002-04-23 |
| JP4643005B2 JP4643005B2 (ja) | 2011-03-02 |
Family
ID=9525522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000545198A Expired - Fee Related JP4643005B2 (ja) | 1998-04-22 | 1999-04-14 | バイポーラトランジスタ、およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6384469B1 (ja) |
| EP (1) | EP1074051A1 (ja) |
| JP (1) | JP4643005B2 (ja) |
| FR (1) | FR2778022B1 (ja) |
| WO (1) | WO1999054939A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000031156A (ja) * | 1998-06-05 | 2000-01-28 | St Microelectronics | 粗さを抑えた外因性ベ―スを有するたて形バイポ―ラトランジスタとその製造方法 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6784467B1 (en) * | 2002-08-13 | 2004-08-31 | Newport Fab, Llc | Method for fabricating a self-aligned bipolar transistor and related structure |
| US6444535B1 (en) * | 2001-05-09 | 2002-09-03 | Newport Fab, Llc | Method to reduce emitter to base capacitance and related structure |
| US20020197807A1 (en) * | 2001-06-20 | 2002-12-26 | International Business Machines Corporation | Non-self-aligned SiGe heterojunction bipolar transistor |
| US6670654B2 (en) * | 2002-01-09 | 2003-12-30 | International Business Machines Corporation | Silicon germanium heterojunction bipolar transistor with carbon incorporation |
| US6617619B1 (en) * | 2002-02-04 | 2003-09-09 | Newport Fab, Llc | Structure for a selective epitaxial HBT emitter |
| US6597022B1 (en) * | 2002-02-04 | 2003-07-22 | Newport Fab, Llc | Method for controlling critical dimension in an HBT emitter and related structure |
| KR20040038511A (ko) * | 2002-11-01 | 2004-05-08 | 한국전자통신연구원 | 자기정렬형 이종접합 쌍극자 트랜지스터 및 그의 제조 방법 |
| US6686250B1 (en) * | 2002-11-20 | 2004-02-03 | Maxim Integrated Products, Inc. | Method of forming self-aligned bipolar transistor |
| US6919253B2 (en) * | 2003-02-07 | 2005-07-19 | Matsushita Electric Industrial Co., Ltd. | Method of forming a semiconductor device including simultaneously forming a single crystalline epitaxial layer and a polycrystalline or amorphous layer |
| US6797580B1 (en) * | 2003-02-21 | 2004-09-28 | Newport Fab, Llc | Method for fabricating a bipolar transistor in a BiCMOS process and related structure |
| US6881640B2 (en) * | 2003-09-05 | 2005-04-19 | United Microelectronics Corp. | Fabrication method for heterojunction bipolar transistor |
| US6972237B2 (en) * | 2003-12-01 | 2005-12-06 | Chartered Semiconductor Manufacturing Ltd. | Lateral heterojunction bipolar transistor and method of manufacture using selective epitaxial growth |
| JP4874119B2 (ja) * | 2003-12-12 | 2012-02-15 | エヌエックスピー ビー ヴィ | Ｂｉｃｍｏｓプロセスにおいてシード層トポグラフィを軽減する方法 |
| CN100394562C (zh) * | 2003-12-12 | 2008-06-11 | 联华电子股份有限公司 | 异质接面双极晶体管制造方法 |
| WO2006008689A1 (en) * | 2004-07-15 | 2006-01-26 | Koninklijke Philips Electronics N.V. | Bipolar transistor and method of manufacturing the same |
| DE102004053394B4 (de) * | 2004-11-05 | 2010-08-19 | Atmel Automotive Gmbh | Halbleiteranordnung und Verfahren zur Herstellung einer Halbleiteranordnung |
| US7511317B2 (en) * | 2006-06-09 | 2009-03-31 | International Business Machines Corporation | Porous silicon for isolation region formation and related structure |
| SE1150065A1 (sv) * | 2011-01-31 | 2012-07-17 | Fairchild Semiconductor | Bipolär transistor i kiselkarbid med övervuxen emitter |
| US9887278B2 (en) | 2015-09-28 | 2018-02-06 | International Business Machines Corporation | Semiconductor-on-insulator lateral heterojunction bipolar transistor having epitaxially grown intrinsic base and deposited extrinsic base |
| WO2023044773A1 (zh) * | 2021-09-24 | 2023-03-30 | 华为技术有限公司 | 半导体结构及其制备方法、射频电路、终端 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02224251A (ja) * | 1988-11-04 | 1990-09-06 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0488637A (ja) * | 1990-07-31 | 1992-03-23 | Nec Corp | 縦型バイポーラトランジスタを有する半導体集積回路装置 |
| JPH0513427A (ja) * | 1990-06-07 | 1993-01-22 | Siemens Ag | バイポーラトランジスタの製造方法 |
| JPH1065015A (ja) * | 1996-08-19 | 1998-03-06 | Sony Corp | 半導体装置およびその製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3600651A (en) * | 1969-12-08 | 1971-08-17 | Fairchild Camera Instr Co | Bipolar and field-effect transistor using polycrystalline epitaxial deposited silicon |
| US5059544A (en) * | 1988-07-14 | 1991-10-22 | International Business Machines Corp. | Method of forming bipolar transistor having self-aligned emitter-base using selective and non-selective epitaxy |
| KR930004720B1 (ko) * | 1988-11-04 | 1993-06-03 | 마쯔시따 덴끼 산교 가부시끼가이샤 | 반도체장치 및 그 제조방법 |
| US5073810A (en) * | 1989-11-07 | 1991-12-17 | Hitachi, Ltd. | Semiconductor integrated circuit device and manufacturing method thereof |
| US5117271A (en) * | 1990-12-07 | 1992-05-26 | International Business Machines Corporation | Low capacitance bipolar junction transistor and fabrication process therfor |
| US5834800A (en) * | 1995-04-10 | 1998-11-10 | Lucent Technologies Inc. | Heterojunction bipolar transistor having mono crystalline SiGe intrinsic base and polycrystalline SiGe and Si extrinsic base regions |
| EP0779652A2 (en) * | 1995-12-12 | 1997-06-18 | Lucent Technologies Inc. | Method for making a heterojunction bipolar transistor |
| JPH106515A (ja) * | 1996-06-26 | 1998-01-13 | Canon Inc | 記録ヘッド用基体、該記録ヘッド用基体を用いた記録ヘッ ド及び該記録ヘッドを用いた記録装置 |
| JPH10135238A (ja) * | 1996-11-05 | 1998-05-22 | Sony Corp | 半導体装置およびその製造方法 |
| EP1048065A2 (en) * | 1998-08-31 | 2000-11-02 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device with a bipolar transistor |
-
1998
- 1998-04-22 FR FR9805019A patent/FR2778022B1/fr not_active Expired - Fee Related
-
1999
- 1999-04-14 EP EP99913403A patent/EP1074051A1/fr not_active Withdrawn
- 1999-04-14 US US09/674,021 patent/US6384469B1/en not_active Expired - Fee Related
- 1999-04-14 WO PCT/FR1999/000867 patent/WO1999054939A1/fr not_active Application Discontinuation
- 1999-04-14 JP JP2000545198A patent/JP4643005B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02224251A (ja) * | 1988-11-04 | 1990-09-06 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0513427A (ja) * | 1990-06-07 | 1993-01-22 | Siemens Ag | バイポーラトランジスタの製造方法 |
| JPH0488637A (ja) * | 1990-07-31 | 1992-03-23 | Nec Corp | 縦型バイポーラトランジスタを有する半導体集積回路装置 |
| JPH1065015A (ja) * | 1996-08-19 | 1998-03-06 | Sony Corp | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000031156A (ja) * | 1998-06-05 | 2000-01-28 | St Microelectronics | 粗さを抑えた外因性ベ―スを有するたて形バイポ―ラトランジスタとその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4643005B2 (ja) | 2011-03-02 |
| US6384469B1 (en) | 2002-05-07 |
| EP1074051A1 (fr) | 2001-02-07 |
| FR2778022A1 (fr) | 1999-10-29 |
| FR2778022B1 (fr) | 2001-07-13 |
| WO1999054939A1 (fr) | 1999-10-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060403 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080313 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100518 |
|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100901 |
|
| A711 | Notification of change in applicant |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100914 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20100908 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101202 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131210 Year of fee payment: 3 |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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