JP3493175B2 - 垂直型バイポーラ・トランジスタの製造方法 - Google Patents
垂直型バイポーラ・トランジスタの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0895—Tunnel injectors
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Description
【0001】
【発明の属する技術分野】本発明は、垂直型バイポーラ
・トランジスタ(vertical bipolar transistor)に関
し、特に高周波および超大規模集積回路(VLSI;ve
ry large-scale integration)技術に取り込まれること
を意図されるトランジスタに関する。具体的には、これ
らのトランジスタのエミッタの特性および製造に関連す
る。
・トランジスタ(vertical bipolar transistor)に関
し、特に高周波および超大規模集積回路(VLSI;ve
ry large-scale integration)技術に取り込まれること
を意図されるトランジスタに関する。具体的には、これ
らのトランジスタのエミッタの特性および製造に関連す
る。
【0002】
【従来の技術】ポリシリコン・エミッタを使用するバイ
ポーラ技術では、エミッタは、ポリシリコンの堆積から
もたらされる。これは、従来技術のオーブン(炉;ove
n)で実行され、ドーピングがこれに続く。変形とし
て、エミッタは、化学蒸着堆積(CVD)反応器において
インサイチュー(in situ)・ドープされてもよい。
ポーラ技術では、エミッタは、ポリシリコンの堆積から
もたらされる。これは、従来技術のオーブン(炉;ove
n)で実行され、ドーピングがこれに続く。変形とし
て、エミッタは、化学蒸着堆積(CVD)反応器において
インサイチュー(in situ)・ドープされてもよい。
【0003】いずれにしろ、酸化物層がエミッタ/ベー
スの界面に存在する。この層は、ベースにおけるホール
電流(トンネル効果によって流れ続ける注入電子(inje
ctedelectron))を制限する。これは、十分な電流利得
(Ic/Ib)を実現するのに貢献する。
スの界面に存在する。この層は、ベースにおけるホール
電流(トンネル効果によって流れ続ける注入電子(inje
ctedelectron))を制限する。これは、十分な電流利得
(Ic/Ib)を実現するのに貢献する。
【0004】しかしながら、ポリシリコン・エミッタを
有するトランジスタは、低周波ノイズ(low-frequency
noise)を示す。これは、トランジスタ電流における低
周波ゆらぎ(low frequency fluctuation)によって現
れる。これは、そのようなトランジスタを組み込み、そ
れによって2つの接近した搬送波を分離する無線周波数
の回路の場合、あるいは発信器の場合においては、面倒
なことになる。
有するトランジスタは、低周波ノイズ(low-frequency
noise)を示す。これは、トランジスタ電流における低
周波ゆらぎ(low frequency fluctuation)によって現
れる。これは、そのようなトランジスタを組み込み、そ
れによって2つの接近した搬送波を分離する無線周波数
の回路の場合、あるいは発信器の場合においては、面倒
なことになる。
【0005】
【発明が解決しようとする課題】本発明の1つの課題
は、低減された低周波数ノイズを有しながら、同時に許
容可能な静的パラメータ(特に電流利得)を有する垂直
型バイポーラ・トランジスタを提案することである。
は、低減された低周波数ノイズを有しながら、同時に許
容可能な静的パラメータ(特に電流利得)を有する垂直
型バイポーラ・トランジスタを提案することである。
【0006】
【課題を解決するための手段】したがって、本発明は、
垂直型バイポーラ・トランジスタを製造する方法を提案
する。その製造方法は、半導体基板に埋め込まれたエキ
ストリンシック・コレクタ層(extrinsic collector la
yer)上に、例えばエピタキシまたは注入(implantatio
n)などによって、真性コレクタ(intrinsic collecto
r)を生成するステップと、真性コレクタおよびオフセ
ット・エキストリンシック・コレクタ井戸の上部を囲む
側方分離領域を生成するステップと、真性コレクタの
上、および側方分離領域の上に配置されるベースを生成
するステップであって、(完全なシリコンのベースの場
合)少なくとも1つのシリコン層を含む半導体領域の非
選択的エピタキシを含むベース(例えば完全なシリコン
のベース、または好ましくはSiGeヘテロ接合を有す
るベース)の生成ステップと、インサイチュー・ドープ
された2部構成エミッタ(insitu doped bipartite emi
tter)の生成ステップと、を含む。その2部構成エミッ
タ(insitu doped bipartite emitter)の生成ステップ
は、真性半導体の上にある前記半導体領域の上面(エミ
ッタ窓)に直接接触する単結晶シリコンから形成される
第1のエミッタ部を生成する第1のサブステップと、分
離酸化物層により単結晶シリコンの第1部分から分離さ
れ多結晶シリコンから形成される第2のエミッタ部を生
成する第2のサブステップと、を含む。
垂直型バイポーラ・トランジスタを製造する方法を提案
する。その製造方法は、半導体基板に埋め込まれたエキ
ストリンシック・コレクタ層(extrinsic collector la
yer)上に、例えばエピタキシまたは注入(implantatio
n)などによって、真性コレクタ(intrinsic collecto
r)を生成するステップと、真性コレクタおよびオフセ
ット・エキストリンシック・コレクタ井戸の上部を囲む
側方分離領域を生成するステップと、真性コレクタの
上、および側方分離領域の上に配置されるベースを生成
するステップであって、(完全なシリコンのベースの場
合)少なくとも1つのシリコン層を含む半導体領域の非
選択的エピタキシを含むベース(例えば完全なシリコン
のベース、または好ましくはSiGeヘテロ接合を有す
るベース)の生成ステップと、インサイチュー・ドープ
された2部構成エミッタ(insitu doped bipartite emi
tter)の生成ステップと、を含む。その2部構成エミッ
タ(insitu doped bipartite emitter)の生成ステップ
は、真性半導体の上にある前記半導体領域の上面(エミ
ッタ窓)に直接接触する単結晶シリコンから形成される
第1のエミッタ部を生成する第1のサブステップと、分
離酸化物層により単結晶シリコンの第1部分から分離さ
れ多結晶シリコンから形成される第2のエミッタ部を生
成する第2のサブステップと、を含む。
【0007】言い換えれば、本発明によるトランジスタ
のエミッタは、2つの部分を含む。第1のエミッタ部、
すなわちエミッタ−ベース接合部に近接する底部は、エ
ピタキシャル成長する。それにより接合部から酸化物界
面を遠ざけることが可能になる。この酸化物界面は低周
波ノイズの原因である。次に、エピタキシャル成長した
単結晶部分上に酸化物界面を生成した後で、エミッタが
インサイチュー・ドープされたポリシリコンから生成さ
れる。それにより、高い静的特性、特に高い電流利得を
維持することが可能になる。
のエミッタは、2つの部分を含む。第1のエミッタ部、
すなわちエミッタ−ベース接合部に近接する底部は、エ
ピタキシャル成長する。それにより接合部から酸化物界
面を遠ざけることが可能になる。この酸化物界面は低周
波ノイズの原因である。次に、エピタキシャル成長した
単結晶部分上に酸化物界面を生成した後で、エミッタが
インサイチュー・ドープされたポリシリコンから生成さ
れる。それにより、高い静的特性、特に高い電流利得を
維持することが可能になる。
【0008】SiGeのベースに互換性のある本発明の
実施の1つの方法によれば、ベースの生成ステップは、
積層を非選択的エピタキシすることを含む。この積層
は、前記半導体領域を形成し、前記シリコン層とは別に
少なくとも1つのシリコン・ゲルマニウム層を含む。そ
のような少なくとも1つのシリコン・ゲルマニウム層
は、例えば2つのシリコン層によってカプセル化された
SiGe層、あるいはシリコン層の上に配置されたSi
Ge層などである。さらに、エミッタを生成する第1の
サブステップは、真性コレクタの上にある前記積層の表
面におけるあらかじめ定めた窓上にエピタキシすること
を含む。それにより、前記積層の上部の層に直接接触す
る単結晶シリコンの前記第1のエミッタ部が前記窓の上
に得られる。
実施の1つの方法によれば、ベースの生成ステップは、
積層を非選択的エピタキシすることを含む。この積層
は、前記半導体領域を形成し、前記シリコン層とは別に
少なくとも1つのシリコン・ゲルマニウム層を含む。そ
のような少なくとも1つのシリコン・ゲルマニウム層
は、例えば2つのシリコン層によってカプセル化された
SiGe層、あるいはシリコン層の上に配置されたSi
Ge層などである。さらに、エミッタを生成する第1の
サブステップは、真性コレクタの上にある前記積層の表
面におけるあらかじめ定めた窓上にエピタキシすること
を含む。それにより、前記積層の上部の層に直接接触す
る単結晶シリコンの前記第1のエミッタ部が前記窓の上
に得られる。
【0009】第2のサブステップに関しては、これは、
第1のエミッタ部上に分離酸化物層を堆積すること、お
よび分離酸化物層上に多結晶シリコンを堆積することを
含むことが有利である。
第1のエミッタ部上に分離酸化物層を堆積すること、お
よび分離酸化物層上に多結晶シリコンを堆積することを
含むことが有利である。
【0010】先に示したように、「ベース上に直接に」
部分的に単結晶エピタキシャル成長されるエミッタの生
成(実際には、真性ベースの上部を定めるエミッタ−ベ
ース接合は、上部カプセル化層に横たわるので、ここで
の言い回しは誤りである)は、エミッタ−ベース接合の
近くに界面酸化物が無いようにする。それにより、低周
波ノイズにおける明らかな低減が導かれる。さらに、シ
リコン−ゲルマニウム・ヘテロ接合を有するベースの存
在は、ポテンシャル障壁の低下から許容可能な電流利得
を得るのにも貢献する。したがって、SiGeベースと
2部構成エミッタとの組み合わせは、電流利得の観点か
ら特に利点を有する。
部分的に単結晶エピタキシャル成長されるエミッタの生
成(実際には、真性ベースの上部を定めるエミッタ−ベ
ース接合は、上部カプセル化層に横たわるので、ここで
の言い回しは誤りである)は、エミッタ−ベース接合の
近くに界面酸化物が無いようにする。それにより、低周
波ノイズにおける明らかな低減が導かれる。さらに、シ
リコン−ゲルマニウム・ヘテロ接合を有するベースの存
在は、ポテンシャル障壁の低下から許容可能な電流利得
を得るのにも貢献する。したがって、SiGeベースと
2部構成エミッタとの組み合わせは、電流利得の観点か
ら特に利点を有する。
【0011】本発明の実施の1つの方法によれば、エミ
ッタ(単結晶部分)を生成する第1のサブステップは、
第1のフェーズおよび第2のフェーズを含む。第1のフ
ェーズは、前記積層の表面上に二酸化珪素の第1の層を
堆積すること、二酸化珪素の第1の層上に窒化珪素の第
2の層を堆積すること、エミッタ窓の場所に相当する区
域の窒化珪素層をエッチングして二酸化珪素の第1の層
でストップするステップ、および1015/cm2以下
の酸素原子濃度を有するシリコン表面を前記窓内に得る
ために前記区域を化学脱酸すること、を含む。第2のフ
ェーズは、前記第1のフェーズにおいて得られた半導体
のブロックを、当業者に既知の超クリーンCVD堆積反
応器(ultra-clean CVD deposition reactor)内で、非
酸化制御雰囲気(例えば真空)におけるシラン/ドーパ
ントのガス混合物にさらすステップを含む。
ッタ(単結晶部分)を生成する第1のサブステップは、
第1のフェーズおよび第2のフェーズを含む。第1のフ
ェーズは、前記積層の表面上に二酸化珪素の第1の層を
堆積すること、二酸化珪素の第1の層上に窒化珪素の第
2の層を堆積すること、エミッタ窓の場所に相当する区
域の窒化珪素層をエッチングして二酸化珪素の第1の層
でストップするステップ、および1015/cm2以下
の酸素原子濃度を有するシリコン表面を前記窓内に得る
ために前記区域を化学脱酸すること、を含む。第2のフ
ェーズは、前記第1のフェーズにおいて得られた半導体
のブロックを、当業者に既知の超クリーンCVD堆積反
応器(ultra-clean CVD deposition reactor)内で、非
酸化制御雰囲気(例えば真空)におけるシラン/ドーパ
ントのガス混合物にさらすステップを含む。
【0012】したがって、本発明は、超クリーンCVD
反応器においてポリシリコンを堆積するための従来技術
の条件を使用することを可能にする。しかしながら、シ
リコンは、ベースにおける窓の化学的にクリーンな性質
から、ベース上に単結晶として成長する。
反応器においてポリシリコンを堆積するための従来技術
の条件を使用することを可能にする。しかしながら、シ
リコンは、ベースにおける窓の化学的にクリーンな性質
から、ベース上に単結晶として成長する。
【0013】一方で、ポリシリコン堆積のための従来の
条件の使用は、分離酸化物層が存在するので、第2のサ
ブステップ(エミッタの上部)において多結晶シリコン
を得ることを可能にする。
条件の使用は、分離酸化物層が存在するので、第2のサ
ブステップ(エミッタの上部)において多結晶シリコン
を得ることを可能にする。
【0014】本発明の第1の変形によれば、第2のサブ
ステップの後で、多結晶シリコン層が得られ、これは、
エミッタ窓より広い上部領域を有するエミッタを形成す
るようにエッチングされ、窒化珪素層の部分に載る。そ
れから、より広いエミッタの上部領域の垂直な壁に接触
する分離スペーサが形成される。
ステップの後で、多結晶シリコン層が得られ、これは、
エミッタ窓より広い上部領域を有するエミッタを形成す
るようにエッチングされ、窒化珪素層の部分に載る。そ
れから、より広いエミッタの上部領域の垂直な壁に接触
する分離スペーサが形成される。
【0015】本発明の別の変形によれば、第1のサブス
テップの前記第1のフェーズは、窒化珪素の第2の層の
上に二酸化珪素の厚い第3の層を堆積すること、および
(結果的にエミッタ窓になる)区域の位置に対応する領
域の二酸化珪素の第3の層を前もってエッチングして窒
化珪素の第2の層でストップし、第1のフェーズによっ
て、前記エミッタ窓と同じ幅の穴を定める、3つの分離
層の積層からなる半導体のブロックを得るステップを含
む。第2のフェーズ(すなわちエミッタのエピタキ
シ)、および第2のサブステップによって、前記穴は、
単結晶シリコン、その単結晶シリコンの上に載る分離酸
化物層、およびその分離酸化物層の上に載る多結晶シリ
コンで満たされる。それから、その穴に形成されたエミ
ッタのブロックの両側で二酸化珪素の第3の層がエッチ
ングされ、エミッタの垂直な壁に接触する分離スベーサ
が形成される。
テップの前記第1のフェーズは、窒化珪素の第2の層の
上に二酸化珪素の厚い第3の層を堆積すること、および
(結果的にエミッタ窓になる)区域の位置に対応する領
域の二酸化珪素の第3の層を前もってエッチングして窒
化珪素の第2の層でストップし、第1のフェーズによっ
て、前記エミッタ窓と同じ幅の穴を定める、3つの分離
層の積層からなる半導体のブロックを得るステップを含
む。第2のフェーズ(すなわちエミッタのエピタキ
シ)、および第2のサブステップによって、前記穴は、
単結晶シリコン、その単結晶シリコンの上に載る分離酸
化物層、およびその分離酸化物層の上に載る多結晶シリ
コンで満たされる。それから、その穴に形成されたエミ
ッタのブロックの両側で二酸化珪素の第3の層がエッチ
ングされ、エミッタの垂直な壁に接触する分離スベーサ
が形成される。
【0016】言い換えると、本発明のこの変形によれ
ば、エミッタの端とエキストリンシック・ベースの注入
区域との間に、比較的小さな距離が得られ、これがベー
ス抵抗およびベース−コレクタ容量を低減するのに役立
つ。さらに、この減少した距離は、1つのフォトリソグ
ラフィの段階によって制御される。
ば、エミッタの端とエキストリンシック・ベースの注入
区域との間に、比較的小さな距離が得られ、これがベー
ス抵抗およびベース−コレクタ容量を低減するのに役立
つ。さらに、この減少した距離は、1つのフォトリソグ
ラフィの段階によって制御される。
【0017】本発明の課題は、半導体基板に埋め込まれ
たエキストリンシック・コレクタ層上にある真性コレク
タ、真性コレクタの上部を囲む側方分離領域、オフセッ
ト・エキストリンシック・コレクタ井戸、および真性コ
レクタと側方分離領域の上にあって少なくとも1つのシ
リコン層を含む半導体領域を含むベース、を含む垂直型
バイポーラ・トランジスタでもある。トランジスタは、
ベースによって囲まれドープされた2部構成エミッタも
含み、ドープされた2部構成エミッタは、真性コレクタ
の上方の半導体領域上面のあらかじめ定めた窓(エミッ
タ窓)における前記上面に直接接触する、単結晶シリコ
ンから形成された第1のエミッタ部を有する。2部構成
エミッタは、多結晶シリコンから形成された第2のエミ
ッタ部も有する。第1および第2のエミッタ部は、トラ
ンジスタのエミッタ−ベース接合から任意の距離に配置
された分離酸化物層によって分離される。
たエキストリンシック・コレクタ層上にある真性コレク
タ、真性コレクタの上部を囲む側方分離領域、オフセッ
ト・エキストリンシック・コレクタ井戸、および真性コ
レクタと側方分離領域の上にあって少なくとも1つのシ
リコン層を含む半導体領域を含むベース、を含む垂直型
バイポーラ・トランジスタでもある。トランジスタは、
ベースによって囲まれドープされた2部構成エミッタも
含み、ドープされた2部構成エミッタは、真性コレクタ
の上方の半導体領域上面のあらかじめ定めた窓(エミッ
タ窓)における前記上面に直接接触する、単結晶シリコ
ンから形成された第1のエミッタ部を有する。2部構成
エミッタは、多結晶シリコンから形成された第2のエミ
ッタ部も有する。第1および第2のエミッタ部は、トラ
ンジスタのエミッタ−ベース接合から任意の距離に配置
された分離酸化物層によって分離される。
【0018】半導体領域の上面における前記窓は、10
15/cm2以下の酸素濃度を有するのが有利である。
15/cm2以下の酸素濃度を有するのが有利である。
【0019】本発明の1つの実施形態によれば、第1の
エミッタ部(単結晶)の高さは、数nmから数10nm
の間である。
エミッタ部(単結晶)の高さは、数nmから数10nm
の間である。
【0020】ベースがシリコン−ゲルマニウムのヘテロ
接合を有するベースであれば、前記半導体領域は、少な
くとも1つのシリコン層および少なくとも1つのSiG
e層を含む積層から形成されるのが有利である。
接合を有するベースであれば、前記半導体領域は、少な
くとも1つのシリコン層および少なくとも1つのSiG
e層を含む積層から形成されるのが有利である。
【0021】本発明のさらなる利点および特徴は、実施
の方法、実施形態を完全に制限されることのない詳細な
説明を考察することにより明らかになるであろう。
の方法、実施形態を完全に制限されることのない詳細な
説明を考察することにより明らかになるであろう。
【0022】
【発明の実施の形態】図1から図7は、本発明によるプ
ロセスを実施する第1の方法を模式的に示し、したがっ
て、本発明によるバイポーラ・トランジスタの第1の実
施形態となる。図8から図13は、本発明によるプロセ
スを実施する第2の方法を模式的に示し、したがって、
本発明によるバイポーラ・トランジスタの第2の実施形
態となる。
ロセスを実施する第1の方法を模式的に示し、したがっ
て、本発明によるバイポーラ・トランジスタの第1の実
施形態となる。図8から図13は、本発明によるプロセ
スを実施する第2の方法を模式的に示し、したがって、
本発明によるバイポーラ・トランジスタの第2の実施形
態となる。
【0023】図1において、参照番号1は、例えばp型
のシリコン基板を示す。シリコン基板の表面上のn+ド
ープ型埋込エキストリンシック・コレクタ層(n+-doped
buried extrinsic-collector layer)2は、ヒ素の注
入(implantationによって、それ自体は既知の方法にお
ける従来技術で生成される。さらに2つのp+ドープ埋
込層3は、エキストリンシック・コレクタ2の両側にホ
ウ素の注入によって従来技術で生成される。したがっ
て、形成された基板1上で、エピタキシが実行され(こ
れは、それ自体は既知の技術である)、一般的に1μm
程度の厚さのn型の単結晶シリコン層4が生成される。
のシリコン基板を示す。シリコン基板の表面上のn+ド
ープ型埋込エキストリンシック・コレクタ層(n+-doped
buried extrinsic-collector layer)2は、ヒ素の注
入(implantationによって、それ自体は既知の方法にお
ける従来技術で生成される。さらに2つのp+ドープ埋
込層3は、エキストリンシック・コレクタ2の両側にホ
ウ素の注入によって従来技術で生成される。したがっ
て、形成された基板1上で、エピタキシが実行され(こ
れは、それ自体は既知の技術である)、一般的に1μm
程度の厚さのn型の単結晶シリコン層4が生成される。
【0024】次に、側方分離領域(lateral isolating
area)5が、ローカル酸化(LOCOS;ロコス)プロセス
か、または「浅溝(shallow trench)」型のプロセスの
どちらかによって(それ自体は既知の方法)、この層4
内に生成される。便宜的に浅溝型の側方分離領域5を図
1に示す。埋込層2に接触するn+ドープ型コレクタ井
戸(n+-doped collector well)60も、リン注入によ
って従来技術で生成される。
area)5が、ローカル酸化(LOCOS;ロコス)プロセス
か、または「浅溝(shallow trench)」型のプロセスの
どちらかによって(それ自体は既知の方法)、この層4
内に生成される。便宜的に浅溝型の側方分離領域5を図
1に示す。埋込層2に接触するn+ドープ型コレクタ井
戸(n+-doped collector well)60も、リン注入によ
って従来技術で生成される。
【0025】次に、ホウ素の注入が実行されて、側方分
離領域5の真下にpドープ型井戸(p-doped well)7が
生成され、ここで説明するバイポーラ・トランジスタに
隣接するトランジスタに対する分離が可能になる。
離領域5の真下にpドープ型井戸(p-doped well)7が
生成され、ここで説明するバイポーラ・トランジスタに
隣接するトランジスタに対する分離が可能になる。
【0026】次に、エピタキシャル成長された単結晶真
性コレクタ4の表面上に、熱酸化物(一般的に二酸化珪
素)が従来技術で生成される。この二酸化珪素の成長
も、ウエーハ全体上で、特にコレクタ井戸60上で生成
される。この酸化物は、同じウエーハ上でバイポーラ・
トランジスタと共に生成される絶縁ゲート・フィールド
効果相補型トランジスタ(CMOSトランジスタ)のた
めのゲート酸化物も形成する(BiCMOSまたはバイ
ポーラ・CMOS技術)。
性コレクタ4の表面上に、熱酸化物(一般的に二酸化珪
素)が従来技術で生成される。この二酸化珪素の成長
も、ウエーハ全体上で、特にコレクタ井戸60上で生成
される。この酸化物は、同じウエーハ上でバイポーラ・
トランジスタと共に生成される絶縁ゲート・フィールド
効果相補型トランジスタ(CMOSトランジスタ)のた
めのゲート酸化物も形成する(BiCMOSまたはバイ
ポーラ・CMOS技術)。
【0027】次に、形成された半導体のブロック上に、
500Å程度の厚さのアモルファス・シリコン層17が
堆積される。次に、「ベース窓」と呼ばれる窓170が
プラズマエッチングによってエッチングされ、酸化物層
6でストップする。エッチングされたシリコン層17の
2つの部分は、真性コレクタ4にわずかに突出しても、
しなくてもよい。
500Å程度の厚さのアモルファス・シリコン層17が
堆積される。次に、「ベース窓」と呼ばれる窓170が
プラズマエッチングによってエッチングされ、酸化物層
6でストップする。エッチングされたシリコン層17の
2つの部分は、真性コレクタ4にわずかに突出しても、
しなくてもよい。
【0028】次に(図2)、コレクタ上にある酸化物層
6は、化学脱酸を受ける。ここでアモルファス・シリコ
ン層17の機能の1つが、この化学脱酸の間にウエーハ
の残りを保護すること、特に浅溝によって生成されたと
きの側方分離区域を保護することであることに留意すべ
きである。
6は、化学脱酸を受ける。ここでアモルファス・シリコ
ン層17の機能の1つが、この化学脱酸の間にウエーハ
の残りを保護すること、特に浅溝によって生成されたと
きの側方分離区域を保護することであることに留意すべ
きである。
【0029】次に、ベース窓が600℃以上の温度で水
素中での脱着(desorption in hydrogen)を受ける処理
の後で、3つの層(80、81、82)を含む積層8を
エピタキシャル成長させる。この層の内部に将来のトラ
ンジスタのベースが生成される。さらに具体的には、非
ドープ型シリコンの第1の層80を数10nmの厚さに
わたってエピタキシャル成長させる。それからシリコン
−ゲルマニウムから形成される第2の層81をエピタキ
シャル成長させる。実際には、これは、Si1 −xGe
x(ここでxは、0.1から0.2の間の定数である)
の第1のサブ層、およびその第1のサブ層の上に載るS
i1−x/Gex合金(例えばxは、0まで下がる)か
ら形成される第2のサブ層からなり、第2のサブ層がホ
ウ素によってpドープされる。層81の全体の厚さは、
さほど大きくなく、一般的に10から100nmであ
る。
素中での脱着(desorption in hydrogen)を受ける処理
の後で、3つの層(80、81、82)を含む積層8を
エピタキシャル成長させる。この層の内部に将来のトラ
ンジスタのベースが生成される。さらに具体的には、非
ドープ型シリコンの第1の層80を数10nmの厚さに
わたってエピタキシャル成長させる。それからシリコン
−ゲルマニウムから形成される第2の層81をエピタキ
シャル成長させる。実際には、これは、Si1 −xGe
x(ここでxは、0.1から0.2の間の定数である)
の第1のサブ層、およびその第1のサブ層の上に載るS
i1−x/Gex合金(例えばxは、0まで下がる)か
ら形成される第2のサブ層からなり、第2のサブ層がホ
ウ素によってpドープされる。層81の全体の厚さは、
さほど大きくなく、一般的に10から100nmであ
る。
【0030】それからホウ素によりpドープされたシリ
コンの層82が層81の第2のサブ層に載せられ、この
層が数10nmの厚さにエピタキシャル成長させられ
る。したがって、このエピタキシ(超クリーンCVD堆
積反応器において一般的に700℃で実行される)の後
では、単結晶層を含む積層がベース窓の真性コレクタ上
に得られており、アモルファス・シリコン層17上に多
結晶層が得られている。この積層は、シリコン−ゲルマ
ニウムのヘテロ接合を有するベースを形成することを可
能にする。ここで、ヘテロ接合を有するベースを生成す
るためのエピタキシが非選択的エピタキシであることに
留意すべきである。
コンの層82が層81の第2のサブ層に載せられ、この
層が数10nmの厚さにエピタキシャル成長させられ
る。したがって、このエピタキシ(超クリーンCVD堆
積反応器において一般的に700℃で実行される)の後
では、単結晶層を含む積層がベース窓の真性コレクタ上
に得られており、アモルファス・シリコン層17上に多
結晶層が得られている。この積層は、シリコン−ゲルマ
ニウムのヘテロ接合を有するベースを形成することを可
能にする。ここで、ヘテロ接合を有するベースを生成す
るためのエピタキシが非選択的エピタキシであることに
留意すべきである。
【0031】さらにアモルファス・シリコン層17の存
在は、基本的にシリコンから形成された表面が、エピタ
キシの始めに存在することを可能にする。その結果、ほ
ぼ同じ成長速度が真性コレクタとアモルファス・シリコ
ン上とで得られることを可能にし、よりよい厚さの均一
なベースをもたらす。
在は、基本的にシリコンから形成された表面が、エピタ
キシの始めに存在することを可能にする。その結果、ほ
ぼ同じ成長速度が真性コレクタとアモルファス・シリコ
ン上とで得られることを可能にし、よりよい厚さの均一
なベースをもたらす。
【0032】次に、層82上に、二酸化珪素の第1の層
9が約200Åの厚さで堆積される。窒化珪素(Si3
N4)の第2の層10も、二酸化珪素の第1の層9上に
300Åの厚さで堆積される。
9が約200Åの厚さで堆積される。窒化珪素(Si3
N4)の第2の層10も、二酸化珪素の第1の層9上に
300Åの厚さで堆積される。
【0033】次に(図3)、真性コレクタ4上に配置さ
れるエミッタ窓に対応する窒化物層10に、マスクを使
用して区画100が定められる。したがって窒化物層1
0は、前記マスクに対応する樹脂層を使用して、従来技
術のプラズマエッチングされる。エッチングは、二酸化
珪素層9でストップし、それにより区画100が露出す
る。次に、層10上にある樹脂を維持し、後者のエッチ
ングを利用する一方で、リンがベースを通って注入され
る。エミッタの窓の下のコレクタの選択的オーバドープ
(コレクタの選択的注入)は、1つまたは複数の注入ス
テップで実行することができ、コレクタ抵抗を低減する
一方でトランジスタのスピードを増加するのに役立つ。
結果としてエミッタ窓の下に、オーバドープされたSI
C区域が得られる。
れるエミッタ窓に対応する窒化物層10に、マスクを使
用して区画100が定められる。したがって窒化物層1
0は、前記マスクに対応する樹脂層を使用して、従来技
術のプラズマエッチングされる。エッチングは、二酸化
珪素層9でストップし、それにより区画100が露出す
る。次に、層10上にある樹脂を維持し、後者のエッチ
ングを利用する一方で、リンがベースを通って注入され
る。エミッタの窓の下のコレクタの選択的オーバドープ
(コレクタの選択的注入)は、1つまたは複数の注入ス
テップで実行することができ、コレクタ抵抗を低減する
一方でトランジスタのスピードを増加するのに役立つ。
結果としてエミッタ窓の下に、オーバドープされたSI
C区域が得られる。
【0034】このステップの後で、窒化珪素層10上に
ある樹脂が取り除かれ、区画100にある二酸化珪素層
9の部分を取り除くために、化学脱酸処理が実行され、
エミッタ窓800(図4)が生成される。そのような化
学脱酸処理の例は、およそ1%に希釈されたフッ酸に基
づく酸浴槽(acid bath)を1分間使用することであ
り、これにより化学的にクリーンな単結晶シリコン表面
(すなわち酸素原子濃度が1015/cm2以下)を得
ることが可能になる。さらに、そのような化学脱酸は、
(例えばプラズマ・エッチングとは異なり、)下にある
単結晶シリコンの表面の品位を低下させず、その結果、
結晶欠陥が導入されない。
ある樹脂が取り除かれ、区画100にある二酸化珪素層
9の部分を取り除くために、化学脱酸処理が実行され、
エミッタ窓800(図4)が生成される。そのような化
学脱酸処理の例は、およそ1%に希釈されたフッ酸に基
づく酸浴槽(acid bath)を1分間使用することであ
り、これにより化学的にクリーンな単結晶シリコン表面
(すなわち酸素原子濃度が1015/cm2以下)を得
ることが可能になる。さらに、そのような化学脱酸は、
(例えばプラズマ・エッチングとは異なり、)下にある
単結晶シリコンの表面の品位を低下させず、その結果、
結晶欠陥が導入されない。
【0035】シリコンの表面状態をさらに改善する目的
で、水素中での脱着処理が高温(>550℃)で実行さ
れ、脱酸処理の間にシリコンの表面に吸着された残留不
純物が取り除かれる。
で、水素中での脱着処理が高温(>550℃)で実行さ
れ、脱酸処理の間にシリコンの表面に吸着された残留不
純物が取り除かれる。
【0036】次に、トランジスタの第1のエミッタ部
が、超クリーンCVD堆積炉(例えばアプライド・マテ
リアル社が販売する「reference Centura HTF」)で生
成される。より具体的には、エミッタ窓800内の覆わ
れてないベースを有する半導体のブロックは、非酸素雰
囲気(一般的に真空)か、または水素中で、シラン/ア
ルシンのガス混合物にさらされる。例えばCVDの堆積
条件は、10リットル/分の水素流量、0.5リットル
/分のシラン流量、0.12cm3/分のアルシン流
量、630℃、および80torrの圧力である。
が、超クリーンCVD堆積炉(例えばアプライド・マテ
リアル社が販売する「reference Centura HTF」)で生
成される。より具体的には、エミッタ窓800内の覆わ
れてないベースを有する半導体のブロックは、非酸素雰
囲気(一般的に真空)か、または水素中で、シラン/ア
ルシンのガス混合物にさらされる。例えばCVDの堆積
条件は、10リットル/分の水素流量、0.5リットル
/分のシラン流量、0.12cm3/分のアルシン流
量、630℃、および80torrの圧力である。
【0037】本分野における当業者は、これらの条件
が、実際の多結晶の堆積に対応することに気づくであろ
う。しかしながら、窓800内の露出されたベースの単
結晶表面の化学的クリーンな性質により、この反応器で
堆積されるシリコンは、エピタキシャル成長する。すな
わち、ベース上で単結晶として成長する。一方で、層9
および10の側壁、並びに層10の上面に接触して堆積
されるシリコンは、多結晶である。
が、実際の多結晶の堆積に対応することに気づくであろ
う。しかしながら、窓800内の露出されたベースの単
結晶表面の化学的クリーンな性質により、この反応器で
堆積されるシリコンは、エピタキシャル成長する。すな
わち、ベース上で単結晶として成長する。一方で、層9
および10の側壁、並びに層10の上面に接触して堆積
されるシリコンは、多結晶である。
【0038】(ベースのシリコンに接触する部分の)単
結晶シリコン層110および(層9と10の側壁に沿っ
てかつ層10の表面上の)多結晶シリコン層(図5)
が、数nmから数10nmの間(例えば約4nmから約
20nmの間の約8nm)の厚さで得られた後で、プロ
セスは、一般的に層110をクリーンにするための酸化
ステップによって、分離酸化シリコン層112を従来技
術で生成する。この分離酸化シリコン層112は、一般
的に1nm以下の厚さを有する。それから、第1のエミ
ッタ部110を得るのに使用されるのと同じ堆積条件を
維持しながら、多結晶シリコン層111が堆積される。
この層111も、従来技術のポリシリコン堆積炉におい
て従来技術で堆積される。この場合、界面酸化物112
は、炉に入れると自然に形成される。
結晶シリコン層110および(層9と10の側壁に沿っ
てかつ層10の表面上の)多結晶シリコン層(図5)
が、数nmから数10nmの間(例えば約4nmから約
20nmの間の約8nm)の厚さで得られた後で、プロ
セスは、一般的に層110をクリーンにするための酸化
ステップによって、分離酸化シリコン層112を従来技
術で生成する。この分離酸化シリコン層112は、一般
的に1nm以下の厚さを有する。それから、第1のエミ
ッタ部110を得るのに使用されるのと同じ堆積条件を
維持しながら、多結晶シリコン層111が堆積される。
この層111も、従来技術のポリシリコン堆積炉におい
て従来技術で堆積される。この場合、界面酸化物112
は、炉に入れると自然に形成される。
【0039】それから、プロセスは、従来技術の新たな
フォトリソグラフィ・マスクおよび対応する樹脂のブロ
ックを使用し、エミッタ11を得るように(図5)多結
晶シリコン層がエッチングされる。エミッタ11は、単
結晶シリコンから形成された第1の部分110、第1の
部分の上に載る分離酸化物層112、分離酸化物層の上
に載る多結晶シリコンから形成された第2の部分111
を有する。エミッタの全高さは、一般的に150から2
50nmの間である。
フォトリソグラフィ・マスクおよび対応する樹脂のブロ
ックを使用し、エミッタ11を得るように(図5)多結
晶シリコン層がエッチングされる。エミッタ11は、単
結晶シリコンから形成された第1の部分110、第1の
部分の上に載る分離酸化物層112、分離酸化物層の上
に載る多結晶シリコンから形成された第2の部分111
を有する。エミッタの全高さは、一般的に150から2
50nmの間である。
【0040】したがって、このエミッタ(これはインサ
イチュー・ドープされる)は、エミッタ窓におけるベー
スとの界面近くで単結晶であり、分離酸化物層の上で多
結晶である。その結果として、分離酸化物層は、従来技
術の多結晶エミッタを有するトランジスタと比較して、
エミッタ−ベース接合から、より離れた距離に置かれ
る。これにより、多結晶エミッタを有するトランジスタ
の高い静的および動的特性を依然として維持しながら、
低周波数雑音を低減することが可能になる。
イチュー・ドープされる)は、エミッタ窓におけるベー
スとの界面近くで単結晶であり、分離酸化物層の上で多
結晶である。その結果として、分離酸化物層は、従来技
術の多結晶エミッタを有するトランジスタと比較して、
エミッタ−ベース接合から、より離れた距離に置かれ
る。これにより、多結晶エミッタを有するトランジスタ
の高い静的および動的特性を依然として維持しながら、
低周波数雑音を低減することが可能になる。
【0041】さらに、本発明のこの変形では、エミッタ
の上部11Uは、エミッタ窓内に横たわるエミッタの下
部11Lより広い。一般的に、エミッタ窓の端と上部領
域11Uの端との間の距離は、約0.2μmである。
の上部11Uは、エミッタ窓内に横たわるエミッタの下
部11Lより広い。一般的に、エミッタ窓の端と上部領
域11Uの端との間の距離は、約0.2μmである。
【0042】次に、窒化珪素層が堆積され、スペーサ1
20を得るようにエッチングされる。このスペーサは、
窒化珪素層10を含み、エミッタの上部領域の垂直な壁
および二酸化珪素層9に載る。
20を得るようにエッチングされる。このスペーサは、
窒化珪素層10を含み、エミッタの上部領域の垂直な壁
および二酸化珪素層9に載る。
【0043】次に、樹脂のマスク(resin vignette)が
エミッタの上に堆積され、積層8がホウ素を使用するp
+注入を受け、エキストリンシック・ベースBeが定め
られる。
エミッタの上に堆積され、積層8がホウ素を使用するp
+注入を受け、エキストリンシック・ベースBeが定め
られる。
【0044】次に、新たなマスクを使用し、トランジス
タのベースの幾何学的配置が定められて酸化物層9が前
もってエッチングされた後で、8を含む積層および層1
7がエッチングされ、図6に示す構成が得られる。
タのベースの幾何学的配置が定められて酸化物層9が前
もってエッチングされた後で、8を含む積層および層1
7がエッチングされ、図6に示す構成が得られる。
【0045】次に、樹脂でトランジスタを保護した後
で、ヒ素が注入され、コレクタ井戸の表面に、600で
参照されるn+注入区画が生成される。
で、ヒ素が注入され、コレクタ井戸の表面に、600で
参照されるn+注入区画が生成される。
【0046】最終ステップは、「セルフアライメイント
(self-aligned)珪素化合物」型の既知の技術を使用し
て、ベース−エミッタおよびベース−コレクタの接続パ
ッドSを生成することである。これは、エキストリンシ
ック・ベース、エミッタ、およびエキストリンシック・
コレクタのシリコン区画上に、珪素化合物(TiS
i 2)を形成するための金属層(例えばチタニウム)の
堆積を含む。
(self-aligned)珪素化合物」型の既知の技術を使用し
て、ベース−エミッタおよびベース−コレクタの接続パ
ッドSを生成することである。これは、エキストリンシ
ック・ベース、エミッタ、およびエキストリンシック・
コレクタのシリコン区画上に、珪素化合物(TiS
i 2)を形成するための金属層(例えばチタニウム)の
堆積を含む。
【0047】したがって、図7に示すように本発明によ
るトランジスタは、シリコン−ゲルマニウムのヘテロ接
合に基づく、n−p−n型の垂直型バイポーラ・トラン
ジスタであり、これは、VLSI型のBiCMOS技術
において使用することができる。このトランジスタは、
上部カプセル化層82のシリコンに直接接触する単結晶
シリコンから形成される第1の部分を有するエミッタを
含む。しかしながら、ドーパント拡散および様々な従来
技術の熱処理のせいで、エミッタ−ベース接合は、層8
2内部に横たわる。分離酸化物層112は、エミッタ−
ベース接合から、ある距離で横たわる。トランジスタ
は、良好な静的パラメータ(特に電流利得)を維持しな
がら、低減された低周波数ノイズを有する。さらに、そ
れは、従来技術の多結晶エミッタを有するトランジスタ
におけるものと比較して小さなエミッタ抵抗を有する。
図面を簡単にするために、層110および112の比較
的低い直線部分でしか図6および図7に示されないこと
に留意すべきである。
るトランジスタは、シリコン−ゲルマニウムのヘテロ接
合に基づく、n−p−n型の垂直型バイポーラ・トラン
ジスタであり、これは、VLSI型のBiCMOS技術
において使用することができる。このトランジスタは、
上部カプセル化層82のシリコンに直接接触する単結晶
シリコンから形成される第1の部分を有するエミッタを
含む。しかしながら、ドーパント拡散および様々な従来
技術の熱処理のせいで、エミッタ−ベース接合は、層8
2内部に横たわる。分離酸化物層112は、エミッタ−
ベース接合から、ある距離で横たわる。トランジスタ
は、良好な静的パラメータ(特に電流利得)を維持しな
がら、低減された低周波数ノイズを有する。さらに、そ
れは、従来技術の多結晶エミッタを有するトランジスタ
におけるものと比較して小さなエミッタ抵抗を有する。
図面を簡単にするために、層110および112の比較
的低い直線部分でしか図6および図7に示されないこと
に留意すべきである。
【0048】ここで説明した実施形態では、窓800の
端と、エミッタの上部領域11Uの端との間の距離は、
エミッタ窓を適当にエッチングするのに使用するフォト
リソグラフィ・マスクに対する、エミッタの上部領域を
エッチングするのに使用するフォトリソグラフィ・マス
クの位置合わせに依存する。これは、トランジスタの製
造を少し手の込んだものとする。
端と、エミッタの上部領域11Uの端との間の距離は、
エミッタ窓を適当にエッチングするのに使用するフォト
リソグラフィ・マスクに対する、エミッタの上部領域を
エッチングするのに使用するフォトリソグラフィ・マス
クの位置合わせに依存する。これは、トランジスタの製
造を少し手の込んだものとする。
【0049】図8から図13に示す実施形態は、この問
題を克服することを可能にする。これは、図8に示すよ
うに、一般的に2000Åの厚さを有する、厚い、二酸
化珪素の第3の層90が、窒化珪素層10に堆積される
からである。次に(図9)、層10(図3)における区
画100の場所に対応し、したがってエミッタ窓800
の位置に対応する領域900の厚い層90が従来技術で
プラズマエッチングされ、窒化珪素の第2の層10でス
トップする。エミッタ窓のエッチングは、先に述べた実
施形態において説明したのと同じ方法で続けられる(図
10)。同様にSIC区画の注入は、先に説明したのと
同じである。
題を克服することを可能にする。これは、図8に示すよ
うに、一般的に2000Åの厚さを有する、厚い、二酸
化珪素の第3の層90が、窒化珪素層10に堆積される
からである。次に(図9)、層10(図3)における区
画100の場所に対応し、したがってエミッタ窓800
の位置に対応する領域900の厚い層90が従来技術で
プラズマエッチングされ、窒化珪素の第2の層10でス
トップする。エミッタ窓のエッチングは、先に述べた実
施形態において説明したのと同じ方法で続けられる(図
10)。同様にSIC区画の注入は、先に説明したのと
同じである。
【0050】次に、先に述べたのと同様の方法で、シリ
コンがポリシリコンの堆積条件下で堆積され、二酸化珪
素9、窒化珪素10、および二酸化珪素90の連続する
層からなる積層に配置された穴におけるベース上にシリ
コン110を再エピタキシさせる。先に述べたのと同様
の方法における分離酸化物層112の形成が、この単結
晶シリコンの堆積に続き、多結晶シリコンの堆積がその
分離酸化物層の形成に続く。
コンがポリシリコンの堆積条件下で堆積され、二酸化珪
素9、窒化珪素10、および二酸化珪素90の連続する
層からなる積層に配置された穴におけるベース上にシリ
コン110を再エピタキシさせる。先に述べたのと同様
の方法における分離酸化物層112の形成が、この単結
晶シリコンの堆積に続き、多結晶シリコンの堆積がその
分離酸化物層の形成に続く。
【0051】次に、例えば、化学機械的ポリッシングに
よってか、あるいは全ウエーハのエッチングと酸化物層
90でのストップによって、穴の外側に突き出る多結晶
シリコンが取り除かれる。それから多結晶シリコン11
1の両側の層90がプラズマエッチングされ、窒化珪素
層10でストップされる(図11)。それによりエミッ
タ窓と同じ幅を有する単一のブロックから形成されたエ
ミッタが得られる。ここで再び、図面を簡単にするため
に、図11および以下の図面では、層110および11
2は、下部の直線部分でしか示さなかった。
よってか、あるいは全ウエーハのエッチングと酸化物層
90でのストップによって、穴の外側に突き出る多結晶
シリコンが取り除かれる。それから多結晶シリコン11
1の両側の層90がプラズマエッチングされ、窒化珪素
層10でストップされる(図11)。それによりエミッ
タ窓と同じ幅を有する単一のブロックから形成されたエ
ミッタが得られる。ここで再び、図面を簡単にするため
に、図11および以下の図面では、層110および11
2は、下部の直線部分でしか示さなかった。
【0052】この操作における次のステップ、特にスペ
ーサ120の形成は、先に述べたものと同様である(図
12および図13)。その結果、エミッタの端とスペー
サ120の端との間に短い距離が得られ、この距離が、
もはやフォトリソグラフィ操作によって制御されない。
技術的単純化は別として、図13に示すトランジスタの
ために低いベース抵抗および低いベース−コレクタ容量
が得られる。
ーサ120の形成は、先に述べたものと同様である(図
12および図13)。その結果、エミッタの端とスペー
サ120の端との間に短い距離が得られ、この距離が、
もはやフォトリソグラフィ操作によって制御されない。
技術的単純化は別として、図13に示すトランジスタの
ために低いベース抵抗および低いベース−コレクタ容量
が得られる。
【図1】 図1は、本発明によるバイポーラ・トランジ
スタの第1の実施形態のプロセスを模式的に図示し、コ
レクタおよび分離層を形成するプロセスを図示する。
スタの第1の実施形態のプロセスを模式的に図示し、コ
レクタおよび分離層を形成するプロセスを図示する。
【図2】 図2は、本発明によるバイポーラ・トランジ
スタの第1の実施形態のプロセスを模式的に図示し、ベ
ースを形成するプロセスを図示する。
スタの第1の実施形態のプロセスを模式的に図示し、ベ
ースを形成するプロセスを図示する。
【図3】 図3は、本発明によるバイポーラ・トランジ
スタの第1の実施形態のプロセスを模式的に図示し、コ
レクタおよび区画100を形成するプロセスを図示す
る。
スタの第1の実施形態のプロセスを模式的に図示し、コ
レクタおよび区画100を形成するプロセスを図示す
る。
【図4】 図4は、本発明によるバイポーラ・トランジ
スタの第1の実施形態のプロセスを模式的に図示し、エ
ミッタ窓を形成するプロセスを図示する。
スタの第1の実施形態のプロセスを模式的に図示し、エ
ミッタ窓を形成するプロセスを図示する。
【図5】 図5は、本発明によるバイポーラ・トランジ
スタの第1の実施形態のプロセスを模式的に図示し、エ
ミッタを形成するプロセスを図示する。
スタの第1の実施形態のプロセスを模式的に図示し、エ
ミッタを形成するプロセスを図示する。
【図6】 図6は、本発明によるバイポーラ・トランジ
スタの第1の実施形態のプロセスを模式的に図示し、エ
ッチングにより形成された構成を図示する。
スタの第1の実施形態のプロセスを模式的に図示し、エ
ッチングにより形成された構成を図示する。
【図7】 図7は、本発明によるバイポーラ・トランジ
スタの第1の実施形態のプロセスを模式的に図示し、最
終的に得られた第1の実施形態のnpn型トランジスタ
を図示する。
スタの第1の実施形態のプロセスを模式的に図示し、最
終的に得られた第1の実施形態のnpn型トランジスタ
を図示する。
【図8】 図8は、本発明によるバイポーラ・トランジ
スタの第2の実施形態のプロセスを模式的に図示し、二
酸化珪素の堆積のプロセスを図示する。
スタの第2の実施形態のプロセスを模式的に図示し、二
酸化珪素の堆積のプロセスを図示する。
【図9】 図9は、本発明によるバイポーラ・トランジ
スタの第2の実施形態のプロセスを模式的に図示し、エ
ッチングにより穴を形成するプロセスを図示する。
スタの第2の実施形態のプロセスを模式的に図示し、エ
ッチングにより穴を形成するプロセスを図示する。
【図10】 図10は、本発明によるバイポーラ・トラ
ンジスタの第2の実施形態のプロセスを模式的に図示
し、エミッタ窓を形成するプロセスを図示する。
ンジスタの第2の実施形態のプロセスを模式的に図示
し、エミッタ窓を形成するプロセスを図示する。
【図11】 図11は、本発明によるバイポーラ・トラ
ンジスタの第2の実施形態のプロセスを模式的に図示
し、層90をプラズマエッチングするプロセスを図示す
る。
ンジスタの第2の実施形態のプロセスを模式的に図示
し、層90をプラズマエッチングするプロセスを図示す
る。
【図12】 図12は、本発明によるバイポーラ・トラ
ンジスタの第2の実施形態のプロセスを模式的に図示
し、スペーサを形成するプロセスを図示する。
ンジスタの第2の実施形態のプロセスを模式的に図示
し、スペーサを形成するプロセスを図示する。
【図13】 図13は、本発明によるバイポーラ・トラ
ンジスタの第2の実施形態のプロセスを模式的に図示
し、最終的に得られた第2の実施形態のnpn型トラン
ジスタを図示する。
ンジスタの第2の実施形態のプロセスを模式的に図示
し、最終的に得られた第2の実施形態のnpn型トラン
ジスタを図示する。
8 積層
9 二酸化珪素の第1の層
10 窒化珪素の第2の層
80 非ドープ型シリコンの第1の層
81 シリコン−ゲルマニウムの第2の層
82 pドープされたシリコンの層
110 単結晶シリコン層
111 多結晶シリコン層
112 分離酸化物層
800 エミッタ窓
フロントページの続き
(72)発明者 アライン・シャントゥル
フランス、エフ−38180、セイシンズ、
ル・デ・プリメヴァース 32
(72)発明者 セバスチャン・ヨーアン
フランス、エフ−38000、グルノーブル、
ル・マルソー 39
(72)発明者 ピエール・リナーレ
フランス、エフ−38920、クロレ、ヘレ
ン・ボウシャー 184
(56)参考文献 特開 平3−250737(JP,A)
特開 平3−250736(JP,A)
特開 平3−173135(JP,A)
特開 平6−168952(JP,A)
Stoichiometric EC
R SiO2 Interlayer
for Polysilicon Em
itter Bipolar Tran
sistors Using MBE
System,IEEE 1990 Bip
olar Circuits and
Technology Meeting
1.3,1990年,pp.29−32
(58)調査した分野(Int.Cl.7,DB名)
H01L 21/331
H01L 29/73
Claims (6)
- 【請求項1】垂直型バイポーラ・トランジスタを製造す
る方法であって、 (a)半導体基板に埋め込まれたエキストリンシック・
コレクタ層上に真性コレクタを生成するステップと、 (b)前記真性コレクタの上部およびオフセット・エキ
ストリンシック・コレクタ井戸の上部を囲む側方分離領
域を生成するステップと、 (c)前記真性コレクタの上および前記側方分離領域の
上に配置されるベースを生成するステップであって、少
なくとも1つのシリコン層を含む半導体領域の非選択的
エピタキシを含むステップと、 (d)インサイチュー・ドープされた2部構成エミッタ
を生成するステップと、 を含み、該2部構成エミッタを生成するステップは、 (d1)前記ベースの表面上に二酸化珪素の第1の層を
堆積するステップと、 (d2)前記二酸化珪素の第1の層上に窒化珪素の第2
の層を堆積するステップと、 (d3)前記ベースに設けた窓の場所に対応する区画の
前記窒化珪素の第2の層をエッチングして前記二酸化珪
素の第1の層上でストップするステップと、 (d4)前記区画における前記二酸化珪素の第1の層
を、化学脱酸により化学的に取り除くステップと、 (d5)前記区画において露出された窓上でエピタキシ
を行い、前記ベースに直接接触する単結晶シリコンの第
1のエミッタ部を該窓上に生成するステップと、 (d6)前記単結晶シリコンの第1のエミッタ部上に分
離酸化物層を形成するステップ と、 (d7)前記分離酸化物層上に多結晶シリコンを堆積し
て第2のエミッタ部を生成するステップと、 を含む、垂直型バイポーラ・トランジスタの製造方法。 - 【請求項2】ベースを生成する前記ステップ(c)は、
さらに、前記シリコン層とは別に少なくとも1つのSi
Ge層を含む、前記半導体領域を形成する積層を、非選
択的エピタキシすることを含む、請求項1に記載の垂直
型バイポーラ・トランジスタの製造方法。 - 【請求項3】前記ステップ(d4)は、さらに、化学脱
酸によって前記二酸化珪素の第1の層を取り除くことに
より、前記区画において、1015/cm2以下の酸素
原子濃度を有するシリコン表面を得ることを含み、 前記ステップ(d5)は、さらに、非酸化制御雰囲気に
おけるシラン/ドーパントのガス混合物に、前記ステッ
プ(d4)で得られた半導体のブロックを露出させるこ
とを含む、請求項1に記載の垂直型バイポーラ・トラン
ジスタの製造方法。 - 【請求項4】前記ステップ(d7)の後で、 前記多結晶シリコン層をエッチングすることにより、前
記窓より広い上部領域を有するエミッタを、該上部領域
が前記窒化珪素の第2の層上に載るように形成するステ
ップと、 前記エミッタの広い上部領域の垂直な壁に接触する分離
スペーサを形成するステップと、をさらに含む、請求項
1に記載の垂直型バイポーラ・トランジスタの製造方
法。 - 【請求項5】前記ステップ(d2)の後で、 前記窒化珪素の第2の層上に厚い二酸化珪素の第3の層
を堆積するステップと、 前記区画の位置に対応する領域の前記二酸化珪素の第3
の層をエッチングして、前記窒化珪素の第2の層上でス
トップするステップとを含み、さらに、 前記ステップ(d3)および(d4)によって、前記ベ
ースに設けられた前記窓と同じ幅の穴を有する半導体ブ
ロックを得るステップと、 前記ステップ(d5)から(d7)によって、前記穴
を、単結晶シリコン、該単結晶シリコン上に形成される
分離酸化物層、および該分離酸化物層上に形成される多
結晶シリコンで充てんするステップと、 前記穴に形成されたエミッタのブロックの両側で前記二
酸化珪素の第3の層をエッチングし、該エミッタの垂直
な壁に接触する分離スペーサを形成するステップと、を
含む、請求項1に記載の垂直型バイポーラ・トランジス
タの製造方法。 - 【請求項6】前記第1のエミッタ部の高さは、数nmか
ら数10nmの間である、請求項1に記載の垂直型バイ
ポーラ・トランジスタの製造方法。
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FR9914746 | 1999-11-23 | ||
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Publication Number | Publication Date |
---|---|
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KR100486304B1 (ko) * | 2003-02-07 | 2005-04-29 | 삼성전자주식회사 | 자기정렬을 이용한 바이씨모스 제조방법 |
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US5162245A (en) * | 1988-06-28 | 1992-11-10 | Texas Instruments Incorporated | Self-aligned bipolar transistor using selective polysilicon growth |
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KR970054343A (ko) * | 1995-12-20 | 1997-07-31 | 이준 | 규소/규소게르마늄 쌍극자 트랜지스터 제조방법 |
US5773350A (en) * | 1997-01-28 | 1998-06-30 | National Semiconductor Corporation | Method for forming a self-aligned bipolar junction transistor with silicide extrinsic base contacts and selective epitaxial grown intrinsic base |
FR2779572B1 (fr) * | 1998-06-05 | 2003-10-17 | St Microelectronics Sa | Transistor bipolaire vertical a faible bruit et procede de fabrication correspondant |
KR100307183B1 (ko) * | 1999-09-07 | 2001-11-05 | 염병렬 | 바이폴라 소자 및 그 제조 방법 |
-
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-
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- 2000-11-14 EP EP00403167A patent/EP1104014A1/fr not_active Withdrawn
- 2000-11-21 US US09/717,825 patent/US6656812B1/en not_active Expired - Lifetime
- 2000-11-21 JP JP2000353964A patent/JP3493175B2/ja not_active Expired - Fee Related
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Stoichiometric ECR SiO2 Interlayer for Polysilicon Emitter Bipolar Transistors Using MBE System,IEEE 1990 Bipolar Circuits and Technology Meeting 1.3,1990年,pp.29−32 |
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