FR2804793A1 - Procede d'ajustement de la valeur de resistance de grille d'un transistor d'un circuit integre et circuit integre correspondant - Google Patents

Procede d'ajustement de la valeur de resistance de grille d'un transistor d'un circuit integre et circuit integre correspondant Download PDF

Info

Publication number
FR2804793A1
FR2804793A1 FR0001484A FR0001484A FR2804793A1 FR 2804793 A1 FR2804793 A1 FR 2804793A1 FR 0001484 A FR0001484 A FR 0001484A FR 0001484 A FR0001484 A FR 0001484A FR 2804793 A1 FR2804793 A1 FR 2804793A1
Authority
FR
France
Prior art keywords
gate
extension
integrated circuit
grid
polysilicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR0001484A
Other languages
English (en)
Other versions
FR2804793B1 (fr
Inventor
Michel Haond
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
Original Assignee
STMicroelectronics SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SA filed Critical STMicroelectronics SA
Priority to FR0001484A priority Critical patent/FR2804793B1/fr
Publication of FR2804793A1 publication Critical patent/FR2804793A1/fr
Application granted granted Critical
Publication of FR2804793B1 publication Critical patent/FR2804793B1/fr
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Pour ajuster la valeur de résistance de grille d'un transistor d'un circuit intégré réalisé au sein d'un substrat semi-conducteur et recouvert d'une couche isolante, on découvre le polysilicium de la grille initiale G1 du transistor T1 entourée par des espaceurs isolants E1, on forme sur la grille initiale ainsi découverte G1 une extension de grille GX1 en déposant par épitaxie sélective une couche de polysilicium ayant une épaisseur choisie, et on procède à une siliciuration GXS1 d'au moins une partie de l'extension de grille sur une épaisseur choisie, de façon à obtenir une grille finale pour le transistor formée de la grille initiale G1 entourée par les espaceurs E1 et surmontée de l'extension de grille GX1 ainsi siliciurée.

Description

Procédé d'ajustement de la valeur de résistance de grille transistor d'un circuit intégré et circuit intégré correspondant. L'invention concerne les circuits intégrés et leur fabrication, et plus particulièrement la réalisation des grilles des transistors ces circuits intégrés en vue d'ajuster la valeur de la résistance de grille.
circuits intégrés comportant des transistors CMOS (transistors complémentaires à effet de champ à grille isolée) sont aujourd'hui fabriqués avec des grilles en silicium polycristallin qui est un matériau ayant des propriétés thermiques et mécaniques voisines de celles du substrat de silicium. Ce silicium polycristallin est en général transformé un siliciure de métal en surface, par dépôt de métal (par exemple titane) et réaction avec le silicium aux endroits où le silicium polycristallin (polysilicium) émerge. Ce siliciure de métal a l'avantage de conférer équipotentielle métallique sur les grilles duales utilisées dans les technologies CMOS actuelles. La siliciuration présente également l'avantage de réduire les résistances des lignes de polysilicium utilisées pour les grilles des transistors, et permet d'utiliser dans certains cas ces lignes comme lignes d'interconnexion locale.
Toutefois, le siliciure de métal utilisé aujourd'hui est formé de façon auto-alignée (c'est-à-dire simultanément) à la fois sur les lignes de polysilicium des grilles et sur les régions de source et de drain des transistors. Ceci améliore le contact sur les régions de source et drain et contribue à réduire la résistance d'accès au canal du transistor dans les transistors MOS très courts et à jonction très fine. Par contre, ceci présente l'inconvénient de devoir former un siliciure de métal ayant une épaisseur compatible avec l'épaisseur des jonctions source/substrat et drain/substrat, pour éviter leur perçage. Or, puisque les jonctions sont de plus en plus fines pour les technologies avancées, le siliciure de métal actuellement fortement aminci sur les régions de source et de drain, mais également par conséquent sur les régions de grilles en polysilicium. conséquence, la résistance des lignes de polysilicium "siliciuré" a donc tendance à augmenter pour les nouvelles générations de transistors puisque l'épaisseur de la couche de siliciure de métal est plus fine.
Et, ceci est particulièrement gênant pour des applications analogiques fonctionnant dans le domaine des hautes fréquences surtout dans le domaine des radiofréquences, où les fréquences dépassent gigahertz.
L'invention vise à apporter une solution à ce problème.
Un but de l'invention est d'ajuster la valeur de résistance de grille d'un transistor tout en évitant un perçage des jonctions drain/substrat et source/substrat.
L'invention propose donc un procédé d'ajustement de la valeur la résistance de grille d'un transistor d'un circuit intégré réalisé au sein substrat semi-conducteur et recouvert d'une couche isolante typiquement du nitrure de silicium surmonté d'un autre oxyde tel que tetraorthosilicate de silicium (TEOS en langue anglaise).
Le procédé comporte une étape dans laquelle on découvre polysilicium de la grille initiale du transistor qui est entourée par des espaceurs isolants, une étape dans laquelle on forme sur la grille initiale ainsi découverte une extension de grille en déposant par épitaxie sélective une couche de polysilicium ayant une épaisseur choisie. Le proce comporte également une étape dans laquelle on procède à une siliciuration d'au moins une partie de l'extension de grille sur une épaisseur choisie, façon à obtenir une grille finale pour le transistor formée de la grille initiale entourée par les espaceurs et surmontée de l'extension de grille ainsi siliciurée.
L'invention est ainsi remarquable en ce sens notamment siliciuration va consommer au moins une partie du silicium déposé et formant l'extension de grille, sans affecter les jonctions source/substrat et drain/substrat. Cette siliciuration pourra avantageusement se faire à faible température et les épaisseurs de polysilicium épitaxié et de siliciure de métal pourront être ajustées pour atteindre les valeurs de résistance nécessitées par l'application visée.
Selon l'épaisseur choisie pour le polysilicium epitaxié, celui-ci pourra s'étendre latéralement sur une distance proportionnelle à l'épaisseur, compte tenu du caractère polycristallin amorphe du silicium servant de germe, c'est-à-dire le silicium de la grille initiale. En d'autres termes, on peut faire déborder l'extension de grille latéralement par rapport à la grille initiale, ce qui permet d'obtenir une grille en forme "T". Ceci présente l'avantage, dans certaines applications, de pouvoir conserver le même volume de polysilicium pour l'extension de grille tout réduisant la hauteur de l'extension de grille et en compensant cette diminution de hauteur par un débordement latéral. Ceci présente l'avantage de réduire le relief créé par l'épitaxie .
Par ailleurs, bien qu'il soit en théorie possible de n'effectuer une siliciuration que sur une partie de l'extension de grille, par exemple au sommet, en effectuant par exemple un dépôt sélectif métal, il peut avérer préférable, dans certaines applications, d'effectuer une siliciuration de la totalité de l'extension de grille, qui conduit notamment à effectuer une siliciuration des flancs de l'extension de grille. Il est ainsi possible de répartir la quantité souhaitée de siliciure de métal compte tenu de la valeur de résistance désirée, sur la totalité de l'extension de grille, ce qui conduit par conséquent à avoir une épaisseur plus faible.
cette siliciuration de la totalité de l'extension de grille, en combinaison avec une extension de grille en polysilicium débordant latéralement par rapport à la grille initiale, permet d'ajuster et de diminuer valeur de la résistance de grille tout en évitant des hauteurs trop importantes pour la grille finale.
Lorsque le circuit intégré comporte en outre des transistors complémentaires, c'est-à-dire des transistors NMOS et PMOS, on effectue avantageusement chaque étape du procédé simultanément pour tous les transistors du circuit intégré.
L'invention a également pour objet un circuit intégré, comportant au moins un transistor réalisé au sein d'un substrat semi conducteur et comportant une grille siliciurée. Selon une caractéristique générale de l'invention, la grille est formée d'une partie inférieure entourée par des espaceurs isolants et d'une extension de grille surmontant la partie inférieure et recouverte au moins partiellement d'une couche d'un siliciure de métal.
Selon un mode de réalisation de l'invention, l'extension de grille recouverte de la couche de siliciure de métal est plus large que la partie inférieure de la grille.
L'extension de grille peut être totalement recouverte de la couche siliciure de métal.
Lorsque le circuit intégré comporte en outre des transistors complémentaires, les grilles de tous les transistors sont, selon le mode de réalisation, respectivement formées d'une partie inférieure entourée par des espaceurs isolants et d'une extension de grille surmontant la partie inférieure et recouverte d'une couche d'un siliciure de métal.
D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre et réalisation, nullement limitatifs, et des dessins annexés, sur lesquels figures 1 à 5 illustrent très schématiquement mode de mise en oeuvre du procédé selon l'invention, la figure 5 illustrant schématiquement un mode de réalisation d'un transistor selon l'invention.
la figure 1, la référence 4 désigne , substrat semi conducteur, par exemple en silicium de type P, au sein duquel on réalise un circuit intégré comportant des transistors complémentaires à effet de champ à grille isolée. Sur la figure 1, on a représente uniquement deux transistors, à savoir un transistor Tl (par exemple un transistor NMOS) et un transistor T100 (par exemple un transistor PMOS).
transistors T1 et T100 sont isolés par une région isolante 6, par exemple du type tranchée peu profonde (STI : Shallow Trench Isolation langue anglaise).
Par ailleurs, l'homme du métier sait que, alors les transistors NMOS peuvent être réalisés directement au sein du substrat 4, les transistors PMOS sont alors réalisés au sein d'un caisson 5 dopé N.
Mise à part la zone d'isolation latérale 6 et le caisson 5, les parties droite et gauche de chacune des figures 4 et 5 sont identiques. Aussi, les éléments des parties gauche de ces figures, c'est-à-dire situés à gauche de la zone d'isolation latérale 6, et qui sont analogues ou ont des fonctions analogues aux éléments illustrés sur la partie droite de chacune de ces figures, ont des références augmentées de 100 par rapport aux références de ces mêmes éléments illustrés sur la partie droite. A des fins de simplification, on décrira ci-après le mode de mise en oeuvre et de réalisation de l'invention en se référant principalement à la partie droite de chacune des figures.
Le transistor NMOS T1 comporte de façon classique des zones implantées de source et de drain, respectivement référencées S et<B>Dl.</B> Dans le cas d'un transistor NMOS, ces zones S 1 et D 1 sont dopées N+, tandis que les zones équivalentes S 101 et D 101 du transistor PMOS T<B>10</B> 1 sont dopées P+.
Le transistor NMOS T1 comporte par ailleurs une grille initiale G1 polysilicium, reposant sur le substrat 4 par l'intermédiaire d'un oxyde OX 1. Par ailleurs, cette grille est entourée classiquement par des régions isolantes, ou espaceurs El.
Les régions de source, drain et grille sont par ailleurs recouvertes d'une couche d'un siliciure de métal, respectivement référencée DS 1, SS 1 et GS 1, afin de permettre le contact de ces régions avec exemple le premier niveau de métallisation du circuit intégré par l'intermédiaire de trous métallisés d'interconnexion communément désignés par l'homme du métier sous le vocable de 'Mas".
A ce stade de réalisation, l'ensemble de la plaquette semi conductrice est recouverte d'une couche isolante 2, typiquement en nitrure de silicium. Cette couche isolante 2 est elle-même recouverte d'une couche plus épaisse d'un matériau diélectrique 3, par exemple du tétraorthosilicate de silicium TEOS. Ce dernier est typiquement déposé de façon conforme, c'est-à-dire qu'il épouse les aspérités du circuit intégré.
La couche du nitrure de silicium 2 et la couche de TEOS 3 forment ensemble une couche isolante qui va séparer le substrat semi- conducteur et les transistors, du premier niveau de métallisation circuit intégré qui sera réalisé sur la surface supérieure de la couche 3 après aplanissement de cette dernière.
Les différentes étapes ayant permis la réalisation circuit intégré jusqu'au dépôt de la couche 3, sont des étapes classiques bien connues de l'homme du métier, qui ne sont pas décrites en détail ' ', et qui ne font pas l'objet de la présente invention.
A partir de la configuration illustrée sur la figure 1, la première étape du procédé selon l'invention consiste à découvrir les régions de grilles G1, G101, des transistors du circuit intégré. Pour cela, on retire la couche isolante recouvrant le circuit intégré, c'est-à-dire que l'on retire successivement les couches 3 et 2. Ce retrait s'effectue par des opérations classiques connues en elles-mêmes, et comportant par exemple un polissage mécano-chimique avec éventuellement arrêt sur la couche de nitrure de silicium, puis une gravure chimique de cette couche de nitrure de silicium. On retire également la couche de siliciure de métal GS 1, 101, de façon à obtenir la configuration illustrée la figure 2. Sur cette figure, la référence 30 désigne le reliquat d'oyde TEOS après mise à des lignes de polysilicium du circuit intégré. Il convient de noter ici que la présence initiale de la couche de siliciure de métal 1 et GS 101 est sans importance pour l'invention puisqu'elle est retirée. Aussi, dans certains cas, il est possible de ne pas former cette couche GS 1 et GS 101 sur les grilles des transistors T1 et T101 de la figure 1. La mise à nu des lignes polysilicium comportera alors simplement un retrait des couches 3 et 2. Selon l'invention, on procède alors à un dépôt sélectif de silicium, de type épitaxial, non intentionnellement dopé, sur toutes les regions de polysilicium découvertes, c'est-à-dire en l'espèce sur les régions de grilles G1 et G101. Une telle épitaxie sélective peut être réalisée par exemple dans un four en utilisant un flux de dichlorosilane sous une température comprise entre 700 et 900 C environ. L'homme du métier saura ajuster la pression en fonction de la température et du degré de sélectivité voulu.
En raison du caractère sélectif de l'épitaxie, le polysilicium ne croît que sur les régions de grilles G1 et G101, de façon à former, comme illustré sur la figure 3, des extensions de grilles GX 1 et GX 101. Par ailleurs, en fonction de l'épaisseur EP de polysilicium déposée, et du fait du caractère polycristallin du silicium des grilles G1 et G101, le polysilicium déposé pourra s'étendre latéralement sur une distance DL proportionnelle à l'épaisseur EP. Le rapport EP/DL dépendra des conditions de l'épitaxie sélective. On peut alors obtenir, en fonction de l'épaisseur EP déposée, une grille résultante ayant la forme d'un T et formée d'une partie inférieure G1 (la grille initiale transistor) surmontée d'une extension de grille GXl débordant latéralement par rapport la partie inférieure<B>G l.</B>
On procède alors (figure 4) à une étape de siliciuration de ces extensions de grilles de façon à former, dans le cas présent la totalité des extensions de grilles, des couches GXS 1 et GXS 101 de siliciure de métal. Cette étape de siliciuration va consommer une partie du polysilicium de l'extension de grilles mais sans affecter les jonctions source/substrat et drain/substrat des transistors ni la grille sous-jacente GX 1.
Il convient de noter ici que, selon l'invention, on peut ajuster l'épaisseur EP de polysilicium déposé ainsi que l'épaisseur de la couche de siliciure de métal en fonction de la valeur de la résistance souhaitée pour la grille finale du transistor.
Par ailleurs, cette étape de siliciuration peut se faire à faible température (par exemple de l'ordre de 500 C. Cette étape de siliciuration s'effectue par dépôt d'un métal, tel que le titane, le cobalt, le nickel, le tungstène, puis, après la réaction de siliciuration, on procède à un retrait sélectif du métal n'ayant pas réagi pour ne laisser du siliciure de métal que sur les extensions de grilles GX1.
On obtient donc, en final, comme illustré sur la figure 5, un transistor T1 dont la grille est formée d'une partie inférieure G1 entourée par des espaceurs isolants E1 et d'une extension de grille GX1 surmontant la partie inférieure et recouverte au moins partiellement d'une couche d'un siliciure de métal GXS 1.
Dans l'exemple illustré sur la figure 5, l'extension de grille recouverte de la couche de siliciure de métal est plus large que la partie inférieure de la grille et l'extension de grille est totalement recouverte de la couche de siliciure de métal.
La poursuite de la réalisation du circuit intégré comporte par exemple un dépôt conforme d'une couche d'oxyde TEOS 31 sur la couche 30, de façon à se retrouver dans une configuration analogue à celle de la figure 1. On pourrait également déposer un matériau diélectrique dopé au phosphore éventuellement recouvert d'un matériau diélectrique non dopé, par exemple du TEOS. On procèdera ensuite éventuellement à un aplanissement de cette couche 1, de façon à pouvoir réaliser sur sa surface supérieure le premier niveau de métallisation qui sera ensuite complété de façon classique par niveaux de métallisation supérieurs, mutuellement interconnectés par des vias. Il convient cependant de noter ici que cet aplanissement n'est pas indispensable si le relief obtenu est faible et compatible avec les étapes ultérieures classiques de fabrication du circuit intégré.

Claims (8)

REVENDICATIONS
1. Procédé d'ajustement de la valeur de résistance de grille d'un transistor d'un circuit intégré réalisé au sein substrat semi conducteur recouvert d'une couche isolante, comportant une étape dans laquelle on découvre le polysilicium de la grille initiale du transistor (T 1) entouree par des espaceurs isolants<B>(El),</B> une étape dans laquelle on forme sur grille initiale ainsi découverte (G 1) une extension de grille (GX 1) en déposant par épitaxie sélective une couche de polysilicium ayant une epaisseur choisie, et une étape dans laquelle on procède à une siliciuration (GXS 1) d'au moins une partie de l'extension de grille sur une épaisseur choisie, de façon à obtenir une grille finale pour le transistor formée de la grille initiale (G 1) entourée par espaceurs <B>(El)</B> et surmontée l'extension de grille (GX 1) ainsi siliciurée.
2. Procédé selon la revendication 1, caracterisé par le fait qu'on fait déborder l'extension de grille (GX 1) latéralement par rapport à la grille initiale.
3. Procédé selon la revendication 1 ou 2, caractérisé par le fait qu'on effectue une siliciuration de la totalité de l'extension de grille (GX1).
4. Procédé selon l'une des revendications précédentes, applicable a un circuit intégré comportant en outre des transistors complémentaires, caractérisé par le fait qu'on effectue chaque étape simultanément pour tous les transistors (T1, T101) du circuit intégré.
5. Circuit intégré, comportant au moins un transistor réalisé au sein d'un substrat semi-conducteur et comportant une grille siliciurée, caractérisé par le fait que la grille est formée d'une partie inférieure (G1) entourée par des espaceurs isolants<B>(El)</B> et d'une extension de grille (GX 1) surmontant la partie inférieure et recouverte au moins partiellement d'une couche d'un siliciure de métal (GXS 1).
6. Circuit intégré selon la revendication 5, caractérisé par le fait que l'extension de grille (GX1) recouverte de la couche de siliciure de métal (GXS1) est plus large que la partie inférieure de la grille (G1).
7. Circuit intégré selon la revendication 5 ou 6, caractérisé par le fait que l'extension de grille (GX1) est totalement recouverte de la couche de siliciure métal (GXS 1).
8. Circuit intégré selon l'une des revendications 5 à 7, caractérisé par le fait comporte en outre des transistors complémentaires, et le fait que les grilles de tous les transistors (T 1, T<B>10</B> 1) sont respectivement formées d'une partie inférieure entourée par des espaceurs isolants d'une extension de grille surmontant la partie inférieure et recouverte d'une couche d'un siliciure de métal.
FR0001484A 2000-02-07 2000-02-07 Procede d'ajustement de la valeur de resistance de grille d'un transistor d'un circuit integre et circuit integre correspondant Expired - Fee Related FR2804793B1 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
FR0001484A FR2804793B1 (fr) 2000-02-07 2000-02-07 Procede d'ajustement de la valeur de resistance de grille d'un transistor d'un circuit integre et circuit integre correspondant

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR0001484A FR2804793B1 (fr) 2000-02-07 2000-02-07 Procede d'ajustement de la valeur de resistance de grille d'un transistor d'un circuit integre et circuit integre correspondant

Publications (2)

Publication Number Publication Date
FR2804793A1 true FR2804793A1 (fr) 2001-08-10
FR2804793B1 FR2804793B1 (fr) 2003-07-04

Family

ID=8846712

Family Applications (1)

Application Number Title Priority Date Filing Date
FR0001484A Expired - Fee Related FR2804793B1 (fr) 2000-02-07 2000-02-07 Procede d'ajustement de la valeur de resistance de grille d'un transistor d'un circuit integre et circuit integre correspondant

Country Status (1)

Country Link
FR (1) FR2804793B1 (fr)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005083780A3 (fr) * 2004-02-25 2005-12-08 Ibm Integration de grille de siliciure metallique cmos

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4945070A (en) * 1989-01-24 1990-07-31 Harris Corporation Method of making cmos with shallow source and drain junctions
US5824586A (en) * 1996-10-23 1998-10-20 Advanced Micro Devices, Inc. Method of manufacturing a raised source/drain MOSFET
US5915183A (en) * 1998-06-26 1999-06-22 International Business Machines Corporation Raised source/drain using recess etch of polysilicon
US6017823A (en) * 1996-12-27 2000-01-25 Nec Corporation Method of forming a MOS field effect transistor with improved gate side wall insulation films

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4945070A (en) * 1989-01-24 1990-07-31 Harris Corporation Method of making cmos with shallow source and drain junctions
US5824586A (en) * 1996-10-23 1998-10-20 Advanced Micro Devices, Inc. Method of manufacturing a raised source/drain MOSFET
US6017823A (en) * 1996-12-27 2000-01-25 Nec Corporation Method of forming a MOS field effect transistor with improved gate side wall insulation films
US5915183A (en) * 1998-06-26 1999-06-22 International Business Machines Corporation Raised source/drain using recess etch of polysilicon

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005083780A3 (fr) * 2004-02-25 2005-12-08 Ibm Integration de grille de siliciure metallique cmos
US7056782B2 (en) 2004-02-25 2006-06-06 International Business Machines Corporation CMOS silicide metal gate integration
US7411227B2 (en) 2004-02-25 2008-08-12 International Business Machines Corporation CMOS silicide metal gate integration
US7655557B2 (en) 2004-02-25 2010-02-02 International Business Machines Corporation CMOS silicide metal gate integration

Also Published As

Publication number Publication date
FR2804793B1 (fr) 2003-07-04

Similar Documents

Publication Publication Date Title
US8120119B2 (en) Stressed barrier plug slot contact structure for transistor performance enhancement
KR100333372B1 (ko) 금속 게이트 모스팻 소자의 제조방법
US20080157224A1 (en) Tuned tensile stress low resistivity slot contact structure for n-type transistor performance enhancement
TWI433264B (zh) 具有雙溝渠以最佳化應力效應之電晶體結構及其方法
FR2986370A1 (fr) Circuit integre 3d
FR2806832A1 (fr) Transistor mos a source et drain metalliques, et procede de fabrication d&#39;un tel transistor
EP0944919A1 (fr) Transistor mis a grille metallique auto-alignee et son procede de fabrication
EP2562804B1 (fr) Procede de realisation d&#39;un dispositif a transistors contraints par siliciuration des zones de source et de drain, et dispositif
FR2823009A1 (fr) Procede de fabrication d&#39;un transistor vertical a grille isolee a faible recouvrement de la grille sur la source et sur le drain, et circuit integre comportant un tel transistor
FR2823010A1 (fr) Procede de fabrication d&#39;un transistor vertical a grille isolee a quadruple canal de conduction, et circuit integre comportant un tel transistor
FR2778022A1 (fr) Transistor bibolaire vertical, en particulier a base a heterojonction sige, et procede de fabrication
FR2999799A1 (fr) Transistor bipolaire a heterojonction
EP2562803B1 (fr) Procédé de réalisation d&#39;un dispositif à transistors contraints à l&#39;aide d&#39;une couche externe, et dispositif
FR2928029A1 (fr) Procede de fabrication d&#39;un dispositif semi-conducteur a grille enterree et circuit integre correspondant.
EP1463102A2 (fr) Procédé de fabrication d&#39;un transistor à grille métallique, et transistor correspondant
EP1650796A2 (fr) Procédé de prise de contact sur une région d&#39;un circuit intégré, en particulier sur les électrodes d&#39;un transistor
EP0522938B1 (fr) Procédé de fabrication d&#39;un transistor à effet de champ vertical, et transistor obtenu par ce procédé
FR3036846A1 (fr) Procede d&#39;isolation locale entre des transistors realises sur un substrat soi, en particulier fdsoi, et circuit integre correspondant
FR2750534A1 (fr) Transistor et procede de realisation d&#39;un transistor a contacts et a isolation de champ auto-alignes
FR2804793A1 (fr) Procede d&#39;ajustement de la valeur de resistance de grille d&#39;un transistor d&#39;un circuit integre et circuit integre correspondant
WO2002037560A1 (fr) Procede de fabrication simultanee d&#34;une paire de transistors a grilles isolees ayant respectivement un oxyde fin et un oxyde epais, et circuit integre correspondant comprenant une telle paire de transistors
EP0675544A1 (fr) Procédé de fabrication d&#39;un transistor à effet de champ à grille isolée de longueur de canal réduite, et transistor correspondant
FR2860919A1 (fr) Structures et procedes de fabrication de regions semiconductrices sur isolant
FR2786608A1 (fr) Procede de fabrication de circuits integres bicmos sur un substrat cmos classique
FR3035265A1 (fr) Procede de fabrication de transistors soi pour une densite d&#39;integration accrue

Legal Events

Date Code Title Description
ST Notification of lapse

Effective date: 20071030