JPH04133313A - 半導体作製方法 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、多結晶半導体の作製方法に関するものである
。
。
本発明は水素雰囲気中におけるスパッタ法で得た非単結
晶半導体を熱再結晶化させる方法に関するものである。
晶半導体を熱再結晶化させる方法に関するものである。
従来、多結晶半導体装置は、減圧CVDまたはプラズマ
CVD法によって形成された非単結晶半導体膜を550
〜650°Cの温度で数時間〜数十時間熱処理し熱再結
晶化させることにより多結晶半導体膜を得て、この多結
晶半導体膜を用いて作製されていた。
CVD法によって形成された非単結晶半導体膜を550
〜650°Cの温度で数時間〜数十時間熱処理し熱再結
晶化させることにより多結晶半導体膜を得て、この多結
晶半導体膜を用いて作製されていた。
減圧CVD法によって非単結晶半導体膜を得る場合、大
面積基板に均一に成膜するのは困難であるという問題が
ある。
面積基板に均一に成膜するのは困難であるという問題が
ある。
またプラズマCVD法によって非単結晶半導体膜を得る
場合その成膜工程に時間がかかるという問題があった。
場合その成膜工程に時間がかかるという問題があった。
この様な問題を解決する手段としてはスパッタ法を用い
る方法がある。
る方法がある。
特にマグネトロン型スパッタ法は
イ)電子が磁場でターゲット付近に閉じ込められ高エネ
ルギー電子による基板表面への損傷が抑えられる。
ルギー電子による基板表面への損傷が抑えられる。
口)低温で大面積にわたり高速成膜できる。
ハ)危険なガスを使用しないので、安全性と工業性が高
い。
い。
などの利点がある。しかし、スパッタ法によって得た非
単結晶半導体膜にはマイクロ構造すなわち珪素原子の存
在に偏りがあり熱再結晶化しにくいのか知られている。
単結晶半導体膜にはマイクロ構造すなわち珪素原子の存
在に偏りがあり熱再結晶化しにくいのか知られている。
本発明は、工業的に有用なスパッタ法により得られた非
単結晶半導体を熱再結晶化させることによって多結晶半
導体を得る工程において問題となる熱再結晶化困難の問
題を解決することを発明の目的とする。
単結晶半導体を熱再結晶化させることによって多結晶半
導体を得る工程において問題となる熱再結晶化困難の問
題を解決することを発明の目的とする。
本発明は、水素を含有した不活性気体雰囲気中における
基板上へのスパッタ法による非単結晶半導体膜の成膜工
程と、前記スパッタ法によって得た非単結晶半導体膜を
600°C以下の温度で結晶化させる工程を有すること
を特徴とする半導体作製方法である。
基板上へのスパッタ法による非単結晶半導体膜の成膜工
程と、前記スパッタ法によって得た非単結晶半導体膜を
600°C以下の温度で結晶化させる工程を有すること
を特徴とする半導体作製方法である。
従来、水素を添加したスパッタ法によって得られたa−
Si (アモルファスシリコン)膜を用いて薄膜トラン
ジスタを作製する例が知られているか、その電気的特性
は低いことが知られている。
Si (アモルファスシリコン)膜を用いて薄膜トラン
ジスタを作製する例が知られているか、その電気的特性
は低いことが知られている。
そこで、−船釣には水素を添加しないスパッタ法によっ
てa−3i膜を得ている。
てa−3i膜を得ている。
しかしながら本発明者は、スパッタ法において水素を添
加することで、成膜されるa−3i膜中にマイクロ構造
が出来るのを防止することかでき、二〇a−Si膜を6
00″C以下の温度で熱再結晶化できることを発見した
。本発明は、この上記実験事実にもとずくものである。
加することで、成膜されるa−3i膜中にマイクロ構造
が出来るのを防止することかでき、二〇a−Si膜を6
00″C以下の温度で熱再結晶化できることを発見した
。本発明は、この上記実験事実にもとずくものである。
ここでいう非単結晶半導体とは、アモルファス状態、セ
ミアモルファス状態、不完全な多結晶状態そして微結晶
状態にある非単結晶半導体を指すものである。
ミアモルファス状態、不完全な多結晶状態そして微結晶
状態にある非単結晶半導体を指すものである。
また上記不完全な多結晶状態というのは、結晶成長が十
分でなく結晶成長の余地がある状態を指すもので、微結
晶状態というのはアモルファス状態の中に結晶状態が散
在している状態を指すものである。
分でなく結晶成長の余地がある状態を指すもので、微結
晶状態というのはアモルファス状態の中に結晶状態が散
在している状態を指すものである。
さらに熱再結晶化とは熱を加えることにより上記非単結
晶半導体を結晶化あるいはより結晶度を高めることをい
うものである。
晶半導体を結晶化あるいはより結晶度を高めることをい
うものである。
(実施例1)
本実施例は、マグネトロン型RFスパッタ装置によって
作製したa−S i膜を熱再結晶化させ多結晶珪素半導
体層を得、この多結晶珪素半導体層をもちいて薄膜ラン
ジスタを作製した例である。
作製したa−S i膜を熱再結晶化させ多結晶珪素半導
体層を得、この多結晶珪素半導体層をもちいて薄膜ラン
ジスタを作製した例である。
第1図に本実施例において作製した薄膜トランジスタの
作製工程を示す。
作製工程を示す。
まず、ガラス基板(II)上にSiO□膜(I2)を以
下の条件においてマグネトロン型RFスパッタ法により
200nmの厚さに形成した。
下の条件においてマグネトロン型RFスパッタ法により
200nmの厚さに形成した。
0、 100%雰囲気
成膜温度 150°C
RF(13,56MHz)出力 400W圧力 0.5
Pa シリコンターゲット使用 さらにその上にマグネトロン型RFスパッタ装置によっ
てチャンネル形成領域となるa−3i膜(13)を11
00nの厚さに成膜する。
Pa シリコンターゲット使用 さらにその上にマグネトロン型RFスパッタ装置によっ
てチャンネル形成領域となるa−3i膜(13)を11
00nの厚さに成膜する。
成膜条件は、不活性気体であるアルゴンと水素雰囲気下
において、 H2/(H2+Ar)=80% (分圧比)成膜温度
150°C RF(13,56MH2)出力 400W全圧力 0.
5Pa とし、ターゲットはSiターゲットを用いた。
において、 H2/(H2+Ar)=80% (分圧比)成膜温度
150°C RF(13,56MH2)出力 400W全圧力 0.
5Pa とし、ターゲットはSiターゲットを用いた。
この後、600°Cの温度で96時間の時間をかけ不活
性気体中、本実施例においては窒素100%雰囲気中に
おいてa−Si膜(13)の熱再結晶化を行い多結晶珪
素半導体層を作製した。この熱再結晶化させた熱再結晶
多結晶珪素半導体(p−Si)に対してデバイス分離バ
ターニングを行い(a)の形状を得た。
性気体中、本実施例においては窒素100%雰囲気中に
おいてa−Si膜(13)の熱再結晶化を行い多結晶珪
素半導体層を作製した。この熱再結晶化させた熱再結晶
多結晶珪素半導体(p−Si)に対してデバイス分離バ
ターニングを行い(a)の形状を得た。
つぎに、n”a−3i膜(14)を以下に示す条件でマ
グネトロン型RFスパッタ法により50nmの厚さに成
膜した。
グネトロン型RFスパッタ法により50nmの厚さに成
膜した。
成膜条件は、水素分圧比10〜99%以上(本実施例で
は80%)、アルゴン分圧比lo〜99%(本実施例で
は19%)、PH,分圧比1%以下〜lo%(実施例で
は1%以下)の雰囲気中において、 成膜温度 150°C RF(13,56MHz)出力 400W全圧力 0.
5Pa でありターゲットとしてSiターゲットを用いた。
は80%)、アルゴン分圧比lo〜99%(本実施例で
は19%)、PH,分圧比1%以下〜lo%(実施例で
は1%以下)の雰囲気中において、 成膜温度 150°C RF(13,56MHz)出力 400W全圧力 0.
5Pa でありターゲットとしてSiターゲットを用いた。
なお、ターゲットとしてSiO2ターゲットをもちいて
もよい。
もよい。
また、この−導電型を有する半導体層の作製はPCVD
法や後から一導電型を付与する不純物(例えばB、P)
をイオン注入する方法によるものでもよい。
法や後から一導電型を付与する不純物(例えばB、P)
をイオン注入する方法によるものでもよい。
この後ゲート領域バターニングを行い(b)の形状を得
た。
た。
つぎにゲート酸化膜(S102)(15)を1100n
の厚さにマグネトロン型RFスパッタ法により以下の条
件で成膜しくC)の形状を得た。
の厚さにマグネトロン型RFスパッタ法により以下の条
件で成膜しくC)の形状を得た。
酸素雰囲気100%
圧力0゜5pa。
成膜温度100°C
RF(13,56MH2)出力400Wシリコンターゲ
ツトまたはSiO□ターゲット使用つぎにコンタクトホ
ール開はバターニングを行い(d)の形状をえた。
ツトまたはSiO□ターゲット使用つぎにコンタクトホ
ール開はバターニングを行い(d)の形状をえた。
最後に真空蒸着によりアルミ電極(16)を300nm
の厚さに形成し、パターニングすることにより(e)の
形状を得、その後水素熱アニールを水素100%雰囲気
中において375℃の温度で30m1n行い薄膜トラン
ジスタを完成させた。この水素熱アニールは多結晶珪素
半導体中の粒界ポテンシャを低減させ、デバイス特性を
向上させるためである。
の厚さに形成し、パターニングすることにより(e)の
形状を得、その後水素熱アニールを水素100%雰囲気
中において375℃の温度で30m1n行い薄膜トラン
ジスタを完成させた。この水素熱アニールは多結晶珪素
半導体中の粒界ポテンシャを低減させ、デバイス特性を
向上させるためである。
尚、第1図(e)に示す薄膜トランジスタにおいて、S
は5ource電極、GはGate電極、DはDrai
n電極である。
は5ource電極、GはGate電極、DはDrai
n電極である。
また本実施例において作製した薄膜トランジスタ第1図
(e)のチャンネル部(17)の大きさは100×10
0μmの大きさである。
(e)のチャンネル部(17)の大きさは100×10
0μmの大きさである。
以上が本実施例において作製した多結晶珪素半導体層を
用いた薄膜トランジスタの作製方法であるが、本発明の
効果を示すためにチャンネル形成領域である第1図(a
)のa−S i層(13)をマグネトロン型RFスパッ
タ法により成膜する際の条件であろ水素の濃度を変化さ
せた実施例を5例作製したので以下にその作製方法を示
す。
用いた薄膜トランジスタの作製方法であるが、本発明の
効果を示すためにチャンネル形成領域である第1図(a
)のa−S i層(13)をマグネトロン型RFスパッ
タ法により成膜する際の条件であろ水素の濃度を変化さ
せた実施例を5例作製したので以下にその作製方法を示
す。
(実施例2)
本実施例は実施例1の作製法においてチャンネル形成領
域となる第1図(a)の(13)を作製する際のスパッ
タ時における雰囲気の分圧比をH2/(f(2+Ar)
= o%(分圧比)とし、他は実施例1と同様な方法
によって作製したものである。
域となる第1図(a)の(13)を作製する際のスパッ
タ時における雰囲気の分圧比をH2/(f(2+Ar)
= o%(分圧比)とし、他は実施例1と同様な方法
によって作製したものである。
(実施例3)
本実施例は実施例1の作製法においてチャンネル形成領
域となる第1図(a)の(13)を作製する際のスパッ
タ時における雰囲気の分圧比をH2/(H2+Ar)=
5%(分圧比)とし、他は実施例1と同様な方法によっ
て作製したものである。
域となる第1図(a)の(13)を作製する際のスパッ
タ時における雰囲気の分圧比をH2/(H2+Ar)=
5%(分圧比)とし、他は実施例1と同様な方法によっ
て作製したものである。
(実施例4)
本実施例は実施例1の作製法においてチャンネル形成領
域となる第1図(a)の(13)を作製する際のスパッ
タ時における雰囲気の分圧比をH2/(Hz+Ar)−
20% (分圧比)とし、他は実施例1と同様な方法に
よって作製したものである。
域となる第1図(a)の(13)を作製する際のスパッ
タ時における雰囲気の分圧比をH2/(Hz+Ar)−
20% (分圧比)とし、他は実施例1と同様な方法に
よって作製したものである。
(実施例5)
本実施例は実施例1の作製法においてチャンネル形成領
域となる第1図(a)の(13)を作製する際のスパッ
タ時における雰囲気の分圧比をH2/(Hz+Ar)=
30% (分圧比)とし、他は実施例1と同様な方法に
よって作製したものである。
域となる第1図(a)の(13)を作製する際のスパッ
タ時における雰囲気の分圧比をH2/(Hz+Ar)=
30% (分圧比)とし、他は実施例1と同様な方法に
よって作製したものである。
(実施例6)
本実施例は実施例1の作製法においてチャンネル形成領
域となる第1図(a)の(13)を作製する際のスパッ
タ時における雰囲気の分圧比をH2/ (H2+Ar)
= 50% (分圧比)とし、他は実施例1と同様な
方法によって作製したものである。
域となる第1図(a)の(13)を作製する際のスパッ
タ時における雰囲気の分圧比をH2/ (H2+Ar)
= 50% (分圧比)とし、他は実施例1と同様な
方法によって作製したものである。
以下上記実施例の電気的特性を比較した結果を示す。
第2図は完成した本実施例1〜6のチャンネル部(第6
図eの(17))におけるキャリアの移動度μ(FIE
LD MOBILITY)とスパッタ時における水素分
圧比比(P)l/Pyoyx=)(2/(Hz+Ar)
)の関係をグラフ化したものである。
図eの(17))におけるキャリアの移動度μ(FIE
LD MOBILITY)とスパッタ時における水素分
圧比比(P)l/Pyoyx=)(2/(Hz+Ar)
)の関係をグラフ化したものである。
第2図におけるプロット点と実施例との対応関係を以下
に表1として示す。
に表1として示す。
表1
第2図によれば水素分圧20%以上において顕著に高イ
移動度u (nELD MOBrlJTY)が得られテ
ィることがわかる。
移動度u (nELD MOBrlJTY)が得られテ
ィることがわかる。
第3図はしきい値電圧とスパッタ時における水素分圧比
(P、/Pア。tAL=Hz/(H2+Ar−))の関
係をグラフ化したものである。
(P、/Pア。tAL=Hz/(H2+Ar−))の関
係をグラフ化したものである。
水素分圧比(Po/PtotAt、=H2/(H2+A
r))と実施例番号の対応関係は表1の場合と同じであ
る。
r))と実施例番号の対応関係は表1の場合と同じであ
る。
しきい値電圧が低いほど薄膜トランジスタを動作させる
動作電圧すなわちゲート電圧か低くてよいことになり、
デバイスとしての良好な特性が得られることを考えると
第3図の結果は、水素の分圧比の高い条件のスパッタ法
によって、チャンネル形成領域となる第1図(a)の(
I3)に示されるa−3i膜を得て、このa−S i膜
を熱再結晶化させることによって得られる多結晶珪素半
導体層を用いたデバイス(本実施例では薄膜トランジス
タ)は良好な電気的特性を示すことがわかる。
動作電圧すなわちゲート電圧か低くてよいことになり、
デバイスとしての良好な特性が得られることを考えると
第3図の結果は、水素の分圧比の高い条件のスパッタ法
によって、チャンネル形成領域となる第1図(a)の(
I3)に示されるa−3i膜を得て、このa−S i膜
を熱再結晶化させることによって得られる多結晶珪素半
導体層を用いたデバイス(本実施例では薄膜トランジス
タ)は良好な電気的特性を示すことがわかる。
また第3図によると水素分圧比が高い方がしきい値電圧
が低くなっていることがわかる。このことより本実施例
におけるチャンネル形成領域となるa−5i膜のスパッ
タ法による作製時において、水素の分圧比を高くすると
デバイスの電気的特性か高くなっていく傾向があること
がわかる。
が低くなっていることがわかる。このことより本実施例
におけるチャンネル形成領域となるa−5i膜のスパッ
タ法による作製時において、水素の分圧比を高くすると
デバイスの電気的特性か高くなっていく傾向があること
がわかる。
第4図〜第8図はチャンネル形成領域となる第1図(a
)の(13)のa−3i膜のスパッタ法による作製時に
おける水素分圧比= H2/()lz+Ar))が0%
、5%、20%、30%、50%の場合における、ドレ
イン電圧とゲート電圧をパラメーターとした時のドレイ
ン電流の値の変化を示したグラフである。図面の番号と
水素分圧の関係と実施例の番号の関係を第2表に示す。
)の(13)のa−3i膜のスパッタ法による作製時に
おける水素分圧比= H2/()lz+Ar))が0%
、5%、20%、30%、50%の場合における、ドレ
イン電圧とゲート電圧をパラメーターとした時のドレイ
ン電流の値の変化を示したグラフである。図面の番号と
水素分圧の関係と実施例の番号の関係を第2表に示す。
第4図における(41)、(42)、(43)、は、そ
れぞれゲート電圧が20ボルト、25ポルト、30ボル
ト、であるときのドレイン電流(rD)とドレイン電圧
(VD)の関係を示す曲線である。以下の第3表に第4
図における曲線の表示記号とゲート電圧の関係を第3表 なお、第5図〜第8図におけるゲート電圧とドレイン電
流とドレイン電圧の関係をしめす曲線の表示記号との対
応関係は、上記第3表において表示記号の二相めを図面
の番号に変換すれば得ることかできる。
れぞれゲート電圧が20ボルト、25ポルト、30ボル
ト、であるときのドレイン電流(rD)とドレイン電圧
(VD)の関係を示す曲線である。以下の第3表に第4
図における曲線の表示記号とゲート電圧の関係を第3表 なお、第5図〜第8図におけるゲート電圧とドレイン電
流とドレイン電圧の関係をしめす曲線の表示記号との対
応関係は、上記第3表において表示記号の二相めを図面
の番号に変換すれば得ることかできる。
例えば第8図の曲線(83)は、上記第3表における表
示記号(43)に対応する。またこの場合第8図は第2
表から実施例6に対応することがわかる。
示記号(43)に対応する。またこの場合第8図は第2
表から実施例6に対応することがわかる。
本発明の顕著な効果は、第5図と第6図を比較すること
によって明らかになる。
によって明らかになる。
すなわち、第5図におけるゲート電圧30ボルトにおけ
るドレイン電圧とドレイン電流の関係を示す曲線(53
)と、第6図におけるゲート電圧30ボルトにおけるド
レイン電圧とドレイン電流の関係を示す曲線(63)を
比較すると第6図すなわち実施例4(第2表参照)の方
か第5図すなわち実施例3(第2表参照)の場合より1
0倍以上のドレイン電流が得られていることがわかる。
るドレイン電圧とドレイン電流の関係を示す曲線(53
)と、第6図におけるゲート電圧30ボルトにおけるド
レイン電圧とドレイン電流の関係を示す曲線(63)を
比較すると第6図すなわち実施例4(第2表参照)の方
か第5図すなわち実施例3(第2表参照)の場合より1
0倍以上のドレイン電流が得られていることがわかる。
実施例3と実施例4の違いを考えると、このことは本実
施例においてa−3i膜(第1図(a)の(13))を
作製する際のスパッタ時に添加する水素の分圧比か5%
から20%になると、完成された薄膜トランジスタの電
気的特性か大幅に向上することを表していることがわか
る。
施例においてa−3i膜(第1図(a)の(13))を
作製する際のスパッタ時に添加する水素の分圧比か5%
から20%になると、完成された薄膜トランジスタの電
気的特性か大幅に向上することを表していることがわか
る。
これは以下の示す測定結果によっても確認することがで
きる。
きる。
第9図は本発明の実施例2.3.4.5のチャンネル形
成領域となる計Si膜(第1図(a)の(13))を作
製する際のスパッタ時における水素の分圧比を0%、5
%、20%、50%とした場合において、このa−3i
膜を熱再結晶化させた多結晶珪素半導体層のラマンスペ
クトルを示したものである。第9図に表された表示記号
と実施例番号およびスパッタ時の水素分圧比との関係を
第4表に示す。
成領域となる計Si膜(第1図(a)の(13))を作
製する際のスパッタ時における水素の分圧比を0%、5
%、20%、50%とした場合において、このa−3i
膜を熱再結晶化させた多結晶珪素半導体層のラマンスペ
クトルを示したものである。第9図に表された表示記号
と実施例番号およびスパッタ時の水素分圧比との関係を
第4表に示す。
第4表
第9図を見ると曲線(92)に比較して曲線(93)、
すなわちチャンネル形成領域(第1図(e)の(17)
)となるa−3i半導体層を作製する際のスパッタ時に
おける水素の分圧比が5%の場合と20%の場合を比較
すると、熱再結晶化させた場合スパッタ時における水素
の分圧比が20%の場合のラマンスペクトルは顕著にそ
の多結晶シリコンの結晶性が表れていることがわかる。
すなわちチャンネル形成領域(第1図(e)の(17)
)となるa−3i半導体層を作製する際のスパッタ時に
おける水素の分圧比が5%の場合と20%の場合を比較
すると、熱再結晶化させた場合スパッタ時における水素
の分圧比が20%の場合のラマンスペクトルは顕著にそ
の多結晶シリコンの結晶性が表れていることがわかる。
このことは本発明の特徴を顕著に示している。すなわち
水素を添加したスパッタ法によるa−3i膜の作製の効
果は、そのa−3i膜を熱再結晶化させて初めて現れる
ものであるということである。
水素を添加したスパッタ法によるa−3i膜の作製の効
果は、そのa−3i膜を熱再結晶化させて初めて現れる
ものであるということである。
また第2表を参照し、第6図、第7図、第8図を比較す
ると、前記a−Si膜を作製する際のスパッタ時におけ
る水素の分圧の割合か高くなるにしたかいドレイン電流
か大きくなっていることかわかる。このことは、第6図
(63)、第7図(73)、第8図(83)の曲線を比
較すれば明らかである。
ると、前記a−Si膜を作製する際のスパッタ時におけ
る水素の分圧の割合か高くなるにしたかいドレイン電流
か大きくなっていることかわかる。このことは、第6図
(63)、第7図(73)、第8図(83)の曲線を比
較すれば明らかである。
一般に電界効果トランジスタである薄膜トランジスタに
おいてドレイン電圧VDが低い場合においては、ドレイ
ン電流IDとドレイン電圧VDとの関係は以下の式によ
って表される。
おいてドレイン電圧VDが低い場合においては、ドレイ
ン電流IDとドレイン電圧VDとの関係は以下の式によ
って表される。
ID=(W/L)μc(VG−VT)VD (1
6−1)(Solid、 5tate electro
nics、 Vol、 24. No、 11゜pp、
1059.1981.Pr1nted in Br1
tain)上記(16−1)式において、Wはチャンネ
ル幅、Lはチャンネル長、μはキャリアの移動度、Cは
ゲート酸化膜の静電容量、VGはゲート電圧、VTはし
きい値電圧、である。第4図〜第8図に示された曲線の
原点付近はこの(16−1)式によって表される。
6−1)(Solid、 5tate electro
nics、 Vol、 24. No、 11゜pp、
1059.1981.Pr1nted in Br1
tain)上記(16−1)式において、Wはチャンネ
ル幅、Lはチャンネル長、μはキャリアの移動度、Cは
ゲート酸化膜の静電容量、VGはゲート電圧、VTはし
きい値電圧、である。第4図〜第8図に示された曲線の
原点付近はこの(16−1)式によって表される。
第4図〜第8図は第2表を見れば明らかなように実施例
2〜6に対応しているものであり、実施例2〜6はチャ
ンネル形成領域となるa−Si膜をスパッタ法により作
製する際の水素の分圧比を変えたものである。
2〜6に対応しているものであり、実施例2〜6はチャ
ンネル形成領域となるa−Si膜をスパッタ法により作
製する際の水素の分圧比を変えたものである。
水素の分圧比を定めれば、キャリアの移動度μ、しきい
値電圧VTは定まり、またW、L、Cは薄膜トランジス
タの構造によって定まる定数であるカラ(16−1)(
7)変数1;! ID、 VG、 VD ドア’J:
ル。第4図〜第8図に示されている曲線の原点付近は、
変数VGを固定しであるので結局(16−1)式によっ
て表されることがわかる。なお、(16−1)式は第4
図〜第8図に示されている曲線の原点付近を表せるにす
ぎない。これはこの式がドレイン電圧VDが低い場合に
おいて成り立つ近似式にすぎないからである。
値電圧VTは定まり、またW、L、Cは薄膜トランジス
タの構造によって定まる定数であるカラ(16−1)(
7)変数1;! ID、 VG、 VD ドア’J:
ル。第4図〜第8図に示されている曲線の原点付近は、
変数VGを固定しであるので結局(16−1)式によっ
て表されることがわかる。なお、(16−1)式は第4
図〜第8図に示されている曲線の原点付近を表せるにす
ぎない。これはこの式がドレイン電圧VDが低い場合に
おいて成り立つ近似式にすぎないからである。
さて(16−1)式によるとしきい値電圧VTが低く、
移動度μが大きいほどグラフの曲線すなわち第4図〜第
8図に示されている曲線の原点付近の傾きは大きくなる
ことが示される。
移動度μが大きいほどグラフの曲線すなわち第4図〜第
8図に示されている曲線の原点付近の傾きは大きくなる
ことが示される。
このことは、第1図、第2図の各実施例ごとのμ、VT
の値の違いに基づき第4図〜第8図に示される曲線を比
較すれば明らかである。
の値の違いに基づき第4図〜第8図に示される曲線を比
較すれば明らかである。
(16−1)式によれば、薄膜トランジスタの電気的特
性はμとVTに依存していることがわかる。
性はμとVTに依存していることがわかる。
よって第2図、第3図それぞれから単独にデバイスの特
性を決めることはできないことになる。
性を決めることはできないことになる。
そこで、第4図〜第8図に示される曲線の原点の傾きを
比較すると、明らかにチャンネル形成領域となるa−S
i膜を形成する際のスパッタ時における水素分圧比は、
少なくとも20%以上、可能なら100%とすることか
よいと結論できる。
比較すると、明らかにチャンネル形成領域となるa−S
i膜を形成する際のスパッタ時における水素分圧比は、
少なくとも20%以上、可能なら100%とすることか
よいと結論できる。
このことは以下の考察によっても理解することができる
。
。
第4図〜第8図を比較するとチャンネル形成領域となる
第1図(a)の(13)のa−3i膜をスパッタ法によ
って作製する際の水素の100%に近い程、大きなドレ
イン電流が得られていることがわかる。
第1図(a)の(13)のa−3i膜をスパッタ法によ
って作製する際の水素の100%に近い程、大きなドレ
イン電流が得られていることがわかる。
このことは曲線(43)、(53)、(63)、(73
)、(83)を比較すれば明らかである。
)、(83)を比較すれば明らかである。
また本発明の効果を示すデータとして以下に第5表を示
す。
す。
第5表
第5表において、水素分圧比というのは本実施例におけ
るチャンネル形成領域(第1図(e)の(17))とな
るa−Si膜(第1図(a)の(13))をマグネトロ
ン型RFスパッタ法によって作製する際における条件で
ある。
るチャンネル形成領域(第1図(e)の(17))とな
るa−Si膜(第1図(a)の(13))をマグネトロ
ン型RFスパッタ法によって作製する際における条件で
ある。
S値というのは、デバイスの特性を示すゲート電圧(V
G)とドレイン電流(iD)の関係を示すグラフにおけ
る曲線の立ち上がり部分の[d(10)/d(VG)]
−’の値の最小値であり、この値が小さい程(VG−I
D)特性を示す曲線の傾きの鋭さが大きく、デバイスの
電気的特性が高いことを示す。
G)とドレイン電流(iD)の関係を示すグラフにおけ
る曲線の立ち上がり部分の[d(10)/d(VG)]
−’の値の最小値であり、この値が小さい程(VG−I
D)特性を示す曲線の傾きの鋭さが大きく、デバイスの
電気的特性が高いことを示す。
VTはしきい値電圧を示す。
μはキャリアの移動度を示し単位は(cm”/Vs)で
ある。
ある。
on10ff特性というのは、前記(VG−rD)特性
を示す曲線におけるVG=30ボルトにおけるIDの値
とIDの最小値の値との比の対数値である。
を示す曲線におけるVG=30ボルトにおけるIDの値
とIDの最小値の値との比の対数値である。
この第5表より、総合的にみて高性能な半導体装置を本
発明の方法で得るには、上記水素分圧比が80%以上の
条件を採用するのが適当であることがわかる。
発明の方法で得るには、上記水素分圧比が80%以上の
条件を採用するのが適当であることがわかる。
なお、本実施例においては熱再結晶化させる半導体層と
してa−3i膜を用いたが、本発明は他の非単結晶半導
体を熱再結晶化させる場合においても有効であることは
いうまでもない。
してa−3i膜を用いたが、本発明は他の非単結晶半導
体を熱再結晶化させる場合においても有効であることは
いうまでもない。
また上記スパッタ時における不活性気体としてはArを
用いたが、その他Heなどのハロゲン気体、または5I
H4、S1□H,などの反応性気体をプラズマ化させた
ものを用いても良い。また、本実施例のマグネトロン型
RFスパッタ法によるa−3i膜の成膜において、水素
濃度は5〜100%、成膜温度は50〜500°Cの範
囲、RF比出力500FIz 〜l00Gf(zの範囲
において、100〜IOMWの範囲で任意に選ぶことか
でき、またパルスエネルギー発信源と組み合わせてもよ
い。さらに強力な光照射(波長11000n以下)エネ
ルギーや、電子サイクロトロン共鳴(ECR)条件を使
用することによって、より水素を高プラズマ化させてス
パッタリングを行ってもよい。
用いたが、その他Heなどのハロゲン気体、または5I
H4、S1□H,などの反応性気体をプラズマ化させた
ものを用いても良い。また、本実施例のマグネトロン型
RFスパッタ法によるa−3i膜の成膜において、水素
濃度は5〜100%、成膜温度は50〜500°Cの範
囲、RF比出力500FIz 〜l00Gf(zの範囲
において、100〜IOMWの範囲で任意に選ぶことか
でき、またパルスエネルギー発信源と組み合わせてもよ
い。さらに強力な光照射(波長11000n以下)エネ
ルギーや、電子サイクロトロン共鳴(ECR)条件を使
用することによって、より水素を高プラズマ化させてス
パッタリングを行ってもよい。
これは、水素という軽い原子をよりプラズマ化させスパ
ッタリングに必要な正イオンを効率よく生成させてスパ
ッタによって成膜される膜中のマイクロ構造、本実施例
の場合においてはa−3i膜中のマイクロ構造の発生を
防止するためである。
ッタリングに必要な正イオンを効率よく生成させてスパ
ッタによって成膜される膜中のマイクロ構造、本実施例
の場合においてはa−3i膜中のマイクロ構造の発生を
防止するためである。
また前記他の反応性気体を上記の手段に応用してもよい
。
。
本発明の構成をとることによって、工業的に有用なスパ
ッタ法により得られた非単結晶半導体を熱再結晶化させ
ることによって多結晶半導体を得る工程において問題と
なる熱再結晶化困難の問題を解決することができ、しか
もこの多結晶半導体層を用いて高性能な薄膜トランジス
タを作製することかできた。
ッタ法により得られた非単結晶半導体を熱再結晶化させ
ることによって多結晶半導体を得る工程において問題と
なる熱再結晶化困難の問題を解決することができ、しか
もこの多結晶半導体層を用いて高性能な薄膜トランジス
タを作製することかできた。
第1図は本実施例1〜6の作製工程をしめす。
第2図は本実施例で作製した薄膜トランジスタの作製工
程において、チャンネル形成領域となるa−3i膜の作
製時に添加する水素の分圧比と本実施例で作製した薄膜
トランジスタにおけるキャリアの移動度との関係を示し
たものである。 第3図は本実施例で作製した薄膜トランジスタの作製工
程において、チャンネル形成領域となるa−3i膜の作
製時に添加する水素の分圧比と本実施例で作製した薄膜
トランジスタにおけるしきい値との関係を示したもので
ある。 第4図は実施例2において作製した薄膜トランジスタの
ゲート電圧の値を固定した場合におけるドレイン電圧と
ドレイン電流の関係を示すものである 第5図は実施例3において作製した薄膜トランジスタの
ゲート電圧の値を固定した場合におけるドレイン電圧と
ドレイン電流の関係を示すものである。 第6図は実施例4において作製した薄膜トランジスタの
ゲート電圧の値を固定した場合におけるドレイン電圧と
ドレイン電流の関係を示すものである。 第7図は実施例5において作製した薄膜トランジスタの
ゲート電圧の値を固定した場合におけるドレイン電圧と
ドレイン電流の関係を示すものである。 第8図は実施例6において作製した薄膜トランジスタの
ゲート電圧の値を固定した場合におけるドレイン電圧と
ドレイン電流の関係を示すものである。 第9図は本実施例において作製した多結晶珪素半導体の
ラマンスペクトルをしめしたものである。 (11)・・・ガラス基板 (12)・・・SiO□膜 (13)・・・a−S i活性層 (14) −−−n”a−3i膜 (15)・ (16)・ (17)・ (S)・ (G)・ (D)・ ゲート酸化膜(S10□) アルミ電極 チャンネル形成領域 5ource電極 Gate電極 Drain電極 Px/PToTAh (%) 第 図
程において、チャンネル形成領域となるa−3i膜の作
製時に添加する水素の分圧比と本実施例で作製した薄膜
トランジスタにおけるキャリアの移動度との関係を示し
たものである。 第3図は本実施例で作製した薄膜トランジスタの作製工
程において、チャンネル形成領域となるa−3i膜の作
製時に添加する水素の分圧比と本実施例で作製した薄膜
トランジスタにおけるしきい値との関係を示したもので
ある。 第4図は実施例2において作製した薄膜トランジスタの
ゲート電圧の値を固定した場合におけるドレイン電圧と
ドレイン電流の関係を示すものである 第5図は実施例3において作製した薄膜トランジスタの
ゲート電圧の値を固定した場合におけるドレイン電圧と
ドレイン電流の関係を示すものである。 第6図は実施例4において作製した薄膜トランジスタの
ゲート電圧の値を固定した場合におけるドレイン電圧と
ドレイン電流の関係を示すものである。 第7図は実施例5において作製した薄膜トランジスタの
ゲート電圧の値を固定した場合におけるドレイン電圧と
ドレイン電流の関係を示すものである。 第8図は実施例6において作製した薄膜トランジスタの
ゲート電圧の値を固定した場合におけるドレイン電圧と
ドレイン電流の関係を示すものである。 第9図は本実施例において作製した多結晶珪素半導体の
ラマンスペクトルをしめしたものである。 (11)・・・ガラス基板 (12)・・・SiO□膜 (13)・・・a−S i活性層 (14) −−−n”a−3i膜 (15)・ (16)・ (17)・ (S)・ (G)・ (D)・ ゲート酸化膜(S10□) アルミ電極 チャンネル形成領域 5ource電極 Gate電極 Drain電極 Px/PToTAh (%) 第 図
Claims (1)
- (1).水素を含有した不活性気体雰囲気中における基
板上へのスパッタ法による非単結晶半導体膜の成膜工程
と、前記スパッタ法によって得た非単結晶半導体膜を6
00℃以下の温度で再結晶化させる工程を有することを
特徴とする半導体作製方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2254512A JPH04133313A (ja) | 1990-09-25 | 1990-09-25 | 半導体作製方法 |
US07/761,648 US5236850A (en) | 1990-09-25 | 1991-09-18 | Method of manufacturing a semiconductor film and a semiconductor device by sputtering in a hydrogen atmosphere and crystallizing |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2254512A JPH04133313A (ja) | 1990-09-25 | 1990-09-25 | 半導体作製方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04133313A true JPH04133313A (ja) | 1992-05-07 |
Family
ID=17266080
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2254512A Pending JPH04133313A (ja) | 1990-09-25 | 1990-09-25 | 半導体作製方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5236850A (ja) |
JP (1) | JPH04133313A (ja) |
Families Citing this family (38)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6008078A (en) * | 1990-07-24 | 1999-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
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